JPH11186309A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法Info
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- JPH11186309A JPH11186309A JP9351624A JP35162497A JPH11186309A JP H11186309 A JPH11186309 A JP H11186309A JP 9351624 A JP9351624 A JP 9351624A JP 35162497 A JP35162497 A JP 35162497A JP H11186309 A JPH11186309 A JP H11186309A
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- Power Engineering (AREA)
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Abstract
(57)【要約】 （修正有）
【課題】半導体チップの微細化に対応して、信頼性の高
い半導体装置のフリップボンディングによる実装技術が
駆使された半導体装置及び該半導体装置の製造法を提供
する。 【解決手段】半導体基板上に電極パッド３と、電極パッ
ド３上に電極パッド３に沿うように開口部を有する絶縁
膜２，４と、絶縁膜２，４の開口部に、絶縁膜２，４か
ら突出するように設けられた半田バンプ９とを有する半
導体装置、及び該半導体装置の製造方法。
い半導体装置のフリップボンディングによる実装技術が
駆使された半導体装置及び該半導体装置の製造法を提供
する。 【解決手段】半導体基板上に電極パッド３と、電極パッ
ド３上に電極パッド３に沿うように開口部を有する絶縁
膜２，４と、絶縁膜２，４の開口部に、絶縁膜２，４か
ら突出するように設けられた半田バンプ９とを有する半
導体装置、及び該半導体装置の製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板上に設
けられた電極パッド上に半田バンプを形成する方法に関
し、特にベアチップ実装法の一つであるフリップチップ
接合法に好適な半導体装置の半田バンプ形成方法に関す
る。
けられた電極パッド上に半田バンプを形成する方法に関
し、特にベアチップ実装法の一つであるフリップチップ
接合法に好適な半導体装置の半田バンプ形成方法に関す
る。
【０００２】
【従来の技術】近年、ＬＳＩ等の半導体装置の高速化及
び高集積化が促進されており、これらの半導体装置を使
用した各種電子機器の高性能化が進んでいる。そして、
ＬＳＩチップのより一層の高集積化に伴って、外部回路
に接続するための電極の数が必然的に増加している。こ
のようなＬＳＩチップの利点を十分に発揮させるために
は、ＬＳＩチップを狭い面積内に配置し、ＬＳＩチップ
間を接続する配線の長さを極力短くすることが好まし
い。すなわち、複数のＬＳＩチップを１枚の回路基板に
搭載するマルチチップ・モジュールの場合は、各ＬＳＩ
間の間隔を極力小さくして配置することが要求される。
また、一つのＬＳＩチップのみをパッケージングすると
きも、ＬＳＩチップ搭載に要する面積を可能な限り小さ
くして、パッケージサイズを縮小することが要求され
る。
び高集積化が促進されており、これらの半導体装置を使
用した各種電子機器の高性能化が進んでいる。そして、
ＬＳＩチップのより一層の高集積化に伴って、外部回路
に接続するための電極の数が必然的に増加している。こ
のようなＬＳＩチップの利点を十分に発揮させるために
は、ＬＳＩチップを狭い面積内に配置し、ＬＳＩチップ
間を接続する配線の長さを極力短くすることが好まし
い。すなわち、複数のＬＳＩチップを１枚の回路基板に
搭載するマルチチップ・モジュールの場合は、各ＬＳＩ
間の間隔を極力小さくして配置することが要求される。
また、一つのＬＳＩチップのみをパッケージングすると
きも、ＬＳＩチップ搭載に要する面積を可能な限り小さ
くして、パッケージサイズを縮小することが要求され
る。
【０００３】このような要求を満足するＬＳＩチップの
搭載方法として、ベアチップを回路基板に接合するベア
チップ実装法があり、その代表的なものとして、フリッ
プチップ接合法がある。
搭載方法として、ベアチップを回路基板に接合するベア
チップ実装法があり、その代表的なものとして、フリッ
プチップ接合法がある。
【０００４】このフリップチップ接合法では、ＬＳＩチ
ップの電極及び回路基板の電極のいずれか一方又は両方
の上に半田の層（半田バンプ）を形成し、回路基板上に
ＬＳＩチィップをフェースダウンで配置して、前記半田
バンプと電極、又は半田バンプ同士を接触させた状態で
加熱して半田を一旦溶融させることによりＬＳＩチップ
を回路基板に接合する。
ップの電極及び回路基板の電極のいずれか一方又は両方
の上に半田の層（半田バンプ）を形成し、回路基板上に
ＬＳＩチィップをフェースダウンで配置して、前記半田
バンプと電極、又は半田バンプ同士を接触させた状態で
加熱して半田を一旦溶融させることによりＬＳＩチップ
を回路基板に接合する。
【０００５】図５〜図７に、従来の半田バンプの形成方
法を示す。
法を示す。
【０００６】先ず、図５（ａ）に示すように、図示しな
い半導体基板上のパッシベーション膜１０上に、絶縁膜
１１を形成したのち、例えば、フォトリソグラフィの手
法により、アルミニウム電極１２を形成する位置に開口
部を設ける。次いで、アルミニウム電極１２を形成した
のち、全面にポリイミド膜１３を形成したのち、例え
ば、フォトリソグラフィの手法により所定のパターニン
グを行う、次いで、例えば、チタニウム層１４とニッケ
ル層１５からなるバリアメタル層を形成する。
い半導体基板上のパッシベーション膜１０上に、絶縁膜
１１を形成したのち、例えば、フォトリソグラフィの手
法により、アルミニウム電極１２を形成する位置に開口
部を設ける。次いで、アルミニウム電極１２を形成した
のち、全面にポリイミド膜１３を形成したのち、例え
ば、フォトリソグラフィの手法により所定のパターニン
グを行う、次いで、例えば、チタニウム層１４とニッケ
ル層１５からなるバリアメタル層を形成する。
【０００７】次いで、図５（ｂ）に示すように、全面に
レジスト膜１６を形成したのち、所定のパターニングを
行う。
レジスト膜１６を形成したのち、所定のパターニングを
行う。
【０００８】次に、図５（ｃ）に示すように、レジスト
膜１６をマスクにバリアメタル層の上層のニッケル層１
５をエッチングして所定の形状にする。
膜１６をマスクにバリアメタル層の上層のニッケル層１
５をエッチングして所定の形状にする。
【０００９】その後、図６（ｄ）に示すように、全面に
レジスト膜１７を堆積させた後、パターニングを行い、
前記アルミニウム電極上に開口部を設ける。
レジスト膜１７を堆積させた後、パターニングを行い、
前記アルミニウム電極上に開口部を設ける。
【００１０】次いで、図６（ｅ）に示すように、前記開
口部に半田層１８を形成する。
口部に半田層１８を形成する。
【００１１】最後に、図７（ｆ）に示すようにレジスト
膜１７をエッチング除去し、半田を溶融させて、図７
（ｇ）に示すように、球状の半田バンプ１８を形成す
る。
膜１７をエッチング除去し、半田を溶融させて、図７
（ｇ）に示すように、球状の半田バンプ１８を形成す
る。
【００１２】この手法は、例えば、特開平９−１８６１
６１号公報やＮＩＫＫＥＩ ＭＩＣＲＯＤＥＶＩＣＥ
Ｓ．，（１２），２０３（１９９６）．等に記載されて
いるものである。
６１号公報やＮＩＫＫＥＩ ＭＩＣＲＯＤＥＶＩＣＥ
Ｓ．，（１２），２０３（１９９６）．等に記載されて
いるものである。
【００１３】このようなフリップチップ接合法では、半
田バンプをＬＳＩチップの基板搭載側の面の任意の位置
に配置することができる。従って、フリップチップ接合
法は、ワイヤボンディング法やテープ・オートメイティ
ッド・ボンディング（ＴＡＢ）法のようなＬＳＩチップ
の周辺部しか接合に利用できない接合方法に比べて、多
電極のＬＳＩチップの接合に適した方法であるといえ
る。
田バンプをＬＳＩチップの基板搭載側の面の任意の位置
に配置することができる。従って、フリップチップ接合
法は、ワイヤボンディング法やテープ・オートメイティ
ッド・ボンディング（ＴＡＢ）法のようなＬＳＩチップ
の周辺部しか接合に利用できない接合方法に比べて、多
電極のＬＳＩチップの接合に適した方法であるといえ
る。
【００１４】
【発明が解決しようとする課題】しかしながら、ＬＳＩ
の微細化に伴い、近年は、フリップボンディングによる
実装技術のレベルアップがチップの微細化に重要な役割
を果すようになってきており、前述した従来法において
は、次のような点が問題となっている。
の微細化に伴い、近年は、フリップボンディングによる
実装技術のレベルアップがチップの微細化に重要な役割
を果すようになってきており、前述した従来法において
は、次のような点が問題となっている。
【００１５】すなわち、半導体チップが微細構造を有す
るため、フリップボンディングによる実装技術も微細化
し、例えば、前掲図５（ｂ）に示すように、バリアメタ
ル層を形成後、全面にレジスト膜１６を形成し、所定の
パターニングを行う際に、ポリイミド層１３の端部Ａの
レジストが厚くなっているため、エッチング後残存して
しまう場合が生じる。このため、次の工程でバリアメタ
ル層のエッチングを行うと、バリアメタル層の残渣が発
生し（図５（ｃ）Ｂ）、これが剥がれることにより、電
極パッド間のショート等を引き起し、その結果、フリッ
プボンディングの信頼性の低下を引き起こしている。
るため、フリップボンディングによる実装技術も微細化
し、例えば、前掲図５（ｂ）に示すように、バリアメタ
ル層を形成後、全面にレジスト膜１６を形成し、所定の
パターニングを行う際に、ポリイミド層１３の端部Ａの
レジストが厚くなっているため、エッチング後残存して
しまう場合が生じる。このため、次の工程でバリアメタ
ル層のエッチングを行うと、バリアメタル層の残渣が発
生し（図５（ｃ）Ｂ）、これが剥がれることにより、電
極パッド間のショート等を引き起し、その結果、フリッ
プボンディングの信頼性の低下を引き起こしている。
【００１６】また、実装時の圧力や熱によるストレス等
によるバンプの変形、横転等による信頼性の低下も同時
に懸念される。
によるバンプの変形、横転等による信頼性の低下も同時
に懸念される。
【００１７】従って、本発明は、上記の問題を解決し
て、ＬＳＩの微細化に伴い、フリップボンディングによ
る実装技術がレベルアップされたすようになってきてお
り、前述した従来法においては、次のような点が問題と
なっている。
て、ＬＳＩの微細化に伴い、フリップボンディングによ
る実装技術がレベルアップされたすようになってきてお
り、前述した従来法においては、次のような点が問題と
なっている。
【００１８】すなわち、半導体チップの微細化に対応し
て、信頼性の高い半導体装置のフリップボンディングに
よる実装技術が駆使された半導体装置及び該半導体装置
の製造法を提供することを目的とする。
て、信頼性の高い半導体装置のフリップボンディングに
よる実装技術が駆使された半導体装置及び該半導体装置
の製造法を提供することを目的とする。
【００１９】
【課題を解決するための手段】上記課題を解決すべく、
本発明の半導体装置は、半導体基板上に電極パッドと、
前記電極パッド上に、前記電極パッドに沿うように開口
部を有する絶縁膜と、前記絶縁膜の開口部に、前記絶縁
膜から突出するように設けられた半田バンプとを有する
ことを特徴とする。
本発明の半導体装置は、半導体基板上に電極パッドと、
前記電極パッド上に、前記電極パッドに沿うように開口
部を有する絶縁膜と、前記絶縁膜の開口部に、前記絶縁
膜から突出するように設けられた半田バンプとを有する
ことを特徴とする。
【００２０】本発明の半導体装置は、好ましくは、半導
体基板上に第１の絶縁膜と、前記第１の絶縁膜上に電極
パッドと、前記電極パッド上にバリアメタルからなる層
と、前記バリアメタルからなる層の上に、前記電極パッ
ドに沿うように開口部を有する第２の絶縁膜と、前記第
２の絶縁膜の開口部に、バリアメタルからなる層に密着
して前記第２の絶縁膜から突出するように設けられた半
田バンプとを有する。本発明の半導体装置において、前
記第２の絶縁膜は、好ましくは、感光性ポリイミド又は
非感光性ポリイミドからなる有機絶縁膜であり、前記電
極パッドは、好ましくは、アルミニウム電極である。
体基板上に第１の絶縁膜と、前記第１の絶縁膜上に電極
パッドと、前記電極パッド上にバリアメタルからなる層
と、前記バリアメタルからなる層の上に、前記電極パッ
ドに沿うように開口部を有する第２の絶縁膜と、前記第
２の絶縁膜の開口部に、バリアメタルからなる層に密着
して前記第２の絶縁膜から突出するように設けられた半
田バンプとを有する。本発明の半導体装置において、前
記第２の絶縁膜は、好ましくは、感光性ポリイミド又は
非感光性ポリイミドからなる有機絶縁膜であり、前記電
極パッドは、好ましくは、アルミニウム電極である。
【００２１】また、前記バリアメタルからなる層は、チ
タニウムからなる層とニッケルからなる層の積層体であ
ることが好ましい。
タニウムからなる層とニッケルからなる層の積層体であ
ることが好ましい。
【００２２】また、本発明は、半導体基板上に堆積され
た絶縁膜を選択的に除去することで露出された電極パッ
ド上に、バンプ電極を形成する半田バンプの形成方法で
あって、前記半導体基板上に第１の絶縁膜を形成する工
程と、前記第１の絶縁膜上に電極パッドを形成する工程
と、前記半導体基板上の全面に第２の絶縁膜を形成する
工程と、前記第２の絶縁膜の前記電極パッド上を開口す
る工程と、全面にバリアメタルからなる層を形成する工
程と、前記バリアメタルからなる層の前記電極パッド上
部を開口する工程と、前記第２の絶縁膜の開口部に、前
記第２の絶縁膜から突出するように半田バンプを形成す
る工程とを有することを特徴とする。
た絶縁膜を選択的に除去することで露出された電極パッ
ド上に、バンプ電極を形成する半田バンプの形成方法で
あって、前記半導体基板上に第１の絶縁膜を形成する工
程と、前記第１の絶縁膜上に電極パッドを形成する工程
と、前記半導体基板上の全面に第２の絶縁膜を形成する
工程と、前記第２の絶縁膜の前記電極パッド上を開口す
る工程と、全面にバリアメタルからなる層を形成する工
程と、前記バリアメタルからなる層の前記電極パッド上
部を開口する工程と、前記第２の絶縁膜の開口部に、前
記第２の絶縁膜から突出するように半田バンプを形成す
る工程とを有することを特徴とする。
【００２３】本発明の半導体装置の製造方法において、
前記電極パッドは、好ましくは、アルミニウム電極であ
り、前記第２の絶縁膜は、好ましくは、感光性ポリイミ
ド又は非感光性ポリイミドからなる有機絶縁膜であり、
前記バリアメタルからなる層は、好ましくは、チタニウ
ムからなる層とニッケルからなる層の積層体である。ま
た、本発明の半導体装置の製造方法において、前記全面
にバリアメタルからなる層を形成する工程は、好ましく
は、チタニウムからなる層を形成した後、ニッケルから
なる層を形成する工程である。
前記電極パッドは、好ましくは、アルミニウム電極であ
り、前記第２の絶縁膜は、好ましくは、感光性ポリイミ
ド又は非感光性ポリイミドからなる有機絶縁膜であり、
前記バリアメタルからなる層は、好ましくは、チタニウ
ムからなる層とニッケルからなる層の積層体である。ま
た、本発明の半導体装置の製造方法において、前記全面
にバリアメタルからなる層を形成する工程は、好ましく
は、チタニウムからなる層を形成した後、ニッケルから
なる層を形成する工程である。
【００２４】また、前記第２の絶縁膜の開口部に、前記
第２の絶縁膜から突出するように半田バンプを形成する
工程は、前記ニッケルからなる層を、フォトリソグラフ
ィにより所望のパターンに加工した後、チタニウムから
なる層をプレート電極として半田をフォトレジストを用
いて選択的に電解メッキし、チタニウムからなる層を全
面にエッチバックし、次いで、前記半田に熱処理を施し
てバンプを球状形状に形成する工程であることが好まし
い。
第２の絶縁膜から突出するように半田バンプを形成する
工程は、前記ニッケルからなる層を、フォトリソグラフ
ィにより所望のパターンに加工した後、チタニウムから
なる層をプレート電極として半田をフォトレジストを用
いて選択的に電解メッキし、チタニウムからなる層を全
面にエッチバックし、次いで、前記半田に熱処理を施し
てバンプを球状形状に形成する工程であることが好まし
い。
【００２５】
【発明の実施の形態】以下、本発明を詳細に説明する。
【００２６】第１実施形態 図４に本発明の半導体装置の一実施形態を示す。図４に
おいて、その最上層に第１の絶縁膜１を有している図示
しない半導体メモリ本体が設けられている。
おいて、その最上層に第１の絶縁膜１を有している図示
しない半導体メモリ本体が設けられている。
【００２７】絶縁膜１は、パッシベーション膜であり、
例えば、酸化シリコン、ＰＳＧ（Phospho-Silicate-Gla
ss）等からなっている。
例えば、酸化シリコン、ＰＳＧ（Phospho-Silicate-Gla
ss）等からなっている。
【００２８】該絶縁膜１上には、電極パッド３を形成す
るための開口部を有する第１の絶縁膜（オーバーコート
膜）２を有している。該第１の絶縁膜（オーバーコート
膜）２は、例えば、酸化シリコンからなる層である。
るための開口部を有する第１の絶縁膜（オーバーコート
膜）２を有している。該第１の絶縁膜（オーバーコート
膜）２は、例えば、酸化シリコンからなる層である。
【００２９】前記開口部には、外部接続用の電極パッド
３が形成され、電極パッド３は、例えば、アルミニウ
ム、アルミニウム合金、銅、銅合金等、好ましくはアル
ミニウムから形成される。
３が形成され、電極パッド３は、例えば、アルミニウ
ム、アルミニウム合金、銅、銅合金等、好ましくはアル
ミニウムから形成される。
【００３０】前記第１の絶縁膜（オーバーコート膜）２
の上には、前記電極パッド３を設けるための開口部を有
する第２の絶縁膜４が設けられている。
の上には、前記電極パッド３を設けるための開口部を有
する第２の絶縁膜４が設けられている。
【００３１】第２の絶縁膜としては、例えば、Ｐ−Ｓｉ
Ｎ、Ｐ−ＳｉＯ2 、感光性ポリアミド、非感光性ポリア
ミド等があり、好ましくは、感光性ポリイミドあるいは
非感光性のポリイミド等の有機絶縁膜により形成されて
いる。
Ｎ、Ｐ−ＳｉＯ2 、感光性ポリアミド、非感光性ポリア
ミド等があり、好ましくは、感光性ポリイミドあるいは
非感光性のポリイミド等の有機絶縁膜により形成されて
いる。
【００３２】この第２の絶縁膜は、バリアメタル層を介
して、半田バンプ９を包み込むように形成される。
して、半田バンプ９を包み込むように形成される。
【００３３】前記第２の絶縁膜の上には、前記電極パッ
ド３に沿って、バリアメタル層が形成されている。該バ
リアメタル層は、電極材料であるアルミニウムや銅は極
めて酸化されやすい金属であるため、アルミニウムや銅
電極の上に直接半田バンプを形成することができないの
で、アルミニウムや銅の酸化を防止するとともに、半田
がアルミニウムや銅電極に拡散するのを防止するために
設けられる。バリアメタル層の材料としては、Ｃｕ，Ｃ
ｕ−Ｃｒ系、Ｔｉ−Ｃｕ系、Ｔｉ−Ｎｉ系等を用いるこ
とができる。これらの内、半田の材料であるスズ等と反
応しても界面に剥がれが生じにくく、半田材料として共
晶半田が使用可能であり、基板側への半田供給量も低減
することができるＴｉ−Ｎｉ系の使用が好ましい。Ｔｉ
−Ｎｉ系からなるバリアメアルとしては、Ｔｉ−Ｎｉの
２層からなる積層体、ＴｉとＮｉの間にＣｕを挟んだ３
層からなる積層体、Ｔｉからなる層の上に、例えば、先
ず、真空蒸着法によりＮｉ層を形成し、次いで、電解ス
トライク法によりＮｉ層を形成した積層体等を挙げるこ
とができる。また、Ｔｉからなる層は、チタニウムのほ
かチタニウムと他の金属からなる合金でもよいし、Ｎｉ
からなる層は、ニッケルのほか、ニッケルと他の金属の
合金からなっていてもよい。
ド３に沿って、バリアメタル層が形成されている。該バ
リアメタル層は、電極材料であるアルミニウムや銅は極
めて酸化されやすい金属であるため、アルミニウムや銅
電極の上に直接半田バンプを形成することができないの
で、アルミニウムや銅の酸化を防止するとともに、半田
がアルミニウムや銅電極に拡散するのを防止するために
設けられる。バリアメタル層の材料としては、Ｃｕ，Ｃ
ｕ−Ｃｒ系、Ｔｉ−Ｃｕ系、Ｔｉ−Ｎｉ系等を用いるこ
とができる。これらの内、半田の材料であるスズ等と反
応しても界面に剥がれが生じにくく、半田材料として共
晶半田が使用可能であり、基板側への半田供給量も低減
することができるＴｉ−Ｎｉ系の使用が好ましい。Ｔｉ
−Ｎｉ系からなるバリアメアルとしては、Ｔｉ−Ｎｉの
２層からなる積層体、ＴｉとＮｉの間にＣｕを挟んだ３
層からなる積層体、Ｔｉからなる層の上に、例えば、先
ず、真空蒸着法によりＮｉ層を形成し、次いで、電解ス
トライク法によりＮｉ層を形成した積層体等を挙げるこ
とができる。また、Ｔｉからなる層は、チタニウムのほ
かチタニウムと他の金属からなる合金でもよいし、Ｎｉ
からなる層は、ニッケルのほか、ニッケルと他の金属の
合金からなっていてもよい。
【００３４】前記バリアメタル層が、図４に示すような
Ｔｉ−Ｎｉからなる積層体である場合、下層のチタニウ
ムからなる層５が全面に形成されているのに対し、上層
のニッケルからなる層６は、途中で切断された形状を有
している。
Ｔｉ−Ｎｉからなる積層体である場合、下層のチタニウ
ムからなる層５が全面に形成されているのに対し、上層
のニッケルからなる層６は、途中で切断された形状を有
している。
【００３５】前記バリアメタル層の上部には、バリアメ
タル層を介して前記電極パッドと電気的に接続されるよ
うに、前記第２の絶縁膜の開口部に埋め込まれた形で半
田バンプ９が形成されている。半田バンプ９は、一般に
は、Ｓｎ−３８ｗｔ％Ｐｂ共晶半田が用いられるが、接
合部に大きな応力がかかる場合には、Ｐｂ成分が多くて
柔らかく応力を緩和することができる、Ｐｂ−５ｗｔ％
Ｓｎ半田なども用いることができる。
タル層を介して前記電極パッドと電気的に接続されるよ
うに、前記第２の絶縁膜の開口部に埋め込まれた形で半
田バンプ９が形成されている。半田バンプ９は、一般に
は、Ｓｎ−３８ｗｔ％Ｐｂ共晶半田が用いられるが、接
合部に大きな応力がかかる場合には、Ｐｂ成分が多くて
柔らかく応力を緩和することができる、Ｐｂ−５ｗｔ％
Ｓｎ半田なども用いることができる。
【００３６】なお、フリップチップ接合法の場合では、
ＬＳＩの素子形成部（アクティブエリア）の上に半田バ
ンプは形成されるので、半田バンプから放射されるα線
の影響を受けやすい。特に、高集積化されたＬＳＩで
は、素子１個当たりのサイズが小さく、α線によるソフ
トエラーやラッチアップ等の誤動作が発生しやすい。一
方、Ｐｂ、Ｓｎ等の半田材料中には、ウラニウム等の放
射性同位元素が比較的多く含まれている。従って、半田
バンプ形成用半田材料及びめっき材料は、精製処理を施
して前記放射性同位元素の含有量を極力低減せしめたも
のを使用するのが好ましい。
ＬＳＩの素子形成部（アクティブエリア）の上に半田バ
ンプは形成されるので、半田バンプから放射されるα線
の影響を受けやすい。特に、高集積化されたＬＳＩで
は、素子１個当たりのサイズが小さく、α線によるソフ
トエラーやラッチアップ等の誤動作が発生しやすい。一
方、Ｐｂ、Ｓｎ等の半田材料中には、ウラニウム等の放
射性同位元素が比較的多く含まれている。従って、半田
バンプ形成用半田材料及びめっき材料は、精製処理を施
して前記放射性同位元素の含有量を極力低減せしめたも
のを使用するのが好ましい。
【００３７】前記半田バンプ９は、前記第２の絶縁膜の
開口部に埋め込まれた形で形成されているので、従来問
題となっていたバリアメタル層のエッチング時における
バリアメタルの残渣の発生がなくなっている。また、半
導体バンプは第２の絶縁膜によりしっかりと固定されて
いるので、半導体装置の実装時の圧力によるバンプの変
形、転倒等を有効に防止することができる。
開口部に埋め込まれた形で形成されているので、従来問
題となっていたバリアメタル層のエッチング時における
バリアメタルの残渣の発生がなくなっている。また、半
導体バンプは第２の絶縁膜によりしっかりと固定されて
いるので、半導体装置の実装時の圧力によるバンプの変
形、転倒等を有効に防止することができる。
【００３８】以上説明したように、本発明の半導体装置
は、従来問題となっていたバリアメタル層のエッチング
時におけるバリアメタルの残渣の発生がなく、実装時の
圧力によるバンプの変形、転倒等を有効に防止されたも
のである。従って、ＬＳＩの微細化に伴い、フリップボ
ンディングによる実装技術がレベルアップされた信頼性
の高い半導体装置である。
は、従来問題となっていたバリアメタル層のエッチング
時におけるバリアメタルの残渣の発生がなく、実装時の
圧力によるバンプの変形、転倒等を有効に防止されたも
のである。従って、ＬＳＩの微細化に伴い、フリップボ
ンディングによる実装技術がレベルアップされた信頼性
の高い半導体装置である。
【００３９】第２実施形態 本発明の第２の実施形態は、前記図４に示す半導体装置
の製造方法である。
の製造方法である。
【００４０】先ず、図１（ａ）に示すように、図示しな
い半導体メモリ本体の上層に形成された絶縁膜１を形成
する。この絶縁膜はパッシベーション膜であり、例え
ば、プラズマＣＶＤ法等により、酸化シリコン、ＰＳＧ
（Phospho-Silicate-Glass）等により形成することがで
きる。
い半導体メモリ本体の上層に形成された絶縁膜１を形成
する。この絶縁膜はパッシベーション膜であり、例え
ば、プラズマＣＶＤ法等により、酸化シリコン、ＰＳＧ
（Phospho-Silicate-Glass）等により形成することがで
きる。
【００４１】次に、該絶縁膜１上に、第１の絶縁膜（オ
ーバーコート膜）２を、例えば、プラズマＣＶＤ法、熱
ＣＶＤ法等により、例えば、酸化シリコンからなる層を
形成する。その後、電極パッド３を形成する開口部を、
例えば、マスクを用いたフォトリソグラフィの手法によ
りエッチング加工により形成する。
ーバーコート膜）２を、例えば、プラズマＣＶＤ法、熱
ＣＶＤ法等により、例えば、酸化シリコンからなる層を
形成する。その後、電極パッド３を形成する開口部を、
例えば、マスクを用いたフォトリソグラフィの手法によ
りエッチング加工により形成する。
【００４２】次いで、例えば、真空蒸着法により、アル
ミニウムからなる層を、パターニングにより、アルミニ
ウム電極パッド３を形成する。
ミニウムからなる層を、パターニングにより、アルミニ
ウム電極パッド３を形成する。
【００４３】次に、図１（ｂ）に示すように、全面に、
例えば、第２の絶縁膜４を成膜し、電極パッド３上に開
口部を有するようにパターニングして、エッチングによ
り加工を行う。該第２の絶縁膜４としては、例えば、感
光性ポリイミド、非感光性ポリイミド等の有機絶縁体を
用いることができる。ポリイミドを用いる場合には、例
えば、スピンコーティング法を用いることができる。
例えば、第２の絶縁膜４を成膜し、電極パッド３上に開
口部を有するようにパターニングして、エッチングによ
り加工を行う。該第２の絶縁膜４としては、例えば、感
光性ポリイミド、非感光性ポリイミド等の有機絶縁体を
用いることができる。ポリイミドを用いる場合には、例
えば、スピンコーティング法を用いることができる。
【００４４】次いで、図１（ｃ）に示すように、バリア
メタルとなるチタニウム層５、およびニッケル層６を形
成する。該チタニウム層５およびニッケル層６の形成方
法としては、例えば、スパッタリング法、真空蒸着法、
電解ストライク法等が挙げられる。
メタルとなるチタニウム層５、およびニッケル層６を形
成する。該チタニウム層５およびニッケル層６の形成方
法としては、例えば、スパッタリング法、真空蒸着法、
電解ストライク法等が挙げられる。
【００４５】次に、図２（ｄ）に示すように、レジスト
膜７を堆積した後、所定のパターニング後、フォトリソ
グラフィ技術、及びエッチング技術を用いて、レジスト
膜７をマスクにして、前記ニッケル層６をエッチングす
る。
膜７を堆積した後、所定のパターニング後、フォトリソ
グラフィ技術、及びエッチング技術を用いて、レジスト
膜７をマスクにして、前記ニッケル層６をエッチングす
る。
【００４６】その後、図２（ｅ）に示すように、全面に
第２のレジスト膜８を堆積したのち、所定のパターニン
グを行い、フォトリソグラフィの技術を用いて、前記電
極パッド上に、半田バンプ形成のための開口部を形成す
る。
第２のレジスト膜８を堆積したのち、所定のパターニン
グを行い、フォトリソグラフィの技術を用いて、前記電
極パッド上に、半田バンプ形成のための開口部を形成す
る。
【００４７】次いで、前記チタニウム層５をプレート電
極として、半田（例えば、Ｐｂ−５ｗｔ％Ｓｎ）９を、
例えば、電解メッキ法、合金めっき法等により５０〜６
０μｍ程度の厚さに形成した後、図３（ｇ）に示すよう
に、レジスト膜８をエッチング除去し、チタニウム層５
をエッチバックすることにより、半田バンプ形成予定領
域以外の部分を除去する。
極として、半田（例えば、Ｐｂ−５ｗｔ％Ｓｎ）９を、
例えば、電解メッキ法、合金めっき法等により５０〜６
０μｍ程度の厚さに形成した後、図３（ｇ）に示すよう
に、レジスト膜８をエッチング除去し、チタニウム層５
をエッチバックすることにより、半田バンプ形成予定領
域以外の部分を除去する。
【００４８】最後に、図４に示すように、半田の融点以
上の温度で１０分間以上加熱して、一旦半田を溶融させ
て、球状の半田バンプ９を得ることができる。
上の温度で１０分間以上加熱して、一旦半田を溶融させ
て、球状の半田バンプ９を得ることができる。
【００４９】以上説明したように、本発明の半導体装置
の製造方法によれば、前記半田バンプ９を、前記第２の
絶縁膜の開口部に埋め込まれた形で形成することができ
るので、従来問題となっていたバリアメタル層のエッチ
ング時におけるバリアメタルの残渣の発生の問題が解決
されている。
の製造方法によれば、前記半田バンプ９を、前記第２の
絶縁膜の開口部に埋め込まれた形で形成することができ
るので、従来問題となっていたバリアメタル層のエッチ
ング時におけるバリアメタルの残渣の発生の問題が解決
されている。
【００５０】また、半導体バンプは第２の絶縁膜により
しっかりと固定されて形成することができるので、半導
体装置の実装時の圧力によるバンプの変形、転倒等を有
効に防止する信頼性の高い半導体装置を製造することが
できる。
しっかりと固定されて形成することができるので、半導
体装置の実装時の圧力によるバンプの変形、転倒等を有
効に防止する信頼性の高い半導体装置を製造することが
できる。
【００５１】本発明の製造方法によれば、工程数、マス
ク数を殆ど増加することなく、半導体装置を製造するこ
とができ、歩留りの向上も期待できるので、コスト面で
も優位である。さらに、本発明の製造方法は、一連のウ
ェハー工程の中で行うことができるので、従来の半導体
装置の製造工程に導入も比較的容易である。
ク数を殆ど増加することなく、半導体装置を製造するこ
とができ、歩留りの向上も期待できるので、コスト面で
も優位である。さらに、本発明の製造方法は、一連のウ
ェハー工程の中で行うことができるので、従来の半導体
装置の製造工程に導入も比較的容易である。
【００５２】
【発明の効果】以上説明したように、本発明の半導体装
置は、従来問題となっていたバリアメタル層のエッチン
グ時におけるバリアメタルの残渣の発生がなく、実装時
の圧力によるバンプの変形、転倒等を有効に防止された
ものである。従って、ＬＳＩの微細化に伴い、フリップ
ボンディングによる実装技術がレベルアップされた信頼
性の高い半導体装置である。
置は、従来問題となっていたバリアメタル層のエッチン
グ時におけるバリアメタルの残渣の発生がなく、実装時
の圧力によるバンプの変形、転倒等を有効に防止された
ものである。従って、ＬＳＩの微細化に伴い、フリップ
ボンディングによる実装技術がレベルアップされた信頼
性の高い半導体装置である。
【００５３】また、本発明の半導体装置の製造方法によ
れば、前記半田バンプ９を、前記第２の絶縁膜の開口部
に埋め込まれた形で形成することができるので、従来問
題となっていたバリアメタル層のエッチング時における
バリアメタルの残渣の発生の問題が解決されている。
れば、前記半田バンプ９を、前記第２の絶縁膜の開口部
に埋め込まれた形で形成することができるので、従来問
題となっていたバリアメタル層のエッチング時における
バリアメタルの残渣の発生の問題が解決されている。
【００５４】また、半導体バンプは第２の絶縁膜により
しっかりと固定されて形成することができるので、半導
体装置の実装時の圧力によるバンプの変形、転倒等を有
効に防止する信頼性の高い半導体装置を製造することが
できる。
しっかりと固定されて形成することができるので、半導
体装置の実装時の圧力によるバンプの変形、転倒等を有
効に防止する信頼性の高い半導体装置を製造することが
できる。
【００５５】さらに、本発明の製造方法によれば、工程
数、マスク数を殆ど増加することなく半導体装置を製造
することができ、歩留りの向上も期待できるので、コス
ト面でも優位である。
数、マスク数を殆ど増加することなく半導体装置を製造
することができ、歩留りの向上も期待できるので、コス
ト面でも優位である。
【００５６】さらにまた、本発明の製造方法は、一連の
ウェハー工程の中で行うことができるので、従来の半導
体装置の製造工程に導入も比較的容易である。
ウェハー工程の中で行うことができるので、従来の半導
体装置の製造工程に導入も比較的容易である。
【図１】図１は、本発明の半導体装置の製造方法の工程
断面図である。（ａ）は、電極パッドを形成した図であ
り、（ｂ）は、（ａ）に示す状態から、第２の絶縁膜を
形成した図であり、（ｃ）は、（ｂ）に示す状態から、
Ｔｉ−Ｎｉからなるバリアメタル層を形成した図であ
る。
断面図である。（ａ）は、電極パッドを形成した図であ
り、（ｂ）は、（ａ）に示す状態から、第２の絶縁膜を
形成した図であり、（ｃ）は、（ｂ）に示す状態から、
Ｔｉ−Ｎｉからなるバリアメタル層を形成した図であ
る。
【図２】図２は、本発明の半導体装置の製造方法の工程
断面図である。（ｄ）は、図１（ｃ）に示す状態から、
レジスト膜をパターニングした後、バリアメタル層の上
層のニッケル層を加工した図であり、（ｅ）は、（ｄ）
に示す状態から、レジスト膜を堆積後、半田バンプ形成
のための開口部を形成した図である。（ｆ）は、（ｅ）
に示す状態から、半田層を電解メッキ等により形成した
図である。
断面図である。（ｄ）は、図１（ｃ）に示す状態から、
レジスト膜をパターニングした後、バリアメタル層の上
層のニッケル層を加工した図であり、（ｅ）は、（ｄ）
に示す状態から、レジスト膜を堆積後、半田バンプ形成
のための開口部を形成した図である。（ｆ）は、（ｅ）
に示す状態から、半田層を電解メッキ等により形成した
図である。
【図３】図３（ｇ）は、本発明の半導体装置の製造方法
の工程断面図であり、図２（ｆ）に示す状態から、レジ
スト膜を除去した図である。
の工程断面図であり、図２（ｆ）に示す状態から、レジ
スト膜を除去した図である。
【図４】図４は、本発明の半導体装置の一実施形態の断
面図である。
面図である。
【図５】図５は、従来の半導体装置の製造方法の工程断
面図である。（ａ）は、パッシベーション膜上にオーバ
ーコート膜、電極パッド、ポリイミド層、チタニウム層
及びニッケル層を形成した図である。（ｂ）は、（ａ）
に示す状態から、全面にレジスト膜を堆積させた後、パ
ターニング、エッチング加工した図である。（ｃ）は、
（ｂ）に示す状態から、ニッケル層をエッチング加工
し、レジスト膜を除去した図である。
面図である。（ａ）は、パッシベーション膜上にオーバ
ーコート膜、電極パッド、ポリイミド層、チタニウム層
及びニッケル層を形成した図である。（ｂ）は、（ａ）
に示す状態から、全面にレジスト膜を堆積させた後、パ
ターニング、エッチング加工した図である。（ｃ）は、
（ｂ）に示す状態から、ニッケル層をエッチング加工
し、レジスト膜を除去した図である。
【図６】図６は、従来の半導体装置の製造方法の工程断
面図である。（ｄ）は、図５（ｃ）に示す状態から、全
面にレジスト膜を堆積させた後、半田バンプ形成のため
の開口部を設けた図である。（ｅ）は、（ｄ）に示す状
態から、半田層を形成した図である。
面図である。（ｄ）は、図５（ｃ）に示す状態から、全
面にレジスト膜を堆積させた後、半田バンプ形成のため
の開口部を設けた図である。（ｅ）は、（ｄ）に示す状
態から、半田層を形成した図である。
【図７】図７は、従来の半導体装置の製造方法の工程断
面図である。（ｆ）は、図６（ｅ）に示す状態から、レ
ジスト膜を除去した図である。（ｇ）は、（ｆ）に示す
状態から、半田を熱処理して球状に形成した図である。
面図である。（ｆ）は、図６（ｅ）に示す状態から、レ
ジスト膜を除去した図である。（ｇ）は、（ｆ）に示す
状態から、半田を熱処理して球状に形成した図である。
１，１０…絶縁膜（パッシベーション膜）、２，１１…
第１の絶縁膜（オーバーコート膜）、３，１２…電極パ
ッド、４，…第２の絶縁膜、５，１４…チタニウム層、
６，１５…ニッケル層、７，８，１７…レジスト膜、
９，１８…半田（半田バンプ），１３…ポリイミド層、
Ａ…レジスト膜の残渣、Ｂ…ニッケル層の残渣
第１の絶縁膜（オーバーコート膜）、３，１２…電極パ
ッド、４，…第２の絶縁膜、５，１４…チタニウム層、
６，１５…ニッケル層、７，８，１７…レジスト膜、
９，１８…半田（半田バンプ），１３…ポリイミド層、
Ａ…レジスト膜の残渣、Ｂ…ニッケル層の残渣
Claims (11)
- 【請求項１】半導体基板上に電極パッドと、 前記電極パッド上に、前記電極パッドに沿うように開口
部を有する絶縁膜と、 前記絶縁膜の開口部に、前記絶縁膜から突出するように
設けられた半田バンプとを有する、 半導体装置。 - 【請求項２】半導体基板上に第１の絶縁膜と、 前記第１の絶縁膜上に電極パッドと、 前記電極パッド上にバリアメタルからなる層と、 前記バリアメタルからなる層の上に、前記電極パッドに
沿うように開口部を有する第２の絶縁膜と、 前記第２の絶縁膜の開口部に、バリアメタルからなる層
に密着して前記第２の絶縁膜から突出するように設けら
れた半田バンプとを有する、 半導体装置。 - 【請求項３】前記第２の絶縁膜は、感光性ポリイミド又
は非感光性ポリイミドからなる有機絶縁膜である、 請求項１記載の半導体装置。 - 【請求項４】前記電極パッドは、アルミニウム電極であ
る、 請求項１記載の半導体装置。 - 【請求項５】前記バリアメタルからなる層は、チタニウ
ムからなる層とニッケルからなる層の積層体である、 請求項１記載の半導体装置。 - 【請求項６】半導体基板上に堆積された絶縁膜を選択的
に除去することで露出された電極パッド上に、バンプ電
極を形成する半田バンプの形成方法であって、 前記半導体基板上に第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に電極パッドを形成する工程と、 前記半導体基板上の全面に第２の絶縁膜を形成する工程
と、 前記第２の絶縁膜の前記電極パッド上を開口する工程
と、 全面にバリアメタルからなる層を形成する工程と、 前記バリアメタルからなる層の前記電極パッド上部を開
口する工程と、 前記第２の絶縁膜の開口部に、前記第２の絶縁膜から突
出するように半田バンプを形成する工程とを有する、 半導体装置の製造方法。 - 【請求項７】前記電極パッドは、アルミニウム電極であ
る、 請求項６記載の半導体装置の製造方法。 - 【請求項８】前記第２の絶縁膜は、感光性ポリイミド又
は非感光性ポリイミドからなる有機絶縁膜である、 請求項６記載の半導体装置の製造方法。 - 【請求項９】前記バリヤメタルからなる層は、チタニウ
ムからなる層とニッケルからなる層の積層体である、 請求項６記載の半導体装置の製造方法。 - 【請求項１０】前記全面にバリアメタルからなる層を形
成する工程は、チタニウムからなる層を形成した後、ニ
ッケルからなる層を形成する工程である、 請求項６記載の半導体装置の製造方法。 - 【請求項１１】前記第２の絶縁膜の開口部に、前記第２
の絶縁膜から突出するように半田バンプを形成する工程
は、前記ニッケルからなる層を、フォトリソグラフィに
より所望のパターンに加工した後、チタニウムからなる
層をプレート電極として半田をフォトレジストを用いて
選択的に電解メッキし、チタニウムからなる層を全面に
エッチバックし、次いで、前記半田に熱処理を施してバ
ンプを球状形状に形成する工程である、 請求項６記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9351624A JPH11186309A (ja) | 1997-12-19 | 1997-12-19 | 半導体装置および半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9351624A JPH11186309A (ja) | 1997-12-19 | 1997-12-19 | 半導体装置および半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11186309A true JPH11186309A (ja) | 1999-07-09 |
Family
ID=18418529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9351624A Pending JPH11186309A (ja) | 1997-12-19 | 1997-12-19 | 半導体装置および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11186309A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100367808B1 (ko) * | 2000-08-18 | 2003-01-10 | 씨티에스 컴퓨터 테크놀로지 시스템 코포레이션 | 반도체 장치와 접촉부 형성 방법 |
| JP2004079771A (ja) * | 2002-08-19 | 2004-03-11 | Nippon Telegr & Teleph Corp <Ntt> | はんだバンプ形成方法 |
| KR100871768B1 (ko) | 2007-05-18 | 2008-12-05 | 주식회사 동부하이텍 | 반도체 소자 및 ｂｏａｃ/ｃｏａ 제조 방법 |
| US7476968B2 (en) | 2003-10-09 | 2009-01-13 | Seiko Epson Corporation | Semiconductor device including an under electrode and a bump electrode |
| US7642647B2 (en) | 2004-05-20 | 2010-01-05 | Nec Electronics Corporation | Semiconductor device |
| CN111312679A (zh) * | 2020-02-28 | 2020-06-19 | 江苏汇成光电有限公司 | 一种减小凸块底切的结构及其制造方法 |
-
1997
- 1997-12-19 JP JP9351624A patent/JPH11186309A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100367808B1 (ko) * | 2000-08-18 | 2003-01-10 | 씨티에스 컴퓨터 테크놀로지 시스템 코포레이션 | 반도체 장치와 접촉부 형성 방법 |
| JP2004079771A (ja) * | 2002-08-19 | 2004-03-11 | Nippon Telegr & Teleph Corp <Ntt> | はんだバンプ形成方法 |
| US7476968B2 (en) | 2003-10-09 | 2009-01-13 | Seiko Epson Corporation | Semiconductor device including an under electrode and a bump electrode |
| US7642647B2 (en) | 2004-05-20 | 2010-01-05 | Nec Electronics Corporation | Semiconductor device |
| KR100871768B1 (ko) | 2007-05-18 | 2008-12-05 | 주식회사 동부하이텍 | 반도체 소자 및 ｂｏａｃ/ｃｏａ 제조 방법 |
| CN111312679A (zh) * | 2020-02-28 | 2020-06-19 | 江苏汇成光电有限公司 | 一种减小凸块底切的结构及其制造方法 |
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