JP4465891B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4465891B2 JP4465891B2 JP2001030578A JP2001030578A JP4465891B2 JP 4465891 B2 JP4465891 B2 JP 4465891B2 JP 2001030578 A JP2001030578 A JP 2001030578A JP 2001030578 A JP2001030578 A JP 2001030578A JP 4465891 B2 JP4465891 B2 JP 4465891B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- electrode
- layer
- wiring
- semiconductor chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/921—Connecting a surface with connectors of different types
- H01L2224/9212—Sequential connecting processes
- H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
- H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Wire Bonding (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、配線基板への実装効率を高め、高密度実装を可能にし、信頼性の高い基板実装を実現できるチップ状の半導体装置に関するものであり、特に半導体チップ上で外部端子用の電極パッドが再配線され、外部端子が２次元エリア配置された半導体装置に関するものである。
【０００２】
【従来の技術】
近年、携帯機器の軽量小型化、高密度化にともない、リード端子を外部端子として有した半導体パッケージの高密度実装化が進む中、より高密度実装を図るため、チップ状の半導体装置を電子機器の配線基板等に実装する技術が開発されている。
【０００３】
以下、従来の配線基板への基板実装における半導体装置と、その半導体装置の実装方法について図面を参照しながら説明する。
【０００４】
図７は従来の半導体装置を示す断面図である。
【０００５】
図７に示す従来の半導体装置は、ベアチップ実装に用いられるチップ状の半導体装置であり、その上面内に半導体集積回路が形成された半導体チップ１上の電極パッド（図示せず）上に突起電極２が形成されたものである。そして突起電極２は半導体チップ１の周辺部に形成され、外部との電気的接続のための外部端子を構成するものである。また突起電極２はバンプ、半田ボールなどの導電性金属突起よりなるものである。また図示していないが、半導体チップ１上面の電極パッドを除く表面内には絶縁層が形成されているものである。
【０００６】
次に従来の半導体装置の実装方法について図８を参照しながら説明する。
【０００７】
図７に示したような半導体装置を配線基板上に実装する場合、まず図８（ａ）に示すように、電子機器に組み込むプリント基板等の配線基板３の接続用の配線電極４と半導体装置の半導体チップ１の主面側の突起電極２とを位置合わせする。
【０００８】
そして図８（ｂ）に示すように、配線基板３の配線電極４と半導体装置の突起電極２とを接続する。この際、突起電極２が半田ボールの場合、半田ボールを溶融させた状態で配線基板３の配線電極４と接合する。
【０００９】
そして図８（ｃ）に示すように、配線基板３に半導体装置をその突起電極２が接続された状態に対して、半導体装置の半導体チップ１と配線基板３との間隙に絶縁性樹脂等のアンダーフィル材５を充填封止し、アンダーフィル材５を硬化させて基板実装を完了する。
【００１０】
また別の実装方法として、図９に示すように、配線基板上に予めアンダーフィル材を供給しておき、そのアンダーフィル材を挟み込むように半導体装置を押圧して接続する実装方法もあった。
【００１１】
図９（ａ）に示すように、まず、電子機器に組み込むプリント基板等の配線基板３の配線電極４上に所望の厚みと面積で形成された絶縁性樹脂シートよりなるアンダーフィル材５を貼付する。
【００１２】
そして図９（ｂ）に示すように、配線基板３の配線電極４と半導体装置の突起電極２とを位置合わせし、配線基板３上に供給した絶縁性樹脂シートよりなるアンダーフィル材５を挟み込むように半導体装置をフェースダウンで加熱加圧条件下で押圧し、突起電極２でアンダーフィル材５を突き破り、半導体チップ１の突起電極２を配線電極４と接続させる。
【００１３】
そして図９（ｃ）に示すように、シート状のアンダーフィル材５を硬化させることにより基板実装を完了する。
【００１４】
以上のように従来においては、配線基板の配線電極とベアチップ実装に用いるチップ状の半導体装置とを突起電極を介して接続し、両者の間隙にアンダーフィル材を形成して実装するものであり、アンダーフィル材は両者の接続後または、接続前に予め供給して形成するものであった。
【００１５】
【発明が解決しようとする課題】
しかしながら、前記従来の半導体装置においては、半導体装置の構造として、突起電極が半導体チップの周辺に配置された電極パッド上に設けられたものであり、その電極パッド自体は半導体チップの半導体集積回路素子の領域から外れた周辺領域に形成されているため、電極パッドのチップ面内での２次元エリア配置はできず、半導体装置としての高密度化には限界があった。
【００１６】
そのため最近では、半導体チップの電極パッドを配線で引き回し（再配線）、半導体チップの主面上（半導体集積回路素子上）に２次元エリアで電極パッドと接続したコンタクトパッドを形成したタイプの半導体装置が開発されているが、そのような半導体集積回路素子領域上に電極パッドと接続したコンタクトパッドが形成された半導体装置と配線基板とを接続するには、種々の制約があった。
【００１７】
例えば、配線基板上にシート状またはフィルム状のアンダーフィル材を供給し、そのアンダーフィル材を挟んで半導体装置のコンタクトパッド上に形成した突起電極を押圧して基板実装する場合、加圧力が半導体装置に印加されてしまう。そのためその加圧力により半導体装置のコンタクトパッド下の半導体集積回路素子領域へのダメージが発生するという問題があり、基板実装時の制約を受けていた。また配線基板の配線電極とコンタクトパッドとを接続した後に両者の間隙にアンダーフイル材を充填封止する場合においては、アンダーフィル材内でのボイド発生、また実装後のリペア性に乏しいという制約があった。
【００１８】
また従来の半導体装置の実装方法では、配線基板に対して、１個１個の半導体装置単位で基板実装する必要があるため、基板実装の実装効率上の問題があった。さらに基板実装の際に使用する高精度な実装設備の新規導入による実装コストの増大も問題となっていた。
【００１９】
本発明は前記従来の課題を解決するものであり、高集積の半導体チップを有した高密度実装型の半導体装置であって、配線基板への実装効率を高め、高密度実装を可能にし、信頼性の高い基板実装を実現できる半導体装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
前記従来の課題を解決するために本発明の半導体装置は、その主面上に複数の電極パッドを有した半導体チップと、前記複数の電極パッドを除く半導体チップの主面上に形成された弾性体層と、前記半導体チップの主面内であって、前記弾性体層上に前記複数の電極パッドと接続した配線層により再配線接続で配置された複数のコンタクトパッドと、前記複数のコンタクトパッドを除く半導体チップの主面上に形成された絶縁性樹脂層と、前記コンタクトパッド上に各々設けられた突起電極と、前記突起電極の頂部を露出させ、前記絶縁性樹脂層に設けられたアンダーフィル材層とよりなる半導体装置であって、前記半導体チップの周辺部のみのアンダーフィル材層の上面は突起電極の頂部よりも上方にある半導体装置である。
【００２１】
また具体的には、突起電極は半田ボールである半導体装置である。
【００２２】
また、アンダーフィル材層はエポキシ樹脂層である半導体装置である。
【００２３】
さらに、弾性体層の端部は、断面形状において斜辺を構成している半導体装置である。
【００２４】
前記構成の通り、弾性体層上に配線層と接続したコンタクトパッドが形成されているので、マザー・ボードなどの配線基板への実装後に、配線基板と半導体装置との熱膨張率差によって接続部に加わる応力が弾性体層の弾性によって吸収される。すなわち、応力の緩和機能の高い半導体装置を実現することができる。また、配線層の一部に大きな集中応力の印加が回避されるので、配線層の断線等を防止することができ、半導体装置の信頼性が向上する。さらに半導体装置として基板実装時に要するアンダーフィル材を有しているので、より効率的で信頼性の高い基板実装を実現できる半導体装置である。特に半導体装置の周辺部には厚みの厚いアンダーフィル材層を配置しているので、基板実装時のフィレット部を効率よく形成でき、信頼性の高い基板実装を実現できる。
【００２５】
【発明の実施の形態】
以下、本発明の半導体装置およびその製造方法ならびに半導体装置の実装方法の一実施形態について、図面を参照しながら説明する。
【００２６】
まず本実施形態の半導体装置について説明する。
【００２７】
図１は本実施形態の半導体装置の前提構造を示すチップ状の電極再配線型の半導体装置を示す図である。図１において、図１（ａ）は斜視図であり、図１（ｂ）は図１（ａ）でのＡ−Ａ１箇所の断面図である。なお、図１（ａ）では視覚便宜上、一部の構成に斜線を付している。
【００２８】
図１に示すように、本実施形態の半導体装置の前提構造としては、一主面上の周辺領域に内部の半導体集積回路素子と接続した複数の電極パッド６を有した半導体チップ７と、各電極パッド６を除く半導体チップ７の主面領域上に形成された低弾性樹脂よりなる弾性体層８と、半導体チップ７の主面内であって、形成された弾性体層８上に各電極パッド６と接続した金属導体よりなる配線層９により再配線接続で２次元配置された複数のコンタクトパッド１０と、それらコンタクトパッド１０を除く半導体チップ７の主面上に形成され、電極パッド６、配線層９を保護したソルダーレジストなどの絶縁性樹脂層１１と、コンタクトパッド１０上に各々設けられた半田ボールなどの突起電極１２より構成されている。
【００２９】
そして本実施形態の半導体装置は図２（ａ）の断面図に示すように、図１に示した構造において、コンタクトパッド１０上の突起電極１２の頂部を露出させ、絶縁性樹脂層１１上に設けられたアンダーフィル材層１３を有した構造である。
【００３０】
本実施形態において、アンダーフィル材層１３の上面は突起電極１２の頂部と実質的同一面にあるものであるが、基板実装の際の実装方法如何によっては、突起電極１２の頂部はアンダーフィル材層１３の上面から１［μｍ］〜２００［μｍ］、好ましくは５０［μｍ］で突出して露出した構造としてもよい。
【００３１】
さらに図２（ｂ）に示すように、半導体チップ７の周辺部であって、コンタクトパッド１０のうちの最外周のコンタクトパッドより外方部分のアンダーフィル材層１３の上面は突起電極１２の頂部よりも上方になるように膜厚を厚く調整することにより、基板実装した際、配線基板と半導体装置との間隙の気密封止とともに、アンダーフィル材によるフィレット部を形成でき、実装信頼性を高めることができる。
【００３２】
また本実施形態では、突起電極１２は半田ボールとしているが、金属材料によるバンプ状の突起電極でもよい。
【００３３】
また、弾性体層８は弾性率（ヤング率）として１０〜２０００［ｋｇ／ｍｍ2］の範囲にあることが好ましく、さらに１０〜１０００［ｋｇ／ｍｍ2］ の範囲にあることがより好ましい。また、弾性体層８の線膨張率は５〜２００［ｐｐｍ／℃］の範囲にあることが好ましく、さらに１０〜１００［ｐｐｍ／℃］の範囲にあることがより好ましい。例えばエステル結合型ポリイミドやアクリレート系エポキシ等のポリマーでよく、低弾性率を有し、絶縁性であればよい。またその厚みとしては、１〜１００［μｍ］であり、好ましくは３０［μｍ］である。
【００３４】
そして、弾性体層８の端部は、図１，図２に示すように、断面形状において斜辺を構成しているものであり、これにより電極パッド６の引き回しで使用する配線層９の形成精度と、断線防止などの信頼性を高めることができる。
【００３５】
また、アンダーフィル材層１３はエポキシ樹脂により形成されているものであり、基板実装した際に気密封止が可能で絶縁性の材料であればよい。
【００３６】
さらに本実施形態の半導体装置において、弾性体層８としては弾性を有する樹脂の他、基板実装の際の実装方法如何によっては、５［μｍ］厚以上のポリイミドなどの絶縁層でもよい。
【００３７】
本実施形態の半導体装置によると、半導体装置として基板実装時に要するアンダーフィル材層１３を有しているので、より効率的で信頼性の高い基板実装を実現できる半導体装置である。
【００３８】
また、下地となる弾性体層８の上に配線層９を設けているので、半導体装置をプリント基板等の配線基板上に実装する際などにおいて、半導体装置の加熱・冷却に伴い配線層９に熱応力などの応力が印加されても、配線層９に加わる応力が緩和される。よって、基板実装時などにおける配線層９の断線を防止することができ、信頼性の高い配線構造を実現することができる。
【００３９】
そして、半導体装置の主面上に二次元的に外部端子となるコンタクトパッド１０が配置されているので、狭い面積に多数の外部端子を設けることが可能となるとともに、パターン形成可能な配線層９により電極パッド６とコンタクトパッド１０と接続することができる構造である。したがって、小型で薄型の半導体装置であり、かつ多ピン化に対応できる半導体装置である。しかも微細加工に適し、多ピン化に対応できる半導体装置である。
【００４０】
さらに、配線層９につながるコンタクトパッド１０の上に半田ボールなどの突起電極１２が設けられ、配線基板に半導体装置を搭載する工程が極めて簡易かつ迅速に行なうことができる構造となっているが、その際にも、弾性体層８により、大きな熱容量を有する半田ボールから発生する熱応力を吸収できる。
【００４１】
次に本実施形態の半導体装置の製造方法について説明する。図３，図４は本実施形態の半導体装置の製造方法を示す主要工程ごとの断面図である。
【００４２】
まず図３（ａ）に示すように、一主面上の周辺部に複数の電極パッド６が形成され、半導体集積回路素子が形成された半導体チップ７を用意する。なお、チップ単位ではなく、半導体チップがその面内に複数個形成された半導体ウェハを用意し、ウェハレベルで製造してもよく、より量産レベルでの製造が可能になる。
【００４３】
次に図３（ｂ）に示すように、用意した半導体チップ７、または半導体ウェハ内の各半導体チップの主面上であって、周辺の複数の電極パッド６を除く主面領域を覆うように低弾性材料により弾性体層８を形成する。
【００４４】
具体的には、まず半導体チップ７の主面にそれぞれ形成された電極パッド６とパッシベーション膜（図示せず）との上に、感光性を有する絶縁性の低弾性材料を１００［μｍ］程度の厚みで塗布して乾燥することにより弾性体層膜を形成する。そして乾燥された弾性体層膜に対して露光と現像とを順次行って、半導体チップ７の電極パッド６の部分を開口させた弾性体層８を形成する。この場合において、例えば露光で平行光ではなく散乱光を使用して、開口部における弾性体層８の断面形状を、半導体チップ７の主面に対して垂直ではなく鋭角部分のない斜辺状にして形成する。本実施形態では、弾性体層８の開口の端部を傾斜させて半導体チップ７の表面になめらかにつながるように形成することにより、配線層９を形成しやすく、また断線しにくい構造を構成することができる。
【００４５】
なお、半導体装置を基板実装した際の熱応力を軽減するためには弾性体層８の厚みは、塗布以降の工程に支障のない範囲で厚い方が良く、例えば５００［μｍ］程度でも良いし１［ｍｍ］程度でも良い。また、感光性を有する低弾性材料としては、例えばエステル結合型ポリイミドやアクリレート系エポキシ等のポリマーでよく、低弾性率を有し、絶縁性であればよい。また、感光性を有する低弾性材料は液状材料を乾燥させて形成する必要はなくフィルム状に予め形成された材料を用いても構わない。その場合には、フィルム状の低弾性材料を半導体チップ７上に貼り合わせ、露光、現像することで低弾性材料に開口部を形成することができ、半導体チップ７上の電極パッド６を露出させることができる。さらに、弾性体層８を構成する絶縁性の低弾性材料が感光性を有する必要はない。感光性を有しない材料を用いる場合には、レーザーやプラズマによる機械的な加工もしくはエッチングなどの化学的加工により、半導体チップ７上の電極パッド６を露出させることができる。
【００４６】
次に図３（ｃ）に示すように、半導体チップ７の主面上において、一端を電極パッド６と接続させ、他端を形成した弾性体層８上に延在させ、２次元配置でコンタクトパッド１０を構成する配線層９を形成する。
【００４７】
具体的には、まず半導体チップ７の主面において、真空蒸着法、スパッタリング法、ＣＶＤ法又は無電解めっき法によって例えば厚みが０．２［μｍ］程度のチタン（Ｔｉ）膜とその上に形成された厚みが０．５［μｍ］程度の銅（Ｃｕ）膜からなる薄膜金属層を形成する。そして形成した薄膜金属層上にネガ型感光性レジストを塗布し、仕上げ製品の所望のパターン部以外を硬化し、反応部を除去することでメッキレジスト膜を形成する。ここではメッキレジスト膜を形成する際にネガ型感光性レジストを用いたが、ポジ型感光性レジストを用いてもよいことは言うまでもない。そして電解めっき法により、メッキレジスト膜が形成された箇所以外の薄膜金属層の上に、例えばＣｕ膜からなる厚膜金属層を例えば２０［μｍ］程度の厚みで選択的に形成する。そして厚膜金属層の形成後、メッキレジスト膜を溶融除去する。そして薄膜金属層と厚膜金属層とを溶融することのできるエッチング液、例えばＣｕ膜に対しては塩化第二銅溶液で、Ｔｉ膜に対してはＥＤＴＡ溶液で全面エッチングすると、厚膜金属層よりも層厚が薄い薄膜金属層が先行して除去される。この工程によって、半導体チップ７の主面において、電極パッド６と配線層９とコンタクトパッド１０とからなる所定の金属配線パターンを形成することができる。
【００４８】
なお、薄膜金属層や厚膜金属層を構成する材料としてＣｕを使用したが、これに代えてＣｒ、Ｗ、Ｔｉ／Ｃｕ、Ｎｉ等を使用してもよい。また、薄膜金属層と厚膜金属層とをそれぞれ異なる金属材料により構成しておき、最終的なエッチング工程では薄膜金属層のみを選択的にエッチングするエッチャントを用いてもよい。
【００４９】
次に図３（ｄ）に示すように、半導体チップ７の主面上であって、形成したコンタクトパッド１０を除いて少なくとも配線層９、電極パッド６を絶縁性樹脂で被覆して絶縁性樹脂層１１を形成する。
【００５０】
具体的には、弾性体層８の上に感光性ソルダーレジスト（絶縁性樹脂）を塗布した後に、フォトリソグラフィー技術を使用して、コンタクトパッド１０の部分のみが露出するようにしてソルダーレジスト膜（絶縁性樹脂層１１）を形成する。このソルダーレジスト膜によって、コンタクトパッド１０以外の部分である電極パッド６と配線層９とが、実装時の溶融した半田から保護される。
【００５１】
次に図４（ａ）に示すように、半導体チップ７上のコンタクトパッド１０上に導電性材料により突起電極１２を形成する。
【００５２】
具体的には、半田、半田めっきされた銅、ニッケル等からなる金属ボールをコンタクトパッド１０の上に載置して、金属ボールとコンタクトパッド１０とを溶融接合して突起電極１２を形成する。
【００５３】
そして図４（ｂ）に示すように、半導体チップ７の主面上であって、コンタクトパッド１０上の突起電極１２の頂部を露出させてアンダーフィル材層１３を形成する。本実施形態では、アンダーフィル材層１３の上面は突起電極１２の頂部と実質的同一面にしているが、突起電極１２の頂部をアンダーフィル材層１３の上面から１［μｍ］〜２００［μｍ］の範囲、好ましくは５０［μｍ］で突出させるようにしてもよい。突起電極１２の頂部をアンダーフィル材層１３面より突出させることにより、基板実装時には、押圧により配線基板の配線電極に突起電極を食い込ませ、かつアンダーフィル材層を配線基板側に密着させることができるので、両者の間隙の気密封止ができるものである。
【００５４】
さらにアンダーフィル材層１３において、半導体チップ７の周辺部であって、コンタクトパッド１０のうちの最外周のコンタクトパッドより外方部分のアンダーフィル材層１３の上面は突起電極１２の頂部よりも上方になるように膜厚を調整することにより、基板実装した際、配線基板と半導体装置との間隙の気密封止とともに、アンダーフィル材によるフィレット部を形成でき、実装信頼性を高めることができる。
【００５５】
具体的には、半導体チップ７上の絶縁性樹脂層１１上にアンダーフィル材料を塗布した後に、フォトリソグラフィー技術やエッチング技術を使用して、コンタクトパッド１０の頂部が露出するようにしてアンダーフィル材層１３を形成する。ここではアンダーフィル材層の材料として、エポキシ樹脂を用いる。
【００５６】
以上のような工程により、基板実装に適したチップ状で高密度タイプの半導体装置を実現できる。
【００５７】
なお、前述の通り、本実施形態では半導体チップでの製造過程を説明したが、主面上に電極パッドが形成された半導体チップを用意する工程は、その面内に半導体チップが複数個形成された半導体ウェハとして用意し、半導体ウェハ単位で製造してもよい。これにより、半導体チップに分割される前の半導体ウェハのままで、多数の半導体チップ領域における弾性体層や配線層などが形成されるので、製造コストを大幅に低減することができる。
【００５８】
次に本実施形態の半導体装置の実装方法について説明する。図５は本実施形態の半導体装置の実装方法を示す主要工程ごとの断面図である。
【００５９】
まず図５（ａ）に示すように、主面上に複数の電極パッド６を有した半導体チップ７と、電極パッド６を除く半導体チップ７の主面上に形成された弾性体層８と、半導体チップ７の主面内であって、弾性体層８上に各電極パッド６と接続した配線層９により再配線配置で２次元配置された複数のコンタクトパッド１０と、複数のコンタクトパッド１０を除く半導体チップ７の主面上に形成された絶縁性樹脂層１１と、コンタクトパッド１０上に各々設けられた突起電極１２と、突起電極１２の頂部を露出させ、絶縁性樹脂層１１上に設けられたアンダーフィル材層１３とよりなる半導体装置の主面側と、配線電極１４を有した配線基板１５の配線電極面側とを対向させ、電極どうしを位置合わせする。
【００６０】
次に図５（ｂ）に示すように、半導体装置の突起電極１２と配線基板１５の配線電極１４とを当接させる。
【００６１】
さらに、アンダーフィル材層１３から露出した突起電極１２の頂部を配線基板１５の配線電極１４に押圧して食い込ませて当接させることで、より信頼性の高い接続を得ることができる。
【００６２】
そして図５（ｃ）に示すように、半導体装置のアンダーフィル材層１３を加熱により軟化溶融させ、半導体装置の主面と配線基板１５の主面との間隙をアンダーフィル材層１３で充填封止して基板実装を完了する。加熱条件としては、１５０［℃］で加熱することによりアンダーフィル材層１３を軟化溶融させ、間隙にボイドなく充填できる。
【００６３】
本実施形態の半導体装置の実装方法により、アンダーフィル材層１３を有した半導体装置を配線基板１５の配線電極１４と当接させ、アンダーフィル材層１３を加熱処理するだけで、電極どうしの電気的な接続と封止を行うことができ、高効率で信頼性の高い基板実装を実現することができる。
【００６４】
次に他の実施形態の半導体装置の実装方法について説明する。図６は他の実施形態にかかる半導体装置の実装方法を示す主要工程ごとの断面図である。なお、本実施形態で実装する半導体装置としては前記の図１で示した構造の半導体装置を例として説明する。
【００６５】
まず図６（ａ）に示すように、配線電極１４を有した配線基板１５の電極形成面上にアンダーフィルシート１６を貼付する。ここで貼付するアンダーフィルシート１６の厚みと面積は実装する半導体装置の面積と突起電極の高さに応じて設定する。
【００６６】
次に図６（ｂ）に示すように、主面上に複数の電極パッド６を有した半導体チップ７と、電極パッド６を除く半導体チップ７の主面上に形成された弾性体層８と、半導体チップ７の主面内であって、弾性体層８上に各電極パッド６と接続した配線層９により再配線配置で２次元配置された複数のコンタクトパッド１０と、複数のコンタクトパッド１０を除く半導体チップ７の主面上に形成された絶縁性樹脂層１１と、コンタクトパッド１０上に各々設けられた突起電極１２とよりなる半導体装置の主面側と、アンダーフィルシート１６が貼付された配線基板１５の配線電極１４面側とを対向させ、電極どうしを位置合わせする。
【００６７】
そして図６（ｃ）に示すように、半導体装置をその背面から押圧し、突起電極１２と配線基板１５の配線電極１４とを接続するとともに、両者の間隙にアンダーフィルシート１６を挟み込んで実装する。この場合、突起電極１２によりアンダーフィルシート１６を突き破って配線基板１５上の配線電極１４と接続させるものである。
【００６８】
以上のように、基板実装する半導体装置として、接続すべき突起電極１２と半導体チップの半導体集積回路素子領域との間には弾性体層が介在しているため、実装時の押圧力によって素子が破壊することを防止し、効率よく実装できるものである。
【００６９】
以上の通り、本実施形態の半導体装置は、弾性体層上に配線層と接続したコンタクトパッドが形成されているので、マザー・ボードなどの配線基板への実装後に、配線基板と半導体装置との熱膨張率差によって接続部に加わる応力が弾性体層の弾性によって吸収される。すなわち、応力の緩和機能の高い半導体装置を実現することができる。さらに半導体装置として基板実装時に要するアンダーフィル材を有しているので、より効率的で信頼性の高い基板実装を実現できる半導体装置である。特に半導体装置の周辺部には厚みの厚いアンダーフィル材層を配置しているので、基板実装時のフィレット部を効率よく形成でき、信頼性の高い基板実装を実現できる。
【００７０】
また、本実施形態の半導体装置の製造方法は、基板実装に適したチップ状で高密度タイプの半導体装置を実現できる。
【００７１】
そしてアンダーフィル材層を有した半導体装置を配線基板の配線電極と当接させ、アンダーフィル材を加熱処理することにより、高効率で信頼性の高い基板実装を実現することができる。
【００７２】
【発明の効果】
本発明の半導体装置は、半導体ウェハ状で形成可能な構造を有し、小型で薄型の半導体装置であり、また従来のようにリードによる電極の接続ではなく、金属配線層により電極と接続するものであるため、微細加工に適し、多ピン化に対応できる半導体装置である。さらに弾性体層を下地として、その上に外部電極と一体化された配線層が形成されているため、配線層の断線を防止し、また外部電極の熱応力を緩衝でき、基板実装時の接合の信頼性を向上することができる。そして何よりも基板実装時に要するアンダーフィル材を有しているので、より効率的で信頼性の高い基板実装を実現できる半導体装置である。特に半導体装置の周辺部には厚みの厚いアンダーフィル材層を配置しているので、基板実装時のフィレット部を効率よく確実に形成でき、信頼性の高い基板実装を実現できる。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体装置を示す図
【図２】本発明の一実施形態の半導体装置を示す断面図
【図３】本発明の一実施形態の半導体装置の製造方法を示す断面図
【図４】本発明の一実施形態の半導体装置の製造方法を示す断面図
【図５】本発明の一実施形態の半導体装置の実装方法を示す断面図
【図６】本発明の一実施形態の半導体装置の実装方法を示す断面図
【図７】従来の半導体装置を示す断面図
【図８】従来の半導体装置の実装方法を示す断面図
【図９】従来の半導体装置の実装方法を示す断面図
【符号の説明】
１ 半導体チップ
２ 突起電極
３ 配線基板
４ 配線電極
５ アンダーフィル材
６ 電極パッド
７ 半導体チップ
８ 弾性体層
９ 配線層
１０ コンタクトパッド
１１ 絶縁性樹脂層
１２ 突起電極
１３ アンダーフィル材層
１４ 配線電極
１５ 配線基板
１６ アンダーフィルシート
【発明の属する技術分野】
本発明は、配線基板への実装効率を高め、高密度実装を可能にし、信頼性の高い基板実装を実現できるチップ状の半導体装置に関するものであり、特に半導体チップ上で外部端子用の電極パッドが再配線され、外部端子が２次元エリア配置された半導体装置に関するものである。
【０００２】
【従来の技術】
近年、携帯機器の軽量小型化、高密度化にともない、リード端子を外部端子として有した半導体パッケージの高密度実装化が進む中、より高密度実装を図るため、チップ状の半導体装置を電子機器の配線基板等に実装する技術が開発されている。
【０００３】
以下、従来の配線基板への基板実装における半導体装置と、その半導体装置の実装方法について図面を参照しながら説明する。
【０００４】
図７は従来の半導体装置を示す断面図である。
【０００５】
図７に示す従来の半導体装置は、ベアチップ実装に用いられるチップ状の半導体装置であり、その上面内に半導体集積回路が形成された半導体チップ１上の電極パッド（図示せず）上に突起電極２が形成されたものである。そして突起電極２は半導体チップ１の周辺部に形成され、外部との電気的接続のための外部端子を構成するものである。また突起電極２はバンプ、半田ボールなどの導電性金属突起よりなるものである。また図示していないが、半導体チップ１上面の電極パッドを除く表面内には絶縁層が形成されているものである。
【０００６】
次に従来の半導体装置の実装方法について図８を参照しながら説明する。
【０００７】
図７に示したような半導体装置を配線基板上に実装する場合、まず図８（ａ）に示すように、電子機器に組み込むプリント基板等の配線基板３の接続用の配線電極４と半導体装置の半導体チップ１の主面側の突起電極２とを位置合わせする。
【０００８】
そして図８（ｂ）に示すように、配線基板３の配線電極４と半導体装置の突起電極２とを接続する。この際、突起電極２が半田ボールの場合、半田ボールを溶融させた状態で配線基板３の配線電極４と接合する。
【０００９】
そして図８（ｃ）に示すように、配線基板３に半導体装置をその突起電極２が接続された状態に対して、半導体装置の半導体チップ１と配線基板３との間隙に絶縁性樹脂等のアンダーフィル材５を充填封止し、アンダーフィル材５を硬化させて基板実装を完了する。
【００１０】
また別の実装方法として、図９に示すように、配線基板上に予めアンダーフィル材を供給しておき、そのアンダーフィル材を挟み込むように半導体装置を押圧して接続する実装方法もあった。
【００１１】
図９（ａ）に示すように、まず、電子機器に組み込むプリント基板等の配線基板３の配線電極４上に所望の厚みと面積で形成された絶縁性樹脂シートよりなるアンダーフィル材５を貼付する。
【００１２】
そして図９（ｂ）に示すように、配線基板３の配線電極４と半導体装置の突起電極２とを位置合わせし、配線基板３上に供給した絶縁性樹脂シートよりなるアンダーフィル材５を挟み込むように半導体装置をフェースダウンで加熱加圧条件下で押圧し、突起電極２でアンダーフィル材５を突き破り、半導体チップ１の突起電極２を配線電極４と接続させる。
【００１３】
そして図９（ｃ）に示すように、シート状のアンダーフィル材５を硬化させることにより基板実装を完了する。
【００１４】
以上のように従来においては、配線基板の配線電極とベアチップ実装に用いるチップ状の半導体装置とを突起電極を介して接続し、両者の間隙にアンダーフィル材を形成して実装するものであり、アンダーフィル材は両者の接続後または、接続前に予め供給して形成するものであった。
【００１５】
【発明が解決しようとする課題】
しかしながら、前記従来の半導体装置においては、半導体装置の構造として、突起電極が半導体チップの周辺に配置された電極パッド上に設けられたものであり、その電極パッド自体は半導体チップの半導体集積回路素子の領域から外れた周辺領域に形成されているため、電極パッドのチップ面内での２次元エリア配置はできず、半導体装置としての高密度化には限界があった。
【００１６】
そのため最近では、半導体チップの電極パッドを配線で引き回し（再配線）、半導体チップの主面上（半導体集積回路素子上）に２次元エリアで電極パッドと接続したコンタクトパッドを形成したタイプの半導体装置が開発されているが、そのような半導体集積回路素子領域上に電極パッドと接続したコンタクトパッドが形成された半導体装置と配線基板とを接続するには、種々の制約があった。
【００１７】
例えば、配線基板上にシート状またはフィルム状のアンダーフィル材を供給し、そのアンダーフィル材を挟んで半導体装置のコンタクトパッド上に形成した突起電極を押圧して基板実装する場合、加圧力が半導体装置に印加されてしまう。そのためその加圧力により半導体装置のコンタクトパッド下の半導体集積回路素子領域へのダメージが発生するという問題があり、基板実装時の制約を受けていた。また配線基板の配線電極とコンタクトパッドとを接続した後に両者の間隙にアンダーフイル材を充填封止する場合においては、アンダーフィル材内でのボイド発生、また実装後のリペア性に乏しいという制約があった。
【００１８】
また従来の半導体装置の実装方法では、配線基板に対して、１個１個の半導体装置単位で基板実装する必要があるため、基板実装の実装効率上の問題があった。さらに基板実装の際に使用する高精度な実装設備の新規導入による実装コストの増大も問題となっていた。
【００１９】
本発明は前記従来の課題を解決するものであり、高集積の半導体チップを有した高密度実装型の半導体装置であって、配線基板への実装効率を高め、高密度実装を可能にし、信頼性の高い基板実装を実現できる半導体装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
前記従来の課題を解決するために本発明の半導体装置は、その主面上に複数の電極パッドを有した半導体チップと、前記複数の電極パッドを除く半導体チップの主面上に形成された弾性体層と、前記半導体チップの主面内であって、前記弾性体層上に前記複数の電極パッドと接続した配線層により再配線接続で配置された複数のコンタクトパッドと、前記複数のコンタクトパッドを除く半導体チップの主面上に形成された絶縁性樹脂層と、前記コンタクトパッド上に各々設けられた突起電極と、前記突起電極の頂部を露出させ、前記絶縁性樹脂層に設けられたアンダーフィル材層とよりなる半導体装置であって、前記半導体チップの周辺部のみのアンダーフィル材層の上面は突起電極の頂部よりも上方にある半導体装置である。
【００２１】
また具体的には、突起電極は半田ボールである半導体装置である。
【００２２】
また、アンダーフィル材層はエポキシ樹脂層である半導体装置である。
【００２３】
さらに、弾性体層の端部は、断面形状において斜辺を構成している半導体装置である。
【００２４】
前記構成の通り、弾性体層上に配線層と接続したコンタクトパッドが形成されているので、マザー・ボードなどの配線基板への実装後に、配線基板と半導体装置との熱膨張率差によって接続部に加わる応力が弾性体層の弾性によって吸収される。すなわち、応力の緩和機能の高い半導体装置を実現することができる。また、配線層の一部に大きな集中応力の印加が回避されるので、配線層の断線等を防止することができ、半導体装置の信頼性が向上する。さらに半導体装置として基板実装時に要するアンダーフィル材を有しているので、より効率的で信頼性の高い基板実装を実現できる半導体装置である。特に半導体装置の周辺部には厚みの厚いアンダーフィル材層を配置しているので、基板実装時のフィレット部を効率よく形成でき、信頼性の高い基板実装を実現できる。
【００２５】
【発明の実施の形態】
以下、本発明の半導体装置およびその製造方法ならびに半導体装置の実装方法の一実施形態について、図面を参照しながら説明する。
【００２６】
まず本実施形態の半導体装置について説明する。
【００２７】
図１は本実施形態の半導体装置の前提構造を示すチップ状の電極再配線型の半導体装置を示す図である。図１において、図１（ａ）は斜視図であり、図１（ｂ）は図１（ａ）でのＡ−Ａ１箇所の断面図である。なお、図１（ａ）では視覚便宜上、一部の構成に斜線を付している。
【００２８】
図１に示すように、本実施形態の半導体装置の前提構造としては、一主面上の周辺領域に内部の半導体集積回路素子と接続した複数の電極パッド６を有した半導体チップ７と、各電極パッド６を除く半導体チップ７の主面領域上に形成された低弾性樹脂よりなる弾性体層８と、半導体チップ７の主面内であって、形成された弾性体層８上に各電極パッド６と接続した金属導体よりなる配線層９により再配線接続で２次元配置された複数のコンタクトパッド１０と、それらコンタクトパッド１０を除く半導体チップ７の主面上に形成され、電極パッド６、配線層９を保護したソルダーレジストなどの絶縁性樹脂層１１と、コンタクトパッド１０上に各々設けられた半田ボールなどの突起電極１２より構成されている。
【００２９】
そして本実施形態の半導体装置は図２（ａ）の断面図に示すように、図１に示した構造において、コンタクトパッド１０上の突起電極１２の頂部を露出させ、絶縁性樹脂層１１上に設けられたアンダーフィル材層１３を有した構造である。
【００３０】
本実施形態において、アンダーフィル材層１３の上面は突起電極１２の頂部と実質的同一面にあるものであるが、基板実装の際の実装方法如何によっては、突起電極１２の頂部はアンダーフィル材層１３の上面から１［μｍ］〜２００［μｍ］、好ましくは５０［μｍ］で突出して露出した構造としてもよい。
【００３１】
さらに図２（ｂ）に示すように、半導体チップ７の周辺部であって、コンタクトパッド１０のうちの最外周のコンタクトパッドより外方部分のアンダーフィル材層１３の上面は突起電極１２の頂部よりも上方になるように膜厚を厚く調整することにより、基板実装した際、配線基板と半導体装置との間隙の気密封止とともに、アンダーフィル材によるフィレット部を形成でき、実装信頼性を高めることができる。
【００３２】
また本実施形態では、突起電極１２は半田ボールとしているが、金属材料によるバンプ状の突起電極でもよい。
【００３３】
また、弾性体層８は弾性率（ヤング率）として１０〜２０００［ｋｇ／ｍｍ2］の範囲にあることが好ましく、さらに１０〜１０００［ｋｇ／ｍｍ2］ の範囲にあることがより好ましい。また、弾性体層８の線膨張率は５〜２００［ｐｐｍ／℃］の範囲にあることが好ましく、さらに１０〜１００［ｐｐｍ／℃］の範囲にあることがより好ましい。例えばエステル結合型ポリイミドやアクリレート系エポキシ等のポリマーでよく、低弾性率を有し、絶縁性であればよい。またその厚みとしては、１〜１００［μｍ］であり、好ましくは３０［μｍ］である。
【００３４】
そして、弾性体層８の端部は、図１，図２に示すように、断面形状において斜辺を構成しているものであり、これにより電極パッド６の引き回しで使用する配線層９の形成精度と、断線防止などの信頼性を高めることができる。
【００３５】
また、アンダーフィル材層１３はエポキシ樹脂により形成されているものであり、基板実装した際に気密封止が可能で絶縁性の材料であればよい。
【００３６】
さらに本実施形態の半導体装置において、弾性体層８としては弾性を有する樹脂の他、基板実装の際の実装方法如何によっては、５［μｍ］厚以上のポリイミドなどの絶縁層でもよい。
【００３７】
本実施形態の半導体装置によると、半導体装置として基板実装時に要するアンダーフィル材層１３を有しているので、より効率的で信頼性の高い基板実装を実現できる半導体装置である。
【００３８】
また、下地となる弾性体層８の上に配線層９を設けているので、半導体装置をプリント基板等の配線基板上に実装する際などにおいて、半導体装置の加熱・冷却に伴い配線層９に熱応力などの応力が印加されても、配線層９に加わる応力が緩和される。よって、基板実装時などにおける配線層９の断線を防止することができ、信頼性の高い配線構造を実現することができる。
【００３９】
そして、半導体装置の主面上に二次元的に外部端子となるコンタクトパッド１０が配置されているので、狭い面積に多数の外部端子を設けることが可能となるとともに、パターン形成可能な配線層９により電極パッド６とコンタクトパッド１０と接続することができる構造である。したがって、小型で薄型の半導体装置であり、かつ多ピン化に対応できる半導体装置である。しかも微細加工に適し、多ピン化に対応できる半導体装置である。
【００４０】
さらに、配線層９につながるコンタクトパッド１０の上に半田ボールなどの突起電極１２が設けられ、配線基板に半導体装置を搭載する工程が極めて簡易かつ迅速に行なうことができる構造となっているが、その際にも、弾性体層８により、大きな熱容量を有する半田ボールから発生する熱応力を吸収できる。
【００４１】
次に本実施形態の半導体装置の製造方法について説明する。図３，図４は本実施形態の半導体装置の製造方法を示す主要工程ごとの断面図である。
【００４２】
まず図３（ａ）に示すように、一主面上の周辺部に複数の電極パッド６が形成され、半導体集積回路素子が形成された半導体チップ７を用意する。なお、チップ単位ではなく、半導体チップがその面内に複数個形成された半導体ウェハを用意し、ウェハレベルで製造してもよく、より量産レベルでの製造が可能になる。
【００４３】
次に図３（ｂ）に示すように、用意した半導体チップ７、または半導体ウェハ内の各半導体チップの主面上であって、周辺の複数の電極パッド６を除く主面領域を覆うように低弾性材料により弾性体層８を形成する。
【００４４】
具体的には、まず半導体チップ７の主面にそれぞれ形成された電極パッド６とパッシベーション膜（図示せず）との上に、感光性を有する絶縁性の低弾性材料を１００［μｍ］程度の厚みで塗布して乾燥することにより弾性体層膜を形成する。そして乾燥された弾性体層膜に対して露光と現像とを順次行って、半導体チップ７の電極パッド６の部分を開口させた弾性体層８を形成する。この場合において、例えば露光で平行光ではなく散乱光を使用して、開口部における弾性体層８の断面形状を、半導体チップ７の主面に対して垂直ではなく鋭角部分のない斜辺状にして形成する。本実施形態では、弾性体層８の開口の端部を傾斜させて半導体チップ７の表面になめらかにつながるように形成することにより、配線層９を形成しやすく、また断線しにくい構造を構成することができる。
【００４５】
なお、半導体装置を基板実装した際の熱応力を軽減するためには弾性体層８の厚みは、塗布以降の工程に支障のない範囲で厚い方が良く、例えば５００［μｍ］程度でも良いし１［ｍｍ］程度でも良い。また、感光性を有する低弾性材料としては、例えばエステル結合型ポリイミドやアクリレート系エポキシ等のポリマーでよく、低弾性率を有し、絶縁性であればよい。また、感光性を有する低弾性材料は液状材料を乾燥させて形成する必要はなくフィルム状に予め形成された材料を用いても構わない。その場合には、フィルム状の低弾性材料を半導体チップ７上に貼り合わせ、露光、現像することで低弾性材料に開口部を形成することができ、半導体チップ７上の電極パッド６を露出させることができる。さらに、弾性体層８を構成する絶縁性の低弾性材料が感光性を有する必要はない。感光性を有しない材料を用いる場合には、レーザーやプラズマによる機械的な加工もしくはエッチングなどの化学的加工により、半導体チップ７上の電極パッド６を露出させることができる。
【００４６】
次に図３（ｃ）に示すように、半導体チップ７の主面上において、一端を電極パッド６と接続させ、他端を形成した弾性体層８上に延在させ、２次元配置でコンタクトパッド１０を構成する配線層９を形成する。
【００４７】
具体的には、まず半導体チップ７の主面において、真空蒸着法、スパッタリング法、ＣＶＤ法又は無電解めっき法によって例えば厚みが０．２［μｍ］程度のチタン（Ｔｉ）膜とその上に形成された厚みが０．５［μｍ］程度の銅（Ｃｕ）膜からなる薄膜金属層を形成する。そして形成した薄膜金属層上にネガ型感光性レジストを塗布し、仕上げ製品の所望のパターン部以外を硬化し、反応部を除去することでメッキレジスト膜を形成する。ここではメッキレジスト膜を形成する際にネガ型感光性レジストを用いたが、ポジ型感光性レジストを用いてもよいことは言うまでもない。そして電解めっき法により、メッキレジスト膜が形成された箇所以外の薄膜金属層の上に、例えばＣｕ膜からなる厚膜金属層を例えば２０［μｍ］程度の厚みで選択的に形成する。そして厚膜金属層の形成後、メッキレジスト膜を溶融除去する。そして薄膜金属層と厚膜金属層とを溶融することのできるエッチング液、例えばＣｕ膜に対しては塩化第二銅溶液で、Ｔｉ膜に対してはＥＤＴＡ溶液で全面エッチングすると、厚膜金属層よりも層厚が薄い薄膜金属層が先行して除去される。この工程によって、半導体チップ７の主面において、電極パッド６と配線層９とコンタクトパッド１０とからなる所定の金属配線パターンを形成することができる。
【００４８】
なお、薄膜金属層や厚膜金属層を構成する材料としてＣｕを使用したが、これに代えてＣｒ、Ｗ、Ｔｉ／Ｃｕ、Ｎｉ等を使用してもよい。また、薄膜金属層と厚膜金属層とをそれぞれ異なる金属材料により構成しておき、最終的なエッチング工程では薄膜金属層のみを選択的にエッチングするエッチャントを用いてもよい。
【００４９】
次に図３（ｄ）に示すように、半導体チップ７の主面上であって、形成したコンタクトパッド１０を除いて少なくとも配線層９、電極パッド６を絶縁性樹脂で被覆して絶縁性樹脂層１１を形成する。
【００５０】
具体的には、弾性体層８の上に感光性ソルダーレジスト（絶縁性樹脂）を塗布した後に、フォトリソグラフィー技術を使用して、コンタクトパッド１０の部分のみが露出するようにしてソルダーレジスト膜（絶縁性樹脂層１１）を形成する。このソルダーレジスト膜によって、コンタクトパッド１０以外の部分である電極パッド６と配線層９とが、実装時の溶融した半田から保護される。
【００５１】
次に図４（ａ）に示すように、半導体チップ７上のコンタクトパッド１０上に導電性材料により突起電極１２を形成する。
【００５２】
具体的には、半田、半田めっきされた銅、ニッケル等からなる金属ボールをコンタクトパッド１０の上に載置して、金属ボールとコンタクトパッド１０とを溶融接合して突起電極１２を形成する。
【００５３】
そして図４（ｂ）に示すように、半導体チップ７の主面上であって、コンタクトパッド１０上の突起電極１２の頂部を露出させてアンダーフィル材層１３を形成する。本実施形態では、アンダーフィル材層１３の上面は突起電極１２の頂部と実質的同一面にしているが、突起電極１２の頂部をアンダーフィル材層１３の上面から１［μｍ］〜２００［μｍ］の範囲、好ましくは５０［μｍ］で突出させるようにしてもよい。突起電極１２の頂部をアンダーフィル材層１３面より突出させることにより、基板実装時には、押圧により配線基板の配線電極に突起電極を食い込ませ、かつアンダーフィル材層を配線基板側に密着させることができるので、両者の間隙の気密封止ができるものである。
【００５４】
さらにアンダーフィル材層１３において、半導体チップ７の周辺部であって、コンタクトパッド１０のうちの最外周のコンタクトパッドより外方部分のアンダーフィル材層１３の上面は突起電極１２の頂部よりも上方になるように膜厚を調整することにより、基板実装した際、配線基板と半導体装置との間隙の気密封止とともに、アンダーフィル材によるフィレット部を形成でき、実装信頼性を高めることができる。
【００５５】
具体的には、半導体チップ７上の絶縁性樹脂層１１上にアンダーフィル材料を塗布した後に、フォトリソグラフィー技術やエッチング技術を使用して、コンタクトパッド１０の頂部が露出するようにしてアンダーフィル材層１３を形成する。ここではアンダーフィル材層の材料として、エポキシ樹脂を用いる。
【００５６】
以上のような工程により、基板実装に適したチップ状で高密度タイプの半導体装置を実現できる。
【００５７】
なお、前述の通り、本実施形態では半導体チップでの製造過程を説明したが、主面上に電極パッドが形成された半導体チップを用意する工程は、その面内に半導体チップが複数個形成された半導体ウェハとして用意し、半導体ウェハ単位で製造してもよい。これにより、半導体チップに分割される前の半導体ウェハのままで、多数の半導体チップ領域における弾性体層や配線層などが形成されるので、製造コストを大幅に低減することができる。
【００５８】
次に本実施形態の半導体装置の実装方法について説明する。図５は本実施形態の半導体装置の実装方法を示す主要工程ごとの断面図である。
【００５９】
まず図５（ａ）に示すように、主面上に複数の電極パッド６を有した半導体チップ７と、電極パッド６を除く半導体チップ７の主面上に形成された弾性体層８と、半導体チップ７の主面内であって、弾性体層８上に各電極パッド６と接続した配線層９により再配線配置で２次元配置された複数のコンタクトパッド１０と、複数のコンタクトパッド１０を除く半導体チップ７の主面上に形成された絶縁性樹脂層１１と、コンタクトパッド１０上に各々設けられた突起電極１２と、突起電極１２の頂部を露出させ、絶縁性樹脂層１１上に設けられたアンダーフィル材層１３とよりなる半導体装置の主面側と、配線電極１４を有した配線基板１５の配線電極面側とを対向させ、電極どうしを位置合わせする。
【００６０】
次に図５（ｂ）に示すように、半導体装置の突起電極１２と配線基板１５の配線電極１４とを当接させる。
【００６１】
さらに、アンダーフィル材層１３から露出した突起電極１２の頂部を配線基板１５の配線電極１４に押圧して食い込ませて当接させることで、より信頼性の高い接続を得ることができる。
【００６２】
そして図５（ｃ）に示すように、半導体装置のアンダーフィル材層１３を加熱により軟化溶融させ、半導体装置の主面と配線基板１５の主面との間隙をアンダーフィル材層１３で充填封止して基板実装を完了する。加熱条件としては、１５０［℃］で加熱することによりアンダーフィル材層１３を軟化溶融させ、間隙にボイドなく充填できる。
【００６３】
本実施形態の半導体装置の実装方法により、アンダーフィル材層１３を有した半導体装置を配線基板１５の配線電極１４と当接させ、アンダーフィル材層１３を加熱処理するだけで、電極どうしの電気的な接続と封止を行うことができ、高効率で信頼性の高い基板実装を実現することができる。
【００６４】
次に他の実施形態の半導体装置の実装方法について説明する。図６は他の実施形態にかかる半導体装置の実装方法を示す主要工程ごとの断面図である。なお、本実施形態で実装する半導体装置としては前記の図１で示した構造の半導体装置を例として説明する。
【００６５】
まず図６（ａ）に示すように、配線電極１４を有した配線基板１５の電極形成面上にアンダーフィルシート１６を貼付する。ここで貼付するアンダーフィルシート１６の厚みと面積は実装する半導体装置の面積と突起電極の高さに応じて設定する。
【００６６】
次に図６（ｂ）に示すように、主面上に複数の電極パッド６を有した半導体チップ７と、電極パッド６を除く半導体チップ７の主面上に形成された弾性体層８と、半導体チップ７の主面内であって、弾性体層８上に各電極パッド６と接続した配線層９により再配線配置で２次元配置された複数のコンタクトパッド１０と、複数のコンタクトパッド１０を除く半導体チップ７の主面上に形成された絶縁性樹脂層１１と、コンタクトパッド１０上に各々設けられた突起電極１２とよりなる半導体装置の主面側と、アンダーフィルシート１６が貼付された配線基板１５の配線電極１４面側とを対向させ、電極どうしを位置合わせする。
【００６７】
そして図６（ｃ）に示すように、半導体装置をその背面から押圧し、突起電極１２と配線基板１５の配線電極１４とを接続するとともに、両者の間隙にアンダーフィルシート１６を挟み込んで実装する。この場合、突起電極１２によりアンダーフィルシート１６を突き破って配線基板１５上の配線電極１４と接続させるものである。
【００６８】
以上のように、基板実装する半導体装置として、接続すべき突起電極１２と半導体チップの半導体集積回路素子領域との間には弾性体層が介在しているため、実装時の押圧力によって素子が破壊することを防止し、効率よく実装できるものである。
【００６９】
以上の通り、本実施形態の半導体装置は、弾性体層上に配線層と接続したコンタクトパッドが形成されているので、マザー・ボードなどの配線基板への実装後に、配線基板と半導体装置との熱膨張率差によって接続部に加わる応力が弾性体層の弾性によって吸収される。すなわち、応力の緩和機能の高い半導体装置を実現することができる。さらに半導体装置として基板実装時に要するアンダーフィル材を有しているので、より効率的で信頼性の高い基板実装を実現できる半導体装置である。特に半導体装置の周辺部には厚みの厚いアンダーフィル材層を配置しているので、基板実装時のフィレット部を効率よく形成でき、信頼性の高い基板実装を実現できる。
【００７０】
また、本実施形態の半導体装置の製造方法は、基板実装に適したチップ状で高密度タイプの半導体装置を実現できる。
【００７１】
そしてアンダーフィル材層を有した半導体装置を配線基板の配線電極と当接させ、アンダーフィル材を加熱処理することにより、高効率で信頼性の高い基板実装を実現することができる。
【００７２】
【発明の効果】
本発明の半導体装置は、半導体ウェハ状で形成可能な構造を有し、小型で薄型の半導体装置であり、また従来のようにリードによる電極の接続ではなく、金属配線層により電極と接続するものであるため、微細加工に適し、多ピン化に対応できる半導体装置である。さらに弾性体層を下地として、その上に外部電極と一体化された配線層が形成されているため、配線層の断線を防止し、また外部電極の熱応力を緩衝でき、基板実装時の接合の信頼性を向上することができる。そして何よりも基板実装時に要するアンダーフィル材を有しているので、より効率的で信頼性の高い基板実装を実現できる半導体装置である。特に半導体装置の周辺部には厚みの厚いアンダーフィル材層を配置しているので、基板実装時のフィレット部を効率よく確実に形成でき、信頼性の高い基板実装を実現できる。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体装置を示す図
【図２】本発明の一実施形態の半導体装置を示す断面図
【図３】本発明の一実施形態の半導体装置の製造方法を示す断面図
【図４】本発明の一実施形態の半導体装置の製造方法を示す断面図
【図５】本発明の一実施形態の半導体装置の実装方法を示す断面図
【図６】本発明の一実施形態の半導体装置の実装方法を示す断面図
【図７】従来の半導体装置を示す断面図
【図８】従来の半導体装置の実装方法を示す断面図
【図９】従来の半導体装置の実装方法を示す断面図
【符号の説明】
１ 半導体チップ
２ 突起電極
３ 配線基板
４ 配線電極
５ アンダーフィル材
６ 電極パッド
７ 半導体チップ
８ 弾性体層
９ 配線層
１０ コンタクトパッド
１１ 絶縁性樹脂層
１２ 突起電極
１３ アンダーフィル材層
１４ 配線電極
１５ 配線基板
１６ アンダーフィルシート
Claims (4)
- その主面上に複数の電極パッドを有した半導体チップと、
前記複数の電極パッドを除く半導体チップの主面上に形成された弾性体層と、
前記半導体チップの主面内であって、前記弾性体層上に前記複数の電極パッドと接続した配線層により再配線接続で配置された複数のコンタクトパッドと、
前記複数のコンタクトパッドを除く半導体チップの主面上に形成された絶縁性樹脂層と、
前記コンタクトパッド上に各々設けられた突起電極と、
前記突起電極の頂部を露出させ、前記絶縁性樹脂層に設けられたアンダーフィル材層とよりなる半導体装置であって、
前記半導体チップの周辺部のみのアンダーフィル材層の上面は突起電極の頂部よりも上方にあることを特徴とする半導体装置。 - 突起電極は半田ボールであることを特徴とする請求項１に記載の半導体装置。
- アンダーフィル材層はエポキシ樹脂層であることを特徴とする請求項１に記載の半導体装置。
- 弾性体層の端部は、断面形状において斜辺を構成していることを特徴とする請求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001030578A JP4465891B2 (ja) | 2001-02-07 | 2001-02-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001030578A JP4465891B2 (ja) | 2001-02-07 | 2001-02-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002231765A JP2002231765A (ja) | 2002-08-16 |
| JP4465891B2 true JP4465891B2 (ja) | 2010-05-26 |
Family
ID=18894778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001030578A Expired - Lifetime JP4465891B2 (ja) | 2001-02-07 | 2001-02-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4465891B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050133933A1 (en) * | 2003-12-19 | 2005-06-23 | Advanpack Solutions Pte. Ltd. | Various structure/height bumps for wafer level-chip scale package |
| WO2006091793A1 (en) * | 2005-02-25 | 2006-08-31 | Tessera, Inc. | Microelectronic assemblies having compliancy |
| JP4273347B2 (ja) | 2005-08-03 | 2009-06-03 | セイコーエプソン株式会社 | 半導体装置 |
| JP4235835B2 (ja) | 2005-08-08 | 2009-03-11 | セイコーエプソン株式会社 | 半導体装置 |
| US7989824B2 (en) * | 2009-06-03 | 2011-08-02 | Koninklijke Philips Electronics N.V. | Method of forming a dielectric layer on a semiconductor light emitting device |
| JP5127946B2 (ja) * | 2011-03-31 | 2013-01-23 | 株式会社東芝 | 電子機器、電子部品、および基板アセンブリの製造方法 |
| JP5589045B2 (ja) | 2012-10-23 | 2014-09-10 | 日東電工株式会社 | 半導体ウエハのマウント方法および半導体ウエハのマウント装置 |
-
2001
- 2001-02-07 JP JP2001030578A patent/JP4465891B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002231765A (ja) | 2002-08-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6633081B2 (en) | Semiconductor device on a packaging substrate | |
| US6744122B1 (en) | Semiconductor device, method of manufacture thereof, circuit board, and electronic device | |
| JP3335575B2 (ja) | 半導体装置およびその製造方法 | |
| JP3633559B2 (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
| JP3918681B2 (ja) | 半導体装置 | |
| US9530744B2 (en) | Semiconductor device and method of manufacturing the same | |
| US20030197285A1 (en) | High density substrate for the packaging of integrated circuits | |
| KR20010070217A (ko) | 반도체 장치 및 그 제조 방법 | |
| US6548326B2 (en) | Semiconductor device and process of producing same | |
| JP2005175019A (ja) | 半導体装置及び積層型半導体装置 | |
| JP2002026198A (ja) | 半導体装置及びその製造方法 | |
| US6713880B2 (en) | Semiconductor device and method for producing the same, and method for mounting semiconductor device | |
| JP4066127B2 (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器。 | |
| JP4176961B2 (ja) | 半導体装置 | |
| JP3625815B2 (ja) | 半導体装置とその製造方法 | |
| JP2001298115A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
| JP2001135663A (ja) | 半導体装置及びその製造方法 | |
| JP3654116B2 (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
| US7964493B2 (en) | Method of manufacturing semiconductor device | |
| JP4465891B2 (ja) | 半導体装置 | |
| US8062927B2 (en) | Wiring board and method of manufacturing the same, and electronic component device using the wiring board and method of manufacturing the same | |
| JP3496569B2 (ja) | 半導体装置及びその製造方法並びにその実装構造 | |
| JP2001007252A (ja) | 半導体装置およびその製造方法 | |
| JP3500378B2 (ja) | 半導体装置およびその製造方法 | |
| JP2018088505A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080115 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20080213 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20091119 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100129 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100202 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100215 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130305 Year of fee payment: 3 |