JP3654116B2 - 半導体装置及びその製造方法、回路基板並びに電子機器 - Google Patents

半導体装置及びその製造方法、回路基板並びに電子機器 Download PDF

Info

Publication number
JP3654116B2
JP3654116B2 JP2000066035A JP2000066035A JP3654116B2 JP 3654116 B2 JP3654116 B2 JP 3654116B2 JP 2000066035 A JP2000066035 A JP 2000066035A JP 2000066035 A JP2000066035 A JP 2000066035A JP 3654116 B2 JP3654116 B2 JP 3654116B2
Authority
JP
Japan
Prior art keywords
semiconductor device
semiconductor chip
substrate
resin
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000066035A
Other languages
English (en)
Other versions
JP2001257232A (ja
Inventor
英男 宮坂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2000066035A priority Critical patent/JP3654116B2/ja
Priority to US09/794,666 priority patent/US6815830B2/en
Publication of JP2001257232A publication Critical patent/JP2001257232A/ja
Priority to US10/953,518 priority patent/US20050035465A1/en
Application granted granted Critical
Publication of JP3654116B2 publication Critical patent/JP3654116B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05666—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05671—Chromium [Cr] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/2901—Shape
    • H01L2224/29012—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83194—Lateral distribution of the layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15151—Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法、回路基板並びに電子機器に関する。
【０００２】
【発明の背景】
ＣＳＰ（Chip Scale/ Size Package）型の半導体装置の一つの形態として、半導体チップを基板に対してフェースダウン実装（フリップチップ接続）した構造が知られている。例えば、基板の半導体チップ搭載領域の全面に異方性導電材料を設けて、その上に半導体チップを搭載して形成された半導体装置が知られている。
【０００３】
しかし、半導体チップ搭載領域の全面に設けた異方性導電材料は、半導体チップを実装したときに、実装時の応力によって半導体チップの周囲に流れて、実装した半導体チップの端部に気泡が生じる場合があった。また、両者の接触面積が大きい分、その接触部にも気泡ができる場合があった。これらによって、半導体装置の信頼性が損なわれる場合があった。
【０００４】
本発明はこの問題点を解決するためのものであり、その目的は、信頼性の高い半導体装置及びその製造方法、回路基板並びに電子機器を提供することにある。
【０００５】
【課題を解決するための手段】
（１）本発明に係る半導体装置の製造方法は、
半導体チップの複数の電極が形成された側の面と、配線パターンが形成されており前記半導体チップの搭載領域に少なくとも一つの貫通穴が形成された基板との間に、樹脂を、前記貫通穴に連通する空間を形成して設ける第１工程と、
前記半導体チップと前記基板との一方を他方に押圧し、前記半導体チップと前記基板とを接着する第２工程と、
を含む。
【０００６】
本発明によれば、樹脂を半導体チップの搭載領域の内側に流動させることによって、外側に流動する樹脂の量を減らすことができる。これによって、外側に流動した樹脂が半導体チップの端部を巻き込むことによって生じる気泡をなくすことができる。また、半導体チップと樹脂との接触部の面積が小さいので、気泡を生じにくくすることができる。また、仮に気泡が生じても、基板の貫通穴によって、その気泡を抜くことができる。したがって、信頼性の高い半導体装置を製造することができる。
【０００９】
本発明に係る半導体装置の製造方法では、前記電極は、前記半導体チップの対向する二辺に沿って形成されてなり、
前記第１工程で、前記二辺に沿って前記樹脂を設けている。
【００１０】
これによれば、半導体チップの電極の形成された対向する二辺に樹脂を設ける。これによって、少ない量で、より容易に樹脂を設けることができる。
【００１１】
（２）この半導体装置の製造方法において、
前記第１工程で、前記樹脂を、前記半導体チップの電極が形成された領域よりも内側の領域に対応する位置に設けてもよい。
【００１２】
これによれば、外側に流動する樹脂の広がる範囲を小さくすることができる。これによって、例えば、樹脂を半導体チップの搭載領域の範囲内に留めることができる。したがって、樹脂が半導体チップの端部を巻き込むことがないので、より確実にその端部に生じる気泡をなくすことができる。
【００１３】
（３）この半導体装置の製造方法において、前記第１工程で、前記樹脂を、前記基板における前記半導体チップの搭載領域の範囲を超えずに設けてもよい。
【００１４】
これによれば、樹脂を基板における半導体チップの搭載領域の範囲を超えずに設ける。すなわち、樹脂が半導体チップの端部を巻き込むことがないので、より確実にその端部に生じる気泡をなくすことができる。
【００１５】
（４）この半導体装置の製造方法において、
前記樹脂は導電粒子を含み、
前記第２工程で、前記導電粒子を前記電極と前記配線パターンとの間に介在させてもよい。
【００１６】
これによって、電極と配線パターンとを電気的に導通することができる。
【００１７】
（５）本発明に係る半導体装置は、上記半導体装置の製造方法によって製造されてなる。
【００１８】
（６）本発明に係る半導体装置は、
複数の電極のそれぞれが対向する二辺に沿って形成された半導体チップと、
配線パターンが形成されており、前記半導体チップがフェースダウンボンディングされ、前記半導体チップの搭載領域に少なくとも一つの貫通穴が形成された基板と、
少なくとも、前記半導体チップと前記基板との間に設けられた樹脂と、
を含み、
前記樹脂は、前記貫通穴に連通する空間を有するように前記半導体チップの前記二辺に沿って設けられている。
【００１９】
本発明によれば、貫通穴に連通する空間に樹脂を流動させることによって、半導体チップの搭載領域の外側に流動する樹脂の量を減らすことができる。これによって、外側に流動した樹脂が半導体チップの端部を巻き込んで生じる気泡をなくすことができる。また、半導体チップと樹脂との接触部の面積が小さいので、気泡を生じにくくすることができる。また、仮に気泡が生じても、基板の貫通穴によって、その気泡を抜くことができる。また、その後の実装工程において、貫通穴と樹脂で形成されてなる空間とによって、半導体装置の水分を取り除くことができる。したがって、信頼性の高い半導体装置を提供することができる。
【００２２】
（７）この半導体装置において、前記樹脂は、前記基板における前記半導体チップの搭載領域の範囲を超えずに設けられてもよい。
【００２３】
これによれば、樹脂は、基板における半導体チップの搭載領域の範囲を超えずに設けられる。すなわち、樹脂によって半導体チップの端部を巻き込むことがないので、より確実にその端部に生じる気泡をなくすことができる。
【００２４】
（８）この半導体装置において、前記樹脂は導電粒子を含み、
前記導電粒子は、前記電極と前記配線パターンとの間に介在して設けられてもよい。
【００２５】
これによって、電極と配線パターンとを電気的に導通することができる。
【００２６】
（９）本発明に係る回路基板は、上記半導体装置が搭載されている。
【００２７】
（１０）本発明に係る回路基板は、上記半導体装置が搭載されている。
【００２８】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を参照して説明する。ただし、本発明は、以下の実施の形態に限定されるものではない。
【００２９】
（第１の実施の形態）
図１（Ａ）〜図２は、本実施の形態に係る半導体装置及びその製造方法について説明する図である。詳しくは、図１（Ａ）は、本実施の形態に係る半導体装置の製造方法を示す図であり、図１（Ｂ）はその製造方法によって製造されてなる半導体装置を示す図である。また、図２は、図１（Ｂ）に示す半導体装置の平面図である。本実施の形態に係る半導体装置は、半導体チップ１０と、基板２０と、樹脂と、を含む。以下に、本実施の形態に係る半導体装置の構成について説明する。
【００３０】
図１（Ｂ）に示すように、半導体チップ１０は、例えばアルミニウム等で形成されてなる複数の電極（又はパッド）１２を有する。複数の電極１２は、半導体チップ１０の周端部に並んでいても、半導体チップ１０の中央部に並んでいてもよい。また、電極１２は、半導体チップの１０が矩形をなすときに平行な二辺の端部に沿って並んでいても、四辺の端部に並んでいてもよい。また、電極１２の表面の少なくとも一部を避けて、半導体チップ１０には絶縁膜（図示しない）が形成されている。絶縁膜は、例えば、ＳｉＯ2、ＳｉＮ、ポリイミド樹脂などで形成することができる。なお、電極１２上に、ハンダボール、金ワイヤーボール、金メッキなどからなるバンプ（図示しない）が形成されていてもよい。この場合に、電極１２とバンプとの間にバンプ金属の拡散防止層として、ニッケル、クロム、チタン等を付加してもよい。
【００３１】
図１（Ｂ）に示すように、基板２０は、有機系又は無機系のいずれの材料から形成されたものであってもよく、これらの複合構造からなるものであってもよい。有機系の材料から形成された基板２０として、例えばポリイミド樹脂からなるフレキシブル基板が挙げられる。また、無機系の材料から形成された基板２０として、例えばセラミック基板やガラス基板が挙げられる。有機系及び無機系の材料の複合構造として、例えばガラスエポキシ基板が挙げられる。また、基板２０として、多層基板やビルドアップ型基板を用いてもよい。
【００３２】
配線パターン２２は、基板２０の一方、又は両方の面に形成される。配線パターン２２は、複数層から構成されることが多い。例えば、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、チタンタングステン（Ｔｉ−Ｗ）のうちのいずれかを積層して配線パターン２２を形成することができる。配線パターン２２は、フォトリソグラフィ、スパッタ、又はメッキ処理によって形成してもよい。また、配線パターンの一部は、配線となる部分よりも面積の大きいランド部（図示しない）となっていてもよい。ランド部は電気的接続部を十分に確保する機能を有し、半導体チップ１０の電極１２又は外部端子４０などの電気的接続部として設けられることが多い。
【００３３】
図１（Ｂ）及び図２に示すように、基板２０には、半導体チップ１０の搭載領域に少なくとも一つ（一つ又は複数）の貫通穴２４が形成されている。貫通穴２４は、基板２０の両面に開口している。貫通穴２４は、基板２０における半導体チップ１０の搭載領域のほぼ中央に形成されてもよい。貫通穴２４の外形及び大きさは限定されず、空気を抜くことができる程度であればよい。なお、貫通穴２４は、パンチ、エッチング等で形成することができる。
【００３４】
基板２０には、上述の貫通穴２４とは別に両方の面を電気的に導通するための外部接続用穴２６が形成されていてもよい。基板２０に外部接続用穴２６が形成されている場合に、配線パターン２２の一部は、外部接続用穴２６上を通る。配線パターン２２の一部は、ランド部（図示しない）であってもよい。外部接続用穴２６を形成することによって、基板２０における配線パターン２２の形成面にかかわらず、基板２０の両方の側から配線パターン２２との電気的接続を図ることができる。
【００３５】
図１（Ｂ）に示すように、半導体チップ１０は、基板２０にフェースダウンボンディングされている。この場合の電極１２と配線パターン２２との電気的接合の形態は、導電樹脂ペースト、又はＡｕ−Ａｕ、Ａｕ−Ｓｎ、ハンダなどによる金属接合、又は絶縁樹脂の収縮力による接合などがあり、そのいずれの形態を用いてもよい。例えば、図１（Ｂ）に示すように、導電粒子を有する異方性導電材料３０によってフェースダウンボンディングしてもよい。また、半導体チップ１０の電極１２上に設けられたバンプ（図示しない）を用いてフェースダウンボンディングしてもよい。バンプは、ボンディングワイヤを用いたボールバンプ法、電解メッキ法、無電解メッキ法、ペースト印刷法、ボール載置法などや、それらの組合わせ手法を用いて形成してもよい。なお、本実施の形態に係る半導体装置は、基板２０に搭載される半導体チップ１０が、複数に積み重ねられてなる、いわゆるスタックド型の半導体装置であってもよい。
【００３６】
図１（Ｂ）に示すように、半導体チップ１０と基板２０との間には樹脂が設けられている。ここでいう樹脂は、異方性導電材料３０のように、導電粒子を含むものであってもよい。詳しくは、異方性導電材料３０は、接着剤（バインダ）に導電粒子（導電フィラー）が分散されたものである。異方性導電材料３０の導電粒子は、電極１２と配線パターン２２との間に介在して設けられている。これによって、両者の電気的接続が可能となる。また、上述とは別に、樹脂は、アンダーフィル材であってもよい。また、アンダーフィル材として半導体装置の応力緩和の機能を果たすものであってもよい。これによって電極１２と配線パターン２２との電気的接続部を保護することができる。
【００３７】
図１（Ｂ）及び図２に示すように、異方性導電材料３０は、貫通穴２４に連通する空間を形成して設けられている。本実施の形態では図２に示すように、基板２０の平面視において、異方性導電材料３０は、半導体チップ１０の搭載領域の周端部に沿って、ほぼ半導体チップ１０の相似形となる外形の枠状に設けられている。言い換えると、半導体チップ１０と基板２０との間には、異方性導電材料３０で囲まれた、貫通穴２４に連通する穴３２が形成されている。また、貫通穴２４に連通する空間の大きさは特に限定されない。例えば、穴３２が貫通穴２４より大きい場合は、半導体装置を高温で処理したときに、より確実に半導体装置の水分（例えば異方性導電材料３０の水分）等を取り除くことができる。
【００３８】
配線パターン２２上に、複数の外部端子４０が設けられていてもよい。例えば、図１（Ｂ）に示すように、基板２０に形成された外部接続用穴２６を介して、外部端子４０が配線パターン２２上に設けられてもよい。詳しくは、外部接続用穴２６から露出した配線パターン２２の一部（例えばランド部）に、外部端子４０が設けられ、基板３０における半導体チップ１０の側の面とは反対側から突出している。外部端子４０はハンダで形成してもよく、ハンダボールの材料となるハンダを外部接続用穴２６に充填して、ハンダボールと一体化した導電部材を外部接続用穴２６に形成してもよい。また、外部端子４０は、上述のハンダ以外の金属や導電性樹脂などから形成してもよい。なお、外部端子４０の形成される形態は、図１（Ｂ）に示すようなＦＡＮ−ＩＮ型、ＦＡＮ−ＯＵＴ型、及びＦＡＮ−ＩＮ／ＯＵＴ型のいずれであっても構わない。
【００３９】
また、積極的に外部端子４０を形成せず、マザーボード実装時にマザーボード側に塗布されるハンダクリームを利用し、その溶融時の表面張力で結果的に外部端子を形成してもよい。この半導体装置は、外部端子を形成するためのランド部を有する、いわゆるランドグリッドアレイ型の半導体装置である。また、基板２０における半導体チップ１０の側の配線パターン２２が形成された面とは反対側の面にランド部を形成し、外部接続用穴２６を介して、ランド部と配線パターン２２とを電気的に接続してもよい。また、貫通孔２６を導電材料によって埋めて、その表面をランド部としてもよい。
【００４０】
なお、基板２０の一部を延出し、そこから外部接続を図るようにしてもよい。基板２０の一部をコネクタのリードとしたり、コネクタを基板２０上に実装したり、基板２０の配線パターン２２そのものを他の電子機器に接続してもよい。
【００４１】
次に、本実施の形態に係る半導体装置の製造方法を説明する。
【００４２】
（第１工程）
図１（Ａ）に示すように、半導体チップ１０と、基板２０との間に異方性導電材料３０を設ける。異方性導電材料３０は、少なくとも、半導体チップ１０と、基板２０とのいずれかに設ければよい。半導体チップ１０を基板２０に搭載したときに、貫通穴２４に連通する空間が形成されるように、両者のいずれかに異方性導電材料３０を設ける。異方性導電材料３０は、予めシート状に形成された異方性導電フィルムを使用してもよく、液状の異方性導電ペーストを使用してもよい。
【００４３】
本実施の形態では、異方性導電材料３０を、基板２０の平面視において、半導体チップ１０の搭載領域の周端部に沿って、ほぼ半導体チップ１０の外形の相似形となる枠状になるように設ける。この場合に、異方性導電材料３０を基板２０における半導体チップ１０の搭載領域の外側に、多少はみ出して設けても構わない。これによって、容易かつ確実に異方性導電材料３０を設けることができる。
【００４４】
異方性導電材料３０によって、貫通穴２４に連通する空間を形成する。詳しくは、異方性導電材料３０で囲まれた穴３２を形成する。穴３２の開口部の大きさは特に限定されないが、後の工程で異方性導電材料３０を穴３２に流動させて形成されてなる形態に応じて設定してもよい。
【００４５】
また、例えば異方性導電材料３０（例えば異方性導電ペースト）を、基板２０における半導体チップ１０の搭載領域の全面に設けた後に、図示しない冶具によって、貫通穴２４の形成位置を中心とした一部の異方性導電材料３０を取り除いて、穴３２を形成してもよい。これによって、例えば、基板２０として、複数の半導体チップ１０の搭載領域がマトリクス状に設けられた基板（図示しない）を用いた場合に、それぞれの搭載領域に容易に穴３２を有する異方性導電材料３０を設けることができる。
【００４６】
（第２工程）
半導体チップ１０と基板２０とのいずれか一方を他方に押圧して、異方性導電材料３０の導電粒子を介して、電極１２と配線パターン２２との電気的接続を図る。この場合に、半導体チップ１０等を加熱してもよい。加熱することによって、熱硬化性樹脂からなる異方性導電材料３０を用いた場合は、一旦、溶融してから硬化する。また、異方性導電フィルムを用いた場合でも、一旦、加熱によって流動性を有した状態となる。なお、異方性導電材料３０とは別の樹脂を用いた場合でも、それぞれの樹脂の硬化メカニズムに沿った方法で、樹脂にエネルギーを加えればよい。
【００４７】
流動性を有する状態となった異方性導電材料３０は、半導体チップ１０と基板２０とによって両側から圧縮されて、半導体チップ１０と基板２０との間で流動する。すなわち、異方性導電材料３０は、基板２０の平面視において、半導体チップ１０の搭載領域の内側及び外側の双方向に流動し得る状態となる。ここで、本実施の形態では、貫通穴２４に連通して形成された穴３２を、基板における半導体チップ１０の搭載領域の内側に形成しているので、異方性導電材料３０を搭載領域の外側だけでなく内側にも流すことができる。すなわち、搭載領域の外側に流動する異方性導電材料３０の量を減らして、異方性導電材料３０を、半導体チップ１０の端部を巻き込む程に外側に流動することを妨げることができる。これによって、半導体チップ１０の端部に気泡を生じさせないようにすることができる。また、半導体チップ１０と異方性導電材料３０との接触部の面積が小さいので、気泡を生じにくくすることができる。また、仮に気泡が生じても、基板２０の貫通穴２４によって、その気泡を抜くことができる。したがって、信頼性の高い半導体装置を製造することができる。
【００４８】
流動した異方性導電材料３０がその後の加熱によって硬化することによって、図１（Ｂ）に示すように、もとの空間よりも小さな穴３２を形成する。穴３２の断面の大きさは特に限定されない。
【００４９】
また、図示しないが、これとは別に、最初に設ける異方性導電材料３０の量、及びそれによって最初に形成されていた穴３２の形態を調整して、製造後の半導体装置に穴３２を形成しないようにしてもよい。すなわち、製造工程において形成されていた図１（Ａ）に示す穴３２が、半導体チップ１０の搭載領域の内側への、異方性導電材料３０の流動によって埋められても構わない。この場合であっても、上述の理由から、半導体チップ１０の端部に気泡を生じさせないようにすることができ、また、貫通穴２４によって、その気泡を抜くことも可能である。
【００５０】
（その後の工程）
半導体チップ１０を異方性導電材料３０等でフェースダウンボンディングした後に、外部端子４０を配線パターン２２に形成してもよい。この場合に加熱して外部端子４０を形成する（リフロー工程）。本工程においても、本実施の形態に係る半導体装置は効果的である。例えば、図１（Ｂ）に示す半導体装置において、リフロー工程による加熱によって、半導体装置の水分を取り除くことができる。詳しくは、半導体チップ１０の搭載領域に形成された穴３２を形成する異方性導電材料３０の水分を、貫通穴２４から取り除くことができる。この場合に、穴３２の空間の大きさが貫通穴２４よりも大きい場合は、より効果的にその水分を取り除くことができる。
【００５１】
本実施の形態によれば、樹脂を半導体チップ１０の搭載領域の内側に流動させることによって、外側に流動する樹脂の量を減らすことができる。これによって、外側に流動した樹脂が半導体チップ１０の端部を巻き込んで生じる気泡をなくすことができる。したがって、信頼性の高い半導体装置を製造することができる。
【００５２】
図３（Ａ）及び図３（Ｂ）に本実施の形態における半導体装置及びその製造方法の変形例を示す。本変形例に係る半導体装置は、上述とは異なる形態を有する樹脂（異方性導電材料５０）を含む。なお、半導体装置及びその製造方法は、以下の説明を除き、上述の形態と同様であってもよい。
【００５３】
図３（Ａ）に示すように、本変形例に係る半導体装置の製造方法は、上述と同様の構成からなる異方性導電材料５０によって、貫通穴２４に連通する凹部５２を形成する。言い換えると、異方性導電材料５０を、半導体チップ１０の側において全面に設け、基板２０の側において貫通穴２４の形成位置を避けて設ける。すなわち、貫通穴２４から見て、窪んだ形態によるように異方性導電材料５０を設ける。これによって、より容易に、異方性導電材料５０を半導体チップ１０の搭載領域の内側に流動させることができる形態を実現することができる。
【００５４】
半導体チップ１０の搭載領域の内側に流動させた異方性導電材料３０を、その後の加熱によって硬化させて、図３（Ｂ）に示すように最初に形成した凹部５２よりも小さな空間を形成してもよい。また、上述と同様に図３（Ｂ）に示した凹部５２は、その隙間が埋められ、形成されなくても別に構わない。なお、本変形例に係る半導体装置は、上述の方法から製造されてなる。
【００５５】
（第２の実施の形態）
図４（Ａ）及び図４（Ｂ）は、本実施の形態に係る半導体装置及びその製造方法について説明する図である。詳しくは、図４（Ａ）は、本実施の形態に係る半導体装置の製造方法を示す図であり、図４（Ｂ）はその製造方法によって製造されてなる半導体装置を示す図である。本実施の形態に係る半導体装置は、上述とは異なる形態を有する樹脂６０を含む。樹脂６０は、アンダーフィル材であってもよい。また、アンダーフィル材として、半導体装置の応力緩和の機能を果たすものであってもよい。これによって電極１２と配線パターン２２との電気的接続部を保護することができる。なお、半導体装置及びその製造方法は、以下の説明を除き、上述の実施の形態と同様であってもよい。
【００５６】
まず、本実施の形態に係る半導体装置の製造方法について説明する。
【００５７】
本実施の形態では、半導体チップ１０を基板２０に実装したときに、樹脂６０を、基板２０の平面視において半導体チップ１０の外側にはみ出させないように予め設ける。
【００５８】
例えば、第１の実施の形態を応用した形態として、樹脂６０を、基板２０の平面視において、半導体チップ１０の電極１２が形成された領域よりも内側の領域に対応する位置に、ほぼ半導体チップ１０の相似形となる外形の枠状にして設けてもよい。これによって、貫通穴２４に連通する穴６２を形成してもよい。
【００５９】
また、例えば、同様にして、第１の実施の形態の変形例を応用した形態として、半導体チップ１０の電極１２が形成された領域よりも内側の領域に対応する位置に、貫通穴２４に連通する凹部（図示しない）を形成するようにして樹脂６０を設けてもよい。なお、穴６２又は凹部（図示しない）の形成手段と効果は上述の実施の形態の通りである。
【００６０】
このようにして設けた樹脂６０は、半導体チップ１０と基板２０とによる圧縮と、加熱とによって、半導体チップ１０の搭載領域の内側及び外側の双方向に流動する。本実施の形態では、半導体チップ１０の電極１２が形成された領域よりも内側の領域に対応する位置に樹脂６０を設けている。これによって、外側に流動する樹脂６０の広がる範囲を小さくすることができる。したがって、例えば、流動性を有した樹脂６０を、図４（Ｂ）に示すように基板２０の平面視において半導体チップ１０の外側にはみ出さないようにすることができる。すなわち、外側に流動する樹脂６０の広がる範囲を、半導体チップ１０の搭載領域の範囲内に留めることができる。これによって、樹脂６０を、半導体チップ１０の端部に、より確実に入り込ませないようになっている。したがって、さらに確実にその端部に生じる気泡をなくすことができる。
【００６１】
本実施の形態に係る半導体装置は、上述の方法から形成されてなる。図４（Ｂ）に示すように、樹脂６０は、その平面視において半導体チップ１０の外側にはみ出すことなく設けられてもよい。なお、電極１２と配線パターン２２との電気的接合の形態は、上述のように金属接合等であってもよい。
【００６２】
（第３の実施の形態）
図５は、本実施の形態に係る半導体装置について示す図である。本実施の形態に係る半導体装置は、上述の実施の形態とは異なる樹脂（異方性導電材料７０）を含む。なお、半導体装置及びその製造方法は、以下の説明を除き、上述の実施の形態と同様であってもよい。
【００６３】
図５に示すように、本実施の形態に係る半導体装置は、実装する半導体チップ１０の電極１２が平行な二辺の端部に並んでいる場合に効果的である。すなわち、異方性導電材料７０は、電極１２と配線パターン２２との電気的導通を果たすため、半導体チップ１０における電極１２が形成された二辺に沿って設けられている。
【００６４】
図５に示すように、本実施の形態に係る半導体装置の異方性導電材料７０は、第１の実施の形態と同様に、半導体チップ１０の搭載領域の外側に多少はみ出して設けられてなるものでもよい。また、図示しないが、第２の実施の形態で示したように、例えば、基板２０の平面視において、半導体チップ１０の搭載領域の範囲を超えないように設けられてなるものでもよい。なお、本実施の形態に係る半導体装置の製造方法は、上述と同様であってもよい。
【００６５】
本実施の形態によれば、上述の実施の形態による効果のほか、少ない量でより容易に樹脂を設けることができる。
【００６６】
図６には、上述の実施の形態に係る半導体装置１を実装した回路基板１００が示されている。回路基板１００には例えばガラスエポキシ基板等の有機系基板を用いることが一般的である。回路基板１００には例えば銅などからなる配線パターンが所望の回路となるように形成されていて、それらの配線パターンと半導体装置の外部端子とを機械的に接続することでそれらの電気的導通を図る。
【００６７】
そして、本発明を適用した半導体装置を有する電子機器として、図７にはノート型パーソナルコンピュータ２００、図８には携帯電話３００が示されている。
【図面の簡単な説明】
【図１】図１（Ａ）及び図１（Ｂ）は、第１の実施の形態に係る半導体装置及びその製造方法を説明するための図である。
【図２】図２は、第１の実施の形態にかかる半導体装置の平面を示す図である。
【図３】図３（Ａ）及び図３（Ｂ）は、第１の実施の形態の変形例に係る半導体装置及びその製造方法を説明するための図である。
【図４】図４（Ａ）及び図４（Ｂ）は、第２の実施の形態に係る半導体装置及びその製造方法を説明するための図である。
【図５】図５は、第１の実施の形態にかかる半導体装置の平面を示す図である。
【図６】図６は、本発明を適用して形成された半導体装置を実装した回路基板を示す図である。
【図７】図７は、本発明を適用して形成された半導体装置を有する電子機器を示す図である。
【図８】図８は、本発明を適用して形成された半導体装置を有する電子機器を示す図である。
【符号の説明】
１０ 半導体チップ
１２ 電極
２０ 基板
２２ 配線パターン
２４ 貫通穴
２６ 外部電極用穴
３０ 異方性導電材料
３２ 穴
４０ 外部端子
５０ 異方性導電材料
５２ 凹部
６０ 樹脂
６２ 穴
７０ 異方性導電材料

Claims (10)

  1. 複数の電極のそれぞれが対向する二辺に沿って形成された半導体チップにおける前記電極が形成された側の面と、配線パターンが形成されており前記半導体チップの搭載領域に少なくとも一つの貫通穴が形成された基板との間に、樹脂を、前記貫通穴に連通する空間を有するように前記半導体チップの前記二辺に沿って設ける第１工程と、
    前記半導体チップと前記基板との一方を他方に押圧し、前記半導体チップと前記基板とを接着する第２工程と、
    を含む半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記第１工程で、前記樹脂を、前記半導体チップの前記電極が形成された領域よりも内側の領域に対応する位置に設ける半導体装置の製造方法。
  3. 請求項１又は請求項２記載の半導体装置の製造方法において、
    前記第１工程で、前記樹脂を、前記基板における前記半導体チップの搭載領域の範囲を超えずに設ける半導体装置の製造方法。
  4. 請求項１から請求項３のいずれかに記載の半導体装置の製造方法において、
    前記樹脂は導電粒子を含み、
    前記第２工程で、前記導電粒子を前記電極と前記配線パターンとの間に介在させる半導体装置の製造方法。
  5. 請求項１から請求項４のいずれかに記載の半導体装置の製造方法によって製造されてなる半導体装置。
  6. 複数の電極のそれぞれが対向する二辺に沿って形成された半導体チップと、
    配線パターンが形成されており、前記半導体チップがフェースダウンボンディングされ、前記半導体チップの搭載領域に少なくとも一つの貫通穴が形成された基板と、
    少なくとも、前記半導体チップと前記基板との間に設けられた樹脂と、
    を含み、
    前記樹脂は、前記貫通穴に連通する空間を有するように前記半導体チップの前記二辺に沿って設けられている半導体装置。
  7. 請求項６記載の半導体装置において、
    前記樹脂は、前記基板における前記半導体チップの搭載領域の範囲を超えずに設けられている半導体装置。
  8. 請求項６又は請求項７記載の半導体装置において、
    前記樹脂は導電粒子を含み、
    前記導電粒子は、前記電極と前記配線パターンとの間に介在して設けられている半導体装置。
  9. 請求項５から請求項８のいずれかに記載の半導体装置が搭載された回路基板。
  10. 請求項５から請求項８のいずれかに記載の半導体装置を有する電子機器。
JP2000066035A 2000-03-10 2000-03-10 半導体装置及びその製造方法、回路基板並びに電子機器 Expired - Fee Related JP3654116B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2000066035A JP3654116B2 (ja) 2000-03-10 2000-03-10 半導体装置及びその製造方法、回路基板並びに電子機器
US09/794,666 US6815830B2 (en) 2000-03-10 2001-02-28 Semiconductor device and method of manufacturing the same, circuit board and electronic instrument
US10/953,518 US20050035465A1 (en) 2000-03-10 2004-09-30 Semiconductor device and method of manufacturing the same, circuit board and electronic instrument

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000066035A JP3654116B2 (ja) 2000-03-10 2000-03-10 半導体装置及びその製造方法、回路基板並びに電子機器

Publications (2)

Publication Number Publication Date
JP2001257232A JP2001257232A (ja) 2001-09-21
JP3654116B2 true JP3654116B2 (ja) 2005-06-02

Family

ID=18585468

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000066035A Expired - Fee Related JP3654116B2 (ja) 2000-03-10 2000-03-10 半導体装置及びその製造方法、回路基板並びに電子機器

Country Status (2)

Country Link
US (2) US6815830B2 (ja)
JP (1) JP3654116B2 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3876953B2 (ja) * 1998-03-27 2007-02-07 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP2002198395A (ja) * 2000-12-26 2002-07-12 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
US7154206B2 (en) * 2002-07-31 2006-12-26 Kyocera Corporation Surface acoustic wave device and method for manufacturing same
US7265994B2 (en) * 2003-01-31 2007-09-04 Freescale Semiconductor, Inc. Underfill film for printed wiring assemblies
US6919625B2 (en) * 2003-07-10 2005-07-19 General Semiconductor, Inc. Surface mount multichip devices
US7019403B2 (en) * 2003-08-29 2006-03-28 Freescale Semiconductor, Inc. Adhesive film and tacking pads for printed wiring assemblies
US7348666B2 (en) * 2004-06-30 2008-03-25 Endwave Corporation Chip-to-chip trench circuit structure
CN101133321B (zh) * 2005-04-06 2011-04-13 株式会社村田制作所 表面波传感器器件
JP2008192984A (ja) * 2007-02-07 2008-08-21 Elpida Memory Inc 半導体装置及びその製造方法
JP4468436B2 (ja) * 2007-12-25 2010-05-26 富士通メディアデバイス株式会社 弾性波デバイスおよびその製造方法
JP5117270B2 (ja) * 2008-04-25 2013-01-16 シャープ株式会社 配線基板、半導体装置、ならびに半導体装置の製造方法
JP4816750B2 (ja) * 2009-03-13 2011-11-16 住友電気工業株式会社 プリント配線基板の接続方法
JP5590814B2 (ja) * 2009-03-30 2014-09-17 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
JP2010245337A (ja) * 2009-04-07 2010-10-28 Elpida Memory Inc 半導体装置及びその製造方法
US7977160B2 (en) * 2009-08-10 2011-07-12 GlobalFoundries, Inc. Semiconductor devices having stress relief layers and methods for fabricating the same
US8704370B2 (en) * 2012-06-29 2014-04-22 Freescale Semiconductor, Inc. Semiconductor package structure having an air gap and method for forming
CN113594117B (zh) * 2021-07-28 2024-04-09 联合微电子中心有限责任公司 半导体器件及其制造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2309388A (en) * 1987-08-26 1989-03-31 Matsushita Electric Industrial Co., Ltd. Integrated circuit device and method of producing the same
JP2962385B2 (ja) 1993-01-07 1999-10-12 松下電子工業株式会社 半導体装置の製造方法
US5459368A (en) * 1993-08-06 1995-10-17 Matsushita Electric Industrial Co., Ltd. Surface acoustic wave device mounted module
JPH08193897A (ja) * 1995-01-19 1996-07-30 Mitsubishi Electric Corp 半導体圧力センサ
US6738123B1 (en) * 1996-03-15 2004-05-18 Canon Kabushiki Kaisha Drive circuit connection structure including a substrate, circuit board, and semiconductor device, and display apparatus including the connection structure
JPH1084014A (ja) * 1996-07-19 1998-03-31 Shinko Electric Ind Co Ltd 半導体装置の製造方法
US6084612A (en) * 1996-07-31 2000-07-04 Canon Kabushiki Kaisha Liquid ejection head, liquid ejection head cartridge, printing apparatus, printing system and fabrication process of liquid ejection head
KR100187715B1 (ko) * 1996-08-19 1999-06-01 윤종용 리드 프레임을 이용한 칩 스케일 패키지 제조 방법
JPH10261661A (ja) 1997-03-19 1998-09-29 Toshiba Corp アンダーフィル充填方法及びプリント配線板構造
JP3580082B2 (ja) 1997-04-22 2004-10-20 株式会社村田製作所 チップ状部品の実装構造および実装方法
JPH11330299A (ja) 1998-05-13 1999-11-30 Nitto Denko Corp ベアチップ実装基板
JP4365936B2 (ja) * 1999-03-15 2009-11-18 新光電気工業株式会社 半導体チップの実装方法
US6153939A (en) * 1999-05-24 2000-11-28 Advanced Semiconductor Engineering, Inc. Flip-chip semiconductor device with enhanced reliability and manufacturing efficiency, and the method for under filling the same

Also Published As

Publication number Publication date
US20010031515A1 (en) 2001-10-18
US6815830B2 (en) 2004-11-09
US20050035465A1 (en) 2005-02-17
JP2001257232A (ja) 2001-09-21

Similar Documents

Publication Publication Date Title
US6621172B2 (en) Semiconductor device and method of fabricating the same, circuit board, and electronic equipment
KR100459971B1 (ko) 반도체 장치 및 그 제조 방법, 제조 장치, 회로 기판 및전자기기
JP3994262B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
KR100886778B1 (ko) 컴플라이언트 전기 단자들을 갖는 장치 및 그 제조 방법들
US7420814B2 (en) Package stack and manufacturing method thereof
JP3654116B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
US7176561B2 (en) Semiconductor device, method for manufacturing the same, circuit board, and electronic equipment
JP4066127B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器。
WO2000070677A1 (fr) Appareil semi-conducteur, son procede de fabrication, carte a circuit imprime et appareil electronique
JP2000269369A (ja) 半導体装置
JP2001298115A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
US7768140B2 (en) Semiconductor device
KR100888712B1 (ko) 컴플라이언트 전기 단자들을 갖는 반도체 디바이스, 이반도체 디바이스를 포함하는 장치, 및 그 제조 방법들
EP3301712B1 (en) Semiconductor package assembley
US8062927B2 (en) Wiring board and method of manufacturing the same, and electronic component device using the wiring board and method of manufacturing the same
JP2007150346A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP3666462B2 (ja) 半導体装置の製造方法
JP3841135B2 (ja) 半導体装置、回路基板及び電子機器
JP2001127245A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP3692810B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP3337922B2 (ja) 半導体装置及びその製造方法
JP2003152021A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
US20040214422A1 (en) Semiconductor devices, and manufacturing methods, circuit substrates and electronic equipments for the same
JP3912888B2 (ja) パッケージ型半導体装置
JP3714388B2 (ja) 半導体装置及びその製造方法、配線基板、回路基板並びに電子機器

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20041027

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041130

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050113

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050208

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050221

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080311

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090311

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090311

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100311

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100311

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110311

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120311

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120311

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130311

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140311

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees