JP2003152021A - 半導体装置及びその製造方法、回路基板並びに電子機器 - Google Patents

半導体装置及びその製造方法、回路基板並びに電子機器

Info

Publication number
JP2003152021A
JP2003152021A JP2001344176A JP2001344176A JP2003152021A JP 2003152021 A JP2003152021 A JP 2003152021A JP 2001344176 A JP2001344176 A JP 2001344176A JP 2001344176 A JP2001344176 A JP 2001344176A JP 2003152021 A JP2003152021 A JP 2003152021A
Authority
JP
Japan
Prior art keywords
semiconductor chip
substrate
adhesive
semiconductor device
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2001344176A
Other languages
English (en)
Inventor
Hideo Miyasaka
英男 宮坂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2001344176A priority Critical patent/JP2003152021A/ja
Priority to US10/269,942 priority patent/US20030089973A1/en
Priority to CN02149862A priority patent/CN1417842A/zh
Publication of JP2003152021A publication Critical patent/JP2003152021A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/1134—Stud bumping, i.e. using a wire-bonding apparatus
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Adhesives Or Adhesive Processes (AREA)

Abstract

(57)【要約】 【課題】 その目的は、取り扱いに優れ、かつ、小型化
及び高集積化を実現できる半導体装置及びその製造方
法、回路基板並びに電子機器を提供することにある。 【解決手段】 半導体装置の製造方法は、（ａ）能動面
を有する半導体チップ１０を能動面を基板２０に対向さ
せて、接着剤２４を介して基板２０に押圧することによ
って、半導体チップ１０の側面に前記接着剤２４からな
る接着部２５を形成し、（ｂ）半導体チップ１０の面の
うち能動面とは反対の面の側から、半導体チップ１０及
び接着部２５を同時に研削することを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法、回路基板並びに電子機器に関する。
【０００２】
【発明の背景】半導体装置の小型化及び高集積化を実現
するために、半導体チップを薄く研削することが知られ
ている。半導体チップは、回路素子が形成された面（い
わゆる能動面）とは反対の面が研削される。薄く研削さ
れた半導体チップは、その後、基板に実装される。
【０００３】しかし、薄く研削された半導体チップは割
れやすく、基板に実装するまでの製造工程において、半
導体チップが割れてしまうことがあった。あるいは、薄
い半導体チップを基板にボンディングするときに、ボン
ディングツールの押圧によって、半導体チップが反って
しまうことがあった。
【０００４】本発明は、この問題点を解決するものであ
り、その目的は、取り扱いに優れ、かつ、小型化及び高
集積化を実現できる半導体装置及びその製造方法、回路
基板並びに電子機器を提供することにある。
【０００５】
【課題を解決するための手段】（１）本発明に係る半導
体装置の製造方法は、（ａ）能動面を有する半導体チッ
プを前記能動面を基板に対向させて、接着剤を介して前
記基板に押圧することによって、前記半導体チップの側
面に前記接着剤からなる接着部を形成し、（ｂ）前記半
導体チップの面のうち前記能動面とは反対の面の側か
ら、前記半導体チップ及び前記接着部を同時に研削する
ことを含む。
【０００６】本発明によれば、半導体チップを基板に固
定した後に、基板上で半導体チップを薄く研削する。そ
のため、基板に実装するときには、薄く研削する前の、
十分な厚みを有する半導体チップを取り扱うことにな
る。したがって、実装時に半導体チップが割れることも
ない。また、研削前の半導体チップを基板に押圧するの
で、半導体チップが反るのを防止することができる。
【０００７】（２）この半導体装置の製造方法におい
て、前記接着剤は、導電フィラーが分散されてなる異方
性導電材料であってもよい。
【０００８】（３）本発明に係る半導体装置の製造方法
は、（ａ）第１の能動面を有する第１の半導体チップを
前記第１の能動面を基板に対向させて、第１の接着剤を
介して前記基板に押圧することによって、前記第１の半
導体チップの側面に前記第１の接着剤からなる第１の接
着部を形成し、（ｂ）第２の能動面を有する第２の半導
体チップを前記第２の能動面を基板に対向させて、第２
の接着剤を介して前記基板に押圧することによって、前
記第２の半導体チップの側面に前記第２の接着剤からな
る第２の接着部を形成し、（ｃ）前記第１の半導体チッ
プの面のうち前記第１の能動面とは反対の面の側から、
前記第１の半導体チップ、前記第２の半導体チップ、前
記第１の接着部及び前記第２の接着部を、同時に研削す
ることを含む。
【０００９】本発明によれば、第１及び第２の半導体チ
ップを基板に固定した後に、基板上で各半導体チップを
薄く研削する。そのため、基板に実装するときには、薄
く研削する前の、十分な厚みを有する第１及び第２の半
導体チップを取り扱うことになる。したがって、実装時
に第１及び第２の半導体チップが割れることもない。ま
た、研削前の第１及び第２の半導体チップを基板に押圧
するので、各半導体チップが反るのを防止することがで
きる。さらに、複数の半導体チップを一括して研削する
ことができるので、生産性が優れる。
【００１０】（４）この半導体装置の製造方法におい
て、前記（ａ）工程の前に、前記第１の半導体チップを
接着する前記第１の接着剤と、前記第２の半導体チップ
を接着する前記第２の接着剤とを、前記基板上に一体的
に設けてもよい。
【００１１】（５）本発明に係る半導体装置は、上記製
造方法によって製造されてなる。
【００１２】（６）本発明に係る半導体装置は、配線パ
ターンが形成された基板と、能動面を有し前記能動面が
前記基板に対向してなる半導体チップと、前記半導体チ
ップと前記配線パターンとを電気的に接続する電極と、
前記半導体チップの側面を覆い、接着剤からなる被覆部
と、を含み、前記基板の上面から前記被覆部の上面まで
の厚みは、前記基板の上面から前記半導体チップの上面
までの厚みに、ほぼ等しい。
【００１３】本発明によれば、被覆部が、半導体チップ
の面と面一となるように半導体チップの側面に設けられ
ている。すなわち、基板の上面から被覆部の上面までの
厚みが、基板の上面から半導体チップの上面までの厚み
とほぼ等しい。ここで、基板の上面から半導体チップの
上面までの厚みとは、基板の上面から、半導体チップの
側面と被覆部とが接する部分における半導体チップの上
面までの距離をいう。また、基板の上面から被覆部の上
面までの厚みとは、基板の上面から、上記半導体チップ
の側面と被覆部とが接する部分における被覆部の上面ま
での距離をいう。
【００１４】これによれば、半導体装置の内部に、水分
や微細なゴミなどが侵入するのを防ぐことができる。ま
た、例えば被覆部が接着剤からなる場合には、半導体チ
ップの側面を含む領域に接着剤を設けて、半導体チップ
及び接着剤を同時に研削することによって、半導体装置
がうける負荷に対する耐性（機械強度）を高く保ったま
ま、半導体装置の厚みを薄くすることができる。すなわ
ち、例えば、半導体チップの側面全面を覆うことにより
半導体チップが接着剤と接する面積を大きくすることが
できるため、半導体チップの半導体装置の衝撃などに対
する耐性を高くすることができる。これにより、例え
ば、半導体装置の上面に接着剤を設けなくても、半導体
チップを基板に効果的に固定することができ、半導体装
置の厚みを小さくすることができる。
【００１５】（７）本発明に係る半導体装置は、配線パ
ターンが形成された基板と、能動面を有し前記能動面が
前記基板に対向してなり、前記配線パターンに電気的に
接続された半導体チップと、前記半導体チップと前記配
線パターンとを電気的に接続する電極と、前記半導体チ
ップの側面を覆い、接着剤からなる被覆部と、を含み、
前記被覆部は、接着剤を介して前記能動面を前記基板に
対向させて、前記半導体チップを前記基板に押圧するこ
とによって、前記半導体チップの側面に前記接着剤から
なる接着部を形成した後、前記半導体チップの面のうち
前記能動面とは反対の面の側から前記半導体チップを研
削するのと同時に、前記接着部を研削することによって
形成されてなる。
【００１６】本発明によれば、半導体装置の内部に、水
分や微細なゴミなどが侵入するのを防ぐことができる。
また、半導体チップの側面に接着部を設けて、半導体チ
ップ及び接着部を同時に研削することによって、半導体
装置がうける負荷に対する耐性（機械強度）を高く保っ
たまま、半導体装置の厚みを薄くすることができる。す
なわち、半導体チップの側面全面を覆うことにより半導
体チップが接着剤に接するの接着面積を大きくできるた
め、半導体チップの半導体装置の衝撃などに対する耐性
を高くすることができる。これにより、例えば、半導体
装置の上面に接着剤を設けなくても、半導体チップを基
板に効果的に固定することができ、半導体装置の厚みを
小さくすることができる。
【００１７】（８）この半導体装置において、前記接着
剤は、導電フィラーが分散されてなる異方性導電材料で
あってもよい。
【００１８】（９）本発明に係る回路基板は、上記半導
体装置が搭載されている。
【００１９】（１０）本発明に係る電子機器は、上記半
導体装置を有する。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。ただし、本発明は、以下の
実施の形態に限定されるものではない。
【００２１】図１（Ａ）〜図２は、本実施の形態に係る
半導体装置の製造方法を示す図であり、図３は、本実施
の形態に係る半導体装置を示す図である。本実施の形態
では、半導体チップ１０と、基板２０と、を用意する。
【００２２】半導体チップ１０は、直方体であることが
多いがその形状は限定されず、半導体ウェハを切断する
ときにその形状が決められる。半導体チップ１０には、
複数のパッド１２（電極）が形成されている。パッド１
２は、半導体チップ１０に形成された回路素子の外部電
極であり、アルミニウム又は銅などで薄く形成される。
複数のパッド１２は、半導体チップ１０の回路素子が形
成された面に形成される。詳しくは、パッド１２は、半
導体チップ１０の面の端部（例えば対向する２辺に沿っ
た端部）に形成されることが多い。
【００２３】各パッド１２には、バンプ１４が形成され
ることが多い。バンプ１４は、ボールバンプ法、電気メ
ッキ法、無電解メッキ法などで形成される。パッド１２
に突起状のバンプ１４を形成することで、半導体チップ
１０と基板２０との電気的な接続が図られる。なお、パ
ッド１２の少なくとも一部を避けて半導体チップ１０に
は、パッシベーション膜（図示しない）が形成されるこ
とが多い。
【００２４】基板２０は、有機系又は無機系のいずれの
材料から形成されたものであってもよく、これらの複合
構造からなるものであってもよい。有機系の材料から形
成された基板２０として、例えばポリイミド樹脂からな
るフレキシブル基板が挙げられる。また、無機系の材料
から形成された基板２０として、例えばセラミック基板
やガラス基板が挙げられる。有機系及び無機系の材料の
複合構造として、例えばガラスエポキシ基板が挙げられ
る。なお、基板２０として、多層基板やビルドアップ型
基板を用いてもよい。
【００２５】基板２０には、配線パターン２２が形成さ
れている。配線パターン２２は、複数の配線が所定の形
状に引き廻されて構成されている。複数の配線のいずれ
かは、バンプ１４との電気的接続部（例えばランド）を
有する。
【００２６】図１（Ａ）及び図１（Ｂ）に示すように、
半導体チップ１０を基板２０に固定する工程を説明す
る。詳しくは、半導体チップ１０を、接着剤２４によっ
て基板２０に固定する。
【００２７】まず、図１（Ａ）に示すように、基板２０
をステージ３０に配置する。基板２０には、接着剤２４
が設けられる。接着剤２４は、所定のエネルギー（熱又
は光など）が加えられることによって、その接着力が発
現する性質を有する。例えば、接着力が熱エネルギーで
発現する場合には、接着剤２４として、熱硬化性の樹脂
を使用してもよく、熱可塑性の樹脂を使用してもよい。
接着剤２４は、図示するように基板２０上に設けてもよ
く、あるいは半導体チップ１０に設けてもよい。
【００２８】図１（Ａ）に示すように、半導体チップ１
０は、パッド１２（バンプ１４）が形成された面を基板
２０に向けて配置される。すなわち、ツール３２によっ
て、半導体チップ１０におけるパッド１２が形成された
面とは反対の面を、基板２０の方向に押圧する。
【００２９】本実施の形態では、半導体チップ１０を基
板２０に押圧することによって、半導体チップ１０を基
板２０に固定するとともに、バンプ１４と配線パターン
２２との電気的な接続を図る。あるいは、両者間の電気
的な接続が図れない程度に押圧して、半導体チップ１０
を基板２０に固定してもよい。その場合は、後述の研削
工程を行った後に、半導体チップ４０（図３参照）を基
板２０にさらに押圧して、バンプ１４と配線パターン２
２との電気的な接続を図ればよい。
【００３０】本実施の形態では、接着剤２４として、異
方性導電材料を使用する。異方性導電材料は、絶縁性接
着剤（バインダ）に導電フィラー２６が分散されたもの
で、分散剤（シリカ系フィラーなど）が添加される場合
もある。バインダとして熱硬化性の樹脂が使用されるこ
とが多い。異方性導電材料は、シート状の異方性導電膜
であってもよいし、ペースト状の異方性導電ペーストで
あってもよい。半導体チップ１０のバンプ１４と、基板
２０の配線パターン２２と、の間で導電フィラー２６が
押し潰されることによって、両者間の電気的な接続が図
られる。
【００３１】図１（Ｂ）に示すように、ツール３２を半
導体チップ１０に向けて下降させ、半導体チップ１０を
基板２０の方向に押圧する。例えば、ツール３２で１０
〜２０秒程度、半導体チップ１０を押圧する。接着剤２
４が熱エネルギーによって接着力が発現する性質を有す
る場合には、半導体チップ１０を押圧しながら加熱す
る。その場合、ツール３２によって半導体チップ１０を
加熱してもよいし、ステージ３０によって基板２０を加
熱してもよい。
【００３２】半導体チップ１０を基板２０に押圧するこ
とによって、接着剤２４の一部を半導体チップ１０の外
側に排出する。こうして、半導体チップ１０の側面に、
接着剤２４の一部からなる接着部２５を形成する。本実
施の形態では、押圧する工程において、半導体チップ１
０は比較的厚い（例えば厚さ約６００μｍ−７００μ
ｍ）ので、接着部２５は半導体チップ１０の押圧面（基
板２０とは反対の面）よりも低い位置に設けられること
が多い。そのため、押圧工程において、ツール３２に
は、接着剤２４（詳しくは接着部２５）が付着しにくく
なっている。すなわち、押圧工程において、ツール３２
と半導体チップ１０との間に、接着剤２４（詳しくは接
着部２５）の付着防止用のシート（例えばフッ素樹脂の
シート）を介在させる必要がない。したがって、ツール
３２の押圧力がシートで吸収されることもないので、ツ
ール３２の押圧力を確実に半導体チップ１０に伝達する
ことができる。あるいは、接着部２５は、半導体チップ
１０の押圧面よりも高い位置に設けられてもよい。その
場合、半導体チップ１０を、基板２０に確実に固定する
ことができる。なお、研削前の接着部２５の高さは、研
削後の半導体チップ４０（図３参照）の高さよりも高く
設けられる。
【００３３】こうして、半導体チップ１０を基板２０に
固定することができる。本実施の形態では、接着剤２４
が半導体チップ１０の側面にも設けられるので、より確
実に半導体チップ１０と基板２０とを固定することがで
きる。なお、本実施の形態において、樹脂などの接着剤
又は樹脂封止などで、改めて半導体チップ１０を基板２
０に固定してもよい。
【００３４】次に、図２に示すように、基板２０に固定
された半導体チップ１０を研削する。詳しくは、半導体
チップ１０における基板２０とは反対側（能動面とは反
対の面側）を研削する。その場合、半導体チップ１０の
側面に設けられた接着部２５も同時に研削する。例え
ば、基板２０を、ステージ上において、テープ（ＵＶテ
ープなど）３４に貼り付けて保持し、研削ツール３６に
備えられる砥石などで半導体チップ１０及び接着部２５
を研削してもよい。その場合、研削によって、半導体チ
ップ１０に横方向（基板２０の面と平行な方向）の応力
が生じても、接着部２５によってその応力を好適に受け
止めて、半導体チップ１０が基板２０から剥離するのを
防止することができる。
【００３５】研削していくと、研削くずが生じる。本実
施の形態では、半導体チップ１０が基板２０に搭載され
た後に研削するので、研削くずが両者間の電気的接続部
（バンプ１４と配線パターン２２との接続部）に侵入す
るのを防止することができる。したがって、半導体装置
の電気的な接続不良の発生を抑えることができる。
【００３６】こうして、図３に示すように、薄型の半導
体装置１を製造することができる。本実施の形態に係る
半導体装置は、半導体チップ４０と、基板２０と、を含
む。本実施の形態に係る半導体装置は、上述の半導体装
置の製造方法から導かれる構成を含む。半導体チップ４
０は、半導体チップ１０が薄く研削されて形成されたも
のである。半導体チップ４０の厚さは、例えば約５０μ
ｍであってもよい。半導体チップ４０は、半導体チップ
４０の上面４２及び半導体チップ４０の側面４４を有
し、半導体チップ４０の上面４２とは反対の面（下面）
が基板２０に接着剤２４で接着されている。
【００３７】接着剤２４は、半導体チップ４０の側面に
形成された被覆部２８を有する。被覆部２８は、半導体
チップ４０の側面４４において、半導体チップ４０の上
面４２と面一となる部分を有する。言い換えれば、半導
体装置１の上面は、半導体チップ４０の上面４２及び被
覆部２８の上面２９によって、平坦な面として構成され
る。すなわち、基板２０の上面２７から半導体チップ４
０の上面４２までの厚みと、基板２０の上面２７から被
覆部２８の上面２９までの厚みと、はほぼ等しく設けら
れる。ここで、基板２０の上面２７から半導体チップ４
０の上面４２までの厚みとは、基板２０の上面２７か
ら、半導体チップ４０の側面４４と被覆部２８とが接す
る部分における半導体チップ４０の上面４２までの距離
をいう。また、基板２０の上面２７から被覆部２８の上
面２９までの厚みとは、基板２０の上面２７から、上記
半導体チップ４０の側面と被覆部２８とが接する部分に
おける被覆部２８の上面２９までの距離をいう。あるい
は、接着剤２４は、半導体チップ４０の上面４２を除い
て、半導体チップ４０の各面に密着して設けられている
ということもできる。
【００３８】これによれば、被覆部２８が、半導体チッ
プ４０の面と面一となるように半導体チップ４０の側面
４４にも設けられているので、半導体装置の耐湿性を向
上させることができる。すなわち、半導体装置の内部
に、水分や微細なゴミなどが侵入するのを可能な限り防
ぐことができる。また、半導体チップ４０の上面４２と
側面４４とのうち、側面４４に接着剤２４（詳しくは接
着部２５）を設けて、半導体チップ１０及び接着剤２４
（詳しくは接着部２５）を同時に研削することによっ
て、半導体装置がうける負荷に対する耐性（機械強度）
を高く保ったまま、半導体装置の厚みを薄くすることが
できる。すなわち、半導体チップ４０の側面４４の全面
を覆うことにより半導体チップ４０が接着剤２４との接
着面積を大きくすることができるため、半導体チップ４
０の半導体装置の衝撃などに対する耐性を高くすること
ができる。これにより、例えば、半導体装置の上面４２
に接着剤２４を設けなくても、半導体チップ４０を基板
２０に効果的に固定することができ、半導体装置の厚み
を小さくすることができる。
【００３９】図３に示す例では、半導体装置１は、外部
端子５０をさらに含む。外部端子５０は、図示しないス
ルーホールを介して配線パターン２２に電気的に接続さ
れ、基板２０における半導体チップ１０とは反対側に設
けられている。外部端子５０は、ハンダボールであって
もよく、ハンダを印刷してリフロー工程を経て形成され
てもよい。
【００４０】本実施の形態に係る半導体装置によれば、
取り扱いに優れる製造方法で、薄型かつ高集積の半導体
装置を提供することができる。
【００４１】（変形例）図４は、本実施の形態の変形例
に係る半導体装置の製造方法を説明する図である。本変
形例では、１つの基板２０に複数の半導体チップ１０を
固定し、その後、複数の半導体チップ１０を一括して研
削する。
【００４２】基板２０は、半導体チップ１０を搭載する
複数の領域を有する。基板２０上において、半導体チッ
プ１０を搭載する複数の領域は、例えばマトリクス状に
並べて配置されてもよい。
【００４３】接着剤２４は、基板２０における半導体チ
ップ１０を搭載する複数の領域を含むように一体的に設
けてもよい。これによって、簡単に接着剤２４を設ける
ことができる。なお、図４に示す例では、シート状（フ
ィルム状）の接着剤２４を設けている。
【００４４】基板２０に複数の半導体チップ１０を固定
した後、複数の半導体チップ１０を一括して研削する。
詳しくは、複数の半導体チップ１０の基板２０とは反対
側を、接着剤２４（詳しくは上述の接着部）とともに研
削する。その場合、基板２０上の複数の半導体チップ１
０の全てを一括して研削してもよいし、そのうちの２以
上の半導体チップ１０を一括して研削してもよい。これ
によれば、複数の半導体チップ１０を同時に薄くするこ
とができるので、生産性が優れる。また、複数の半導体
チップ１０は、電気的に接続される基板２０に並べられ
るので、研削するために改めて半導体チップ１０を並べ
る手間が省略できる。
【００４５】その後、基板２０は、半導体チップ１０ご
とに切削切断され、上述の半導体装置１が製造される。
本変形例によれば、上述の効果に加えて、生産性が優れ
る製造方法を提供することができるという効果がある。
【００４６】図５には、本実施の形態に係る半導体装置
（変形例を含む）を実装した回路基板１００が示されて
いる。回路基板１００には、例えば、ガラスエポキシ基
板などの有機系基板を使用することが一般的である。回
路基板１００には、銅などからなる配線パターンが所望
の回路となるように形成されていて、それらの配線パタ
ーンと半導体装置の外部端子とを機械的に接続すること
でそれらの電気的導通を図る。
【００４７】そして、本発明を適用した半導体装置を有
する電子機器として、図６には、ノート型パーソナルコ
ンピュータ２００、図７には携帯電話が示されている。
【図面の簡単な説明】
【図１】図１（Ａ）及び図１（Ｂ）は、本発明を適用し
た実施の形態に係る半導体装置の製造方法を示す図であ
る。
【図２】図２は、本発明を適用した実施の形態に係る半
導体装置の製造方法を示す図である。
【図３】図３は、本発明を適用した実施の形態に係る半
導体装置を示す図である。
【図４】図４は、本発明を適用した実施の形態の変形例
に係る半導体装置の製造方法を説明するための図であ
る。
【図５】図５は、本発明を適用した実施の形態に係る半
導体装置が実装された回路基板を示す図である。
【図６】図６は、本発明を適用した実施の形態に係る半
導体装置を有する電子機器を示す図である。
【図７】図７は、本発明を適用した実施の形態に係る半
導体装置を有する電子機器を示す図である。
【符号の説明】
１０ 半導体チップ １２ パッド １４ バンプ ２０ 基板 ２２ 配線パターン ２４ 接着剤 ２５ 接着部 ２６ 導電フィラー ２７ 基板の上面 ２８ 被覆部 ２９ 被覆部の上面 ４０ 半導体チップ ４２ 半導体チップの上面 ４４ 半導体チップの側面
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１４年１１月２９日（２００２．１１．
２９）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 （ａ）能動面を有する半導体チップを前
    記能動面を基板に対向させて、接着剤を介して前記基板
    に押圧することによって、前記半導体チップの側面に前
    記接着剤からなる接着部を形成し、 （ｂ）前記半導体チップの面のうち前記能動面とは反対
    の面の側から、前記半導体チップ及び前記接着部を同時
    に研削することを含む半導体装置の製造方法。
  2. 【請求項２】 請求項１記載の半導体装置の製造方法に
    おいて、 前記接着剤は、導電フィラーが分散されてなる異方性導
    電材料である半導体装置の製造方法。
  3. 【請求項３】 （ａ）第１の能動面を有する第１の半導
    体チップを前記第１の能動面を基板に対向させて、第１
    の接着剤を介して前記基板に押圧することによって、前
    記第１の半導体チップの側面に前記第１の接着剤からな
    る第１の接着部を形成し、 （ｂ）第２の能動面を有する第２の半導体チップを前記
    第２の能動面を基板に対向させて、第２の接着剤を介し
    て前記基板に押圧することによって、前記第２の半導体
    チップの側面に前記第２の接着剤からなる第２の接着部
    を形成し、 （ｃ）前記第１の半導体チップの面のうち前記第１の能
    動面とは反対の面の側から、前記第１の半導体チップ、
    前記第２の半導体チップ、前記第１の接着部及び前記第
    ２の接着部を、同時に研削することを含む半導体装置の
    製造方法。
  4. 【請求項４】 請求項３記載の半導体装置の製造方法に
    おいて、 前記（ａ）工程の前に、前記第１の半導体チップを接着
    する前記第１の接着剤と、前記第２の半導体チップを接
    着する前記第２の接着剤とを、前記基板上に一体的に設
    ける半導体装置の製造方法。
  5. 【請求項５】 請求項１から請求項４のいずれかに記載
    の半導体装置の製造方法によって製造されてなる半導体
    装置。
  6. 【請求項６】 配線パターンが形成された基板と、 能動面を有し前記能動面が前記基板に対向してなる半導
    体チップと、 前記半導体チップと前記配線パターンとを電気的に接続
    する電極と、 前記半導体チップの側面を覆い、接着剤からなる被覆部
    と、 を含み、 前記基板の上面から前記被覆部の上面までの厚みは、前
    記基板の上面から前記半導体チップの上面までの厚み
    に、ほぼ等しい半導体装置。
  7. 【請求項７】 配線パターンが形成された基板と、 能動面を有し前記能動面が前記基板に対向してなり、前
    記配線パターンに電気的に接続された半導体チップと、 前記半導体チップと前記配線パターンとを電気的に接続
    する電極と、 前記半導体チップの側面を覆い、接着剤からなる被覆部
    と、 を含み、 前記被覆部は、接着剤を介して前記能動面を前記基板に
    対向させて、前記半導体チップを前記基板に押圧するこ
    とによって、前記半導体チップの側面に前記接着剤から
    なる接着部を形成した後、前記半導体チップの面のうち
    前記能動面とは反対の面の側から前記半導体チップを研
    削するのと同時に、前記接着部を研削することによって
    形成されてなる半導体装置。
  8. 【請求項８】 請求項７記載の半導体装置において、 前記接着剤は、導電フィラーが分散されてなる異方性導
    電材料である半導体装置。
  9. 【請求項９】 請求項５から請求項８のいずれかに記載
    の半導体装置が搭載されてなる回路基板。
  10. 【請求項１０】 請求項５から請求項８のいずれかに記
    載の半導体装置を有する電子機器。
JP2001344176A 2001-11-09 2001-11-09 半導体装置及びその製造方法、回路基板並びに電子機器 Withdrawn JP2003152021A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2001344176A JP2003152021A (ja) 2001-11-09 2001-11-09 半導体装置及びその製造方法、回路基板並びに電子機器
US10/269,942 US20030089973A1 (en) 2001-11-09 2002-10-15 Semiconductor device and method of manufacturing the same, circuit board, and electronic equipment
CN02149862A CN1417842A (zh) 2001-11-09 2002-11-07 半导体装置及其制造方法、电路板和电子设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001344176A JP2003152021A (ja) 2001-11-09 2001-11-09 半導体装置及びその製造方法、回路基板並びに電子機器

Publications (1)

Publication Number Publication Date
JP2003152021A true JP2003152021A (ja) 2003-05-23

Family

ID=19157742

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001344176A Withdrawn JP2003152021A (ja) 2001-11-09 2001-11-09 半導体装置及びその製造方法、回路基板並びに電子機器

Country Status (3)

Country Link
US (1) US20030089973A1 (ja)
JP (1) JP2003152021A (ja)
CN (1) CN1417842A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007013716A (ja) * 2005-06-30 2007-01-18 Kyocera Kinseki Corp 圧電発振器の製造方法
JP2016048795A (ja) * 2009-12-18 2016-04-07 シュバイツァー エレクトロニク アーゲー 導体構造要素及び導体構造要素を製造するための方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3921459B2 (ja) * 2003-07-11 2007-05-30 ソニーケミカル＆インフォメーションデバイス株式会社 電気部品の実装方法及び実装装置
US7867878B2 (en) * 2007-09-21 2011-01-11 Infineon Technologies Ag Stacked semiconductor chips

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH063819B2 (ja) * 1989-04-17 1994-01-12 セイコーエプソン株式会社 半導体装置の実装構造および実装方法
US5121190A (en) * 1990-03-14 1992-06-09 International Business Machines Corp. Solder interconnection structure on organic substrates
US5656862A (en) * 1990-03-14 1997-08-12 International Business Machines Corporation Solder interconnection structure
US5136365A (en) * 1990-09-27 1992-08-04 Motorola, Inc. Anisotropic conductive adhesive and encapsulant material
KR100280762B1 (ko) * 1992-11-03 2001-03-02 비센트 비.인그라시아 노출 후부를 갖는 열적 강화된 반도체 장치 및 그 제조방법
DE69426347T2 (de) * 1993-09-29 2001-05-17 Matsushita Electric Ind Co Ltd Verfahren zum Montieren einer Halbleiteranordnung auf einer Schaltungsplatte und eine Schaltungsplatte mit einer Halbleiteranordnung darauf
JP3400877B2 (ja) * 1994-12-14 2003-04-28 三菱電機株式会社 半導体装置及びその製造方法
US5659203A (en) * 1995-06-07 1997-08-19 International Business Machines Corporation Reworkable polymer chip encapsulant
US5682066A (en) * 1996-08-12 1997-10-28 Motorola, Inc. Microelectronic assembly including a transparent encapsulant
US5903056A (en) * 1997-04-21 1999-05-11 Lucent Technologies Inc. Conductive polymer film bonding technique
US6081997A (en) * 1997-08-14 2000-07-04 Lsi Logic Corporation System and method for packaging an integrated circuit using encapsulant injection
US6074895A (en) * 1997-09-23 2000-06-13 International Business Machines Corporation Method of forming a flip chip assembly
US6495083B2 (en) * 1997-10-29 2002-12-17 Hestia Technologies, Inc. Method of underfilling an integrated circuit chip
US6248614B1 (en) * 1999-03-19 2001-06-19 International Business Machines Corporation Flip-chip package with optimized encapsulant adhesion and method
US6528408B2 (en) * 2001-05-21 2003-03-04 Micron Technology, Inc. Method for bumped die and wire bonded board-on-chip package

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007013716A (ja) * 2005-06-30 2007-01-18 Kyocera Kinseki Corp 圧電発振器の製造方法
JP2016048795A (ja) * 2009-12-18 2016-04-07 シュバイツァー エレクトロニク アーゲー 導体構造要素及び導体構造要素を製造するための方法

Also Published As

Publication number Publication date
US20030089973A1 (en) 2003-05-15
CN1417842A (zh) 2003-05-14

Similar Documents

Publication Publication Date Title
US6424050B1 (en) Semiconductor device
US6985362B2 (en) Printed circuit board and electronic package using same
KR100356771B1 (ko) 반도체장치 및 그의 제조방법
JP3994262B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
US7640655B2 (en) Electronic component embedded board and its manufacturing method
JP2006060128A (ja) 半導体装置
JP2001298115A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP3654116B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
US7768140B2 (en) Semiconductor device
US6335563B1 (en) Semiconductor device, method of fabricating the same, circuit board, and electronic device
US20030183944A1 (en) Semiconductor device and manufacturing method for the same, circuit board, and electronic device
WO2006100738A1 (ja) 半導体装置及びその製造方法
US20050156311A1 (en) Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument
US7847414B2 (en) Chip package structure
JP2003152021A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP3501281B2 (ja) 半導体装置
JP2002026071A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2008147367A (ja) 半導体装置及びその製造方法
US20050006793A1 (en) Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument
KR100401018B1 (ko) 반도체패키지를 위한 웨이퍼의 상호 접착 방법
JP3841135B2 (ja) 半導体装置、回路基板及び電子機器
JP4310631B2 (ja) 半導体装置、回路基板並びに電子機器
JP2003037210A (ja) 半導体装置およびその製造方法
JPH11354580A (ja) 半導体装置及びその製造方法
JP3337922B2 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20031215

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20031224

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20040223