KR100888712B1 - 컴플라이언트 전기 단자들을 갖는 반도체 디바이스, 이반도체 디바이스를 포함하는 장치, 및 그 제조 방법들 - Google Patents

컴플라이언트 전기 단자들을 갖는 반도체 디바이스, 이반도체 디바이스를 포함하는 장치, 및 그 제조 방법들 Download PDF

Info

Publication number
KR100888712B1
KR100888712B1 KR1020047003591A KR20047003591A KR100888712B1 KR 100888712 B1 KR100888712 B1 KR 100888712B1 KR 1020047003591 A KR1020047003591 A KR 1020047003591A KR 20047003591 A KR20047003591 A KR 20047003591A KR 100888712 B1 KR100888712 B1 KR 100888712B1
Authority
KR
South Korea
Prior art keywords
compliant
dielectric layer
pads
forming
metal coating
Prior art date
Application number
KR1020047003591A
Other languages
English (en)
Other versions
KR20040047822A (ko
Inventor
루츠마이클에이.
Original Assignee
다우 코닝 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다우 코닝 코포레이션 filed Critical 다우 코닝 코포레이션
Publication of KR20040047822A publication Critical patent/KR20040047822A/ko
Application granted granted Critical
Publication of KR100888712B1 publication Critical patent/KR100888712B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0613—Square or rectangular array
    • H01L2224/06131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01052—Tellurium [Te]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01058—Cerium [Ce]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)

Abstract

반도체 기판의 표면에 배열된 다수의 I/O 패드들, 컴플라이언트 유전층, 외부 유전층 및 다수의 전기적으로 전도성인 컴플라이언트 배선 범프들(즉, 컴플라이언트 범프들)을 포함하는 반도체 디바이스(예를 들어, 칩 스케일 패키지(CSP))가 개시된다. 컴플라이언트 범프들은 반도체 디바이스의 전기 단자들을 형성할 수 있다. 상기 컴플라이언트 유전층은 외부 유전층과 반도체 기판의 표면 사이에 위치된다. 외부 유전층 및 컴플라이언트 유전층 둘다는 이들을 통해 연장되는 다수의 개구부들(즉, 홀들)을 갖는다. 컴플라이언트 범프들은 각각 I/O 패드들의 개별적인 I/O 패드 위에 형성되고, 제 1 컴플라이언트 유전층 및 외부 유전층 내의 개구부들의 개별적인 개구부를 통해 연장된다. 컴플라이언트 범프들은 각각 전기적으로 전도성인 컴플라이언트 몸체, 및 전기적으로 전도성인 솔더가능한 전도체 요소를 포함한다. 컴플라이언트 몸체들은 솔더가능한 전도체 요소들과 대응하는 I/O 패드들 사이에 위치된다. 컴플라이언트 몸체들은 솔더가능한 전도체 요소들과 대응하는 I/O 패드들 사이에 기계적으로 유연한 전기 전도성 경로들을 형성한다. 이러한 반도체 디바이스를 형성하는 몇 개의 방법들이 개시된다. 이러한 반도체 디바이스를 포함하는 장치, 및 이 장치를 형성하는 방법이 또한 개시된다.
반도체 디바이스, 본딩 패드, 컴플라이언트 범프, 컴플라이언트 유전층

Description

컴플라이언트 전기 단자들을 갖는 반도체 디바이스, 이 반도체 디바이스를 포함하는 장치, 및 그 제조 방법들{SEMICONDUCTOR DEVICE WITH COMPLIANT ELECTRICAL TERMINALS, APPARATUS INCLUDING THE SEMICONDUCTOR DEVICE, AND METHODS FOR FORMING SAME}
본 발명은 일반적으로 단자들을 갖는 전기 장치에 관한 것으로서, 특히 전기 연결들을 형성하는 영역 어레이 단자들(area array terminals)을 갖는 전기 장치에 관한 것이다.
집적 회로를 제조하는 동안, 반도체 기판에 형성되어 궁극적으로 외부 디바이스들에 연결되는 신호 라인들은 입/출력(I/O) 패드들이라 칭하는 평평한 금속 컨택 영역들에서 종결된다. 제조 이후, 집적 회로(즉, 칩)는 전형적으로 보호 반도체 디바이스 패키지 내에 고정된다. 이후, 집적 회로의 각 I/O 패드가 디바이스 패키지의 1개 이상의 전기 단자들에 연결된다.
디바이스 패키지의 전기 단자들은 전형적으로 패키지의 주변부 주위에 배열되거나, 패키지의 아랫면에 걸쳐서 2차원 어레이로 배열된다. 전형적으로, 집적 회로의 I/O 패드들을 디바이스 패키지의 단자들에 연결하는 데에는 금속 도체들이 이용된다. 금속 도체들은, 예를 들어 가는 금속 본드 와이어들, 디바이스 패키지의 표면 위에 그리고/또는 표면 내에 형성되는 "트레이스(trace)들"(즉, 신호 라인들), 테이프 자동화 본딩(tape automated bonding) 또는 TAB 테이프와 같은 유연한 캐리어 필름(flexible carrier film) 또는 적층물(laminate) 위에 그리고/또는 그 내에 형성된 트레이스들, 또는 리드 프레임(lead frame)이 될 수 있다. 주변 단자 디바이스 패키지들은, 예를 들어 배선 장치(interconnect apparatus)의 홀들 내에 삽입하기 위한 "핀들"이라 칭하는 단자들, 또는 배선 장치의 노출된 표면 위의 평평한 금속 컨택 영역들에 부착하기 위한 "리드들"이라 칭하는 단자들을 가질 수 있다. 영역 어레이 단자 디바이스 패키지들은 전형적으로 배선 장치의 노출된 표면 위의 평평한 금속 패드들에 부착하기 위한 솔더(solder) "볼들(balls)" 또는 "범프들(bumps)"을 갖는다.
영역 어레이 단자 패키지들은 디바이스 패키지의 아랫면에 걸쳐 2차원 어레이로 배열된 단자들을 갖는다. 결과로서, 수백개의 단자들을 갖는 영역 어레이 단자 패키지들의 물리적인 치수들은 그들의 주변 단자의 물리적인 치수들 보다 훨씬 작다. 이러한 보다 작은 패키지들은 랩탑 및 팜톱 컴퓨터들과 같은 휴대용 디바이스 응용들 및 셀룰러 전화와 같은 포켓용 통신 장치들에서 매우 바람직하다. 또한, 집적 회로 I/O 패드들로부터 디바이스 패키지 단자들까지의 신호 라인들의 길이들이 보다 짧으며, 이에 따라 그리드 어레이 디바이스 패키지들의 고주파 전기 성능은 전형적으로 대응하는 주변 단자 디바이스 패키지들의 성능 보다 우수하다.
제어 컬랩스 칩 연결(Controlled collapse chip connection: C4)은 기판(예를 들어, 유리 섬유-에폭시 인쇄 회로 기판 물질 또는 세라믹 기판)에 집적 회로를 직접 부착하는 잘 알려진 방법이다. 이러한 C4 부착 방법은 일반적으로 "플립 칩" 부착 방법이라 칭한다. C4 부착 준비시, 집적 회로의 I/O 패드들은 전형적으로 집적 회로의 아랫면에 2차원 어레이로 배열되고, 대응하는 본딩 패드들의 세트는 기판의 윗면에 형성된다. 솔더 "범프"가 집적 회로의 I/O 패드들 각각에 형성된다. 예를 들어, 솔더 합금의 몇 개의 구성 금속층들이 집적 회로의 I/O 패드들에 증착될 수 있다. 이러한 금속층들이 증착된 후에는, 집적 회로가 가열되어 금속층들을 용해시킨다. 용해된 금속들은 함께 혼합되어 솔더 합금을 형성할 수 있는바, 이 솔더 합금의 표면 장력에 의해 상기 용해된 솔더 합금은 집적 회로의 I/O 패드들 위에 반구상의 솔더 "범프들"을 형성할 수 있다. 솔더 페이스트가 전형적으로 기판의 본딩 패드들 각각에 증착된다.
기판에 집적 회로를 C4 부착하는 동안, 집적 회로의 I/O 패드들 위의 솔더 범프들은 기판의 대응하는 본딩 패드들 위의 솔더 페이스트와 물리적으로 접촉하도록 배치된다. 이후, 기판 및 집적 회로는 솔더가 용해 또는 "리플로우(reflow)(즉, 재유동)"되도록 충분히 오래 가열된다. 솔더가 냉각되면, 집적 회로의 I/O 패드들은 기판의 본딩 패드들에 전기적으로 그리고 기계적으로 결합된다.
보편적인 타입의 영역 어레이 단자 디바이스 패키지는 "플립 칩" 볼 그리드 어레이(BGA) 디바이스 패키지이다. 전형적인 "플립 칩" BGA 디바이스 패키지는 상기 설명한 C4 또는 "플립 칩" 부착 방법을 이용하여 보다 큰 패키지 기판의 윗면에 장착된 집적 회로를 포함한다. 기판은 2 세트의 본딩 패드들, 즉 집적 회로에 인접하는 윗면에 배열된 제 1 세트 및 BGA 디바이스 패키지의 아랫면에 걸쳐서 2차원 어레이로 배열된 제 2 세트를 포함한다. 기판 위에 그리고/또는 기판 내에 형성된 1개 이상의 전기 전도성인 트레이스들(즉, 신호 라인들)의 층들이 제 1, 2 본딩 패드들의 세트들의 각각의 부재들을 연결한다. 제 2 본딩 패드들의 세트의 부재들은 디바이스 패키지 단자들의 기능을 한다. 솔더 볼이 제 2 본딩 패드들의 세트의 각 부재에 부착된다. 솔더 볼들에 의해, BGA 디바이스 패키지는 배선 장치(예를 들어, PCB)에 표면 장착될 수 있다.
전형적으로 집적 회로와 패키지 기판의 열 팽창 계수(CTE)들이 다르기 때문에, 문제가 발생한다. 이러한 CTE의 차이는 상기 설명한 솔더 리플로우 공정 동안 솔더 범프들 내에 기계적인 스트레스들을 생성한다. 또한, 패키지 기판에 집적 회로를 부착한 이후, 집적 회로는 공정 동안에는 전력을 소모하면서 가열되고, 공정되지 않을 때에는 냉각된다. 또한, 집적 회로와 패키지 기판의 CTE의 차이는 결과적인 열 사이클링 동안 솔더 범프들 내에 기계적인 스트레스들을 생성한다. 이러한 기계적인 스트레스들을 저지하지 않는 다면, 이들은 전형적으로 용인불가능한 작은 수의 열 사이클 이후 솔더 범프 연결들을 마모시키고 끊어지게 한다.
상기 설명한 CTE 불일치 문제에 대한 일반적인 해결책은 "플립 칩" 부착 공정의 마지막 부분 동안 집적 회로와 기판 사이의 영역에 언더필 물질층(underfill material layer)(즉, 하부 충전 물질층)을 형성하는 것이다. 이 언더필 물질은 C4 연결들을 캡슐화하고 칩을 기판에 기계적으로 "고정(lock)"시켜, 열 사이클링 동안 솔더 범프 연결들의 기계적인 스트레스를 감소시킴으로써, 솔더 범프 연결들의 신뢰도를 상당히 증가시킨다. 그러나, 주목할 사항으로서, 솔더 범프 스트레스들을 줄이기 위해 이러한 언더필 물질을 이용하게 되면, 이러한 언더필된 집적 회로 디바이스 패키지들의 재공정(rework)이 매우 어렵기 때문에 다른 문제들이 발생한다. 또한, 언더필 공정은 시간 소모적이며, 반도체 디바이스 제조 산업이 제거하기를 원하는 공정이다.
"칩 스케일 패키지" 또는 CSP라는 용어는 집적 회로의 대응하는 치수들의 1.2배 이하의 치수들을 갖는 BGA 디바이스 패키지를 설명하는 데에 이용된다. 이들의 보다 작은 크기로 인해, CSP들은 휴대용 디바이스 응용들에 특히 매력적이다. CSP의 기판은, 예를 들어 유연한 필름 또는 적층물(예를 들어, 폴리이미드 필름/적층물), 강성 물질(rigid material)(예를 들어, 유리 섬유-에폭시 인쇄 회로 기판 물질 또는 세라믹) 또는 리드 프레임이 될 수 있다.
보다 큰 BGA 디바이스 패키지들과 달리, 솔더 볼이 아닌 솔더 범프가 (예를 들어, 솔더 범프들이 집적 회로의 I/O 패드들 위에 형성되는 방법과 유사한 방법으로) CSP 기판의 제 2 본딩 패드들의 세트의 각 부재 위에 형성된다. CSP들의 솔더 범프들은 CSP가 배선 장치(예를 들어, PCB)에 표면 장착될 수 있게 한다. CSP 기판과 배선 장치 간의 CTE 불일치가 비교적 작은 경우, CSP와 배선 장치 사이에 형성된 솔더 범프 연결들은, 종종 CSP 기판과 배선 장치 사이의 영역을 언더필 물질로 채워야 하는 어떠한 요건도 없기 때문에 충분히 신뢰할만하다. 이러한 상황에서, 배선 장치로부터 결점이 있는 CSP를 제거한 다음 다른 CSP로 이를 교체하는 것(즉, CSP의 재공정)은 비교적 쉽다.
그러나, 어떠한 경우들에 있어서, CSP는 단지 I/O 패드들 주위의 집적 회로의 아랫면에 얇은 보호 코팅을 한 다음, I/O 패드들 위에 솔더 범프들을 형성함으로써 형성된다. 이 경우, CSP가 배선 장치(예를 들어, PCB)에 표면 장착될 때, 집적 회로 기판과 배선 장치 사이에는 어떠한 CSP 기판도 없다. 이러한 상황에서, 집적 회로와 배선 장치 간의 CTE 불일치로 인해 온도 사이클링 동안 생성되는 솔더 범프들 내의 기계적인 스트레스들은 용인불가능한 작은 수의 열 사이클 이후 솔더 범프 연결들을 마모시키고 끊어지게 한다.
본 발명은 컴플라이언트 전기 단자들(compliant electrical terminals)을 갖는 집적 회로 디바이스에 관한 것으로서, 여기서 상기 컴플라이언트 전기 단자들은, 집적 회로 디바이스와 배선 장치 간의 CTE 불일치에도 불구하고, 그리고 언더필 물질의 이용을 필요로 하지 않으면서, 집적 회로 디바이스와 이 집적 회로 디바이스가 부착되는 배선 장치(예를 들어, PCB) 간에 상당히 신뢰성있는 전기적인 연결들을 달성한다.
반도체 기판의 표면에 배열된 다수의 입/출력(I/O) 패드들, 컴플라이언트 유전층, 외부 유전층 및 다수의 전기적으로 전도성인 컴플라이언트 배선 범프들(즉, 컴플라이언트 범프들)을 포함하는 반도체 디바이스가 개시된다. 이 반도체 디바이스는, 예를 들어 칩 스케일 패키지(CSP)가 될 수 있다. 컴플라이언트 범프들은 반도체 디바이스의 전기 단자들을 형성할 수 있다.
상기 컴플라이언트 유전층은 외부 유전층과 반도체 기판의 표면 사이에 위치된다. 외부 유전층 및 컴플라이언트 유전층 둘다는 이들을 통해 연장되는 다수의 개구부들(즉, 홀들)을 갖는다. 컴플라이언트 범프들은 각각 I/O 패드들의 개별적인 I/O 패드 위에 형성되고 이에 대응하며, 제 1 컴플라이언트 유전층 및 외부 유전층 내의 개별적인 개구부들을 통해 연장된다.
컴플라이언트 범프들은 각각 전기적으로 전도성인 컴플라이언트 몸체(body), 및 전기적으로 전도성인 솔더가능한 전도체 요소(solderable conductor element)를 포함한다. 컴플라이언트 몸체들은 솔더가능한 전도체 요소들과 대응하는 I/O 패드들 사이에 위치된다. 컴플라이언트 몸체들은 솔더가능한 전도체 요소들과 대응하는 I/O 패드들 사이에 기계적으로 유연한 전기 전도성 경로들을 형성한다.
솔더가능한 전도체 요소들은 각각 솔더 가용성(solder wettable)이다. 즉, 솔더가능한 전도체 요소들의 노출된 표면들과 접촉하는 용해된 솔더는 이러한 표면들에 들러붙을 것이며, 이에 따라 솔더는 솔더가능한 전도체 요소들을 반도체 디바이스가 연결될 요소(즉, 연결 요소)의 대응하는 본딩 패드들에 전기적으로 그리고 기계적으로 결합시키는 데에 이용될 수 있다.
컴플라이언트 몸체들은 컴플라이언트 범프들이 임계값 미만의 힘들에서 탄성적으로 변형될 수 있게 한다. 결과로서, 컴플라이언트 범프들은 솔더 범프 연결들에 특유한 마모 및 끊김(failure)없이 이러한 힘들에 견딜 수 있다. 이러한 이유로, 컴플라이언트 범프들을 이용하여 반도체 디바이스와 연결 요소 사이에 형성되는 연결들의 신뢰도는 솔더 범프 연결들의 신뢰도 보다 큰 것으로 기대된다.
컴플라이언트 유전층은 반도체 기판의 표면과 외부 유전층에 대한 스트레스를 경감시킨다. 컴플라이언트 유전층과 대향하는 외부 유전층의 표면에 힘이 인가 될 때, 이 힘은 실질적으로 컴플라이언트 유전층에 전달될 수 있다. 이 힘에 응답하여, 컴플라이언트 유전층이 변형됨으로써, 외부 유전층은 반도체 기판의 표면에 대해 이동할 수 있게 된다.
외부 유전층은 반도체 기판의 표면 및 컴플라이언트 유전층을 기계적으로 보호한다. 컴플라이언트 유전층과 대향하는 외부 유전층의 표면에 힘이 인가되면, 외부 유전층은 컴플라이언트 유전층 보다 작은 정도로 변형되어, 상기 인가된 힘을 컴플라이언트 유전층의 비교적 넓은 영역에 걸쳐서 분배시킨다.
반도체 디바이스를 형성하는 한 방법의 일 실시예는 반도체 기판의 표면에 컴플라이언트 유전층을 형성하는 단계를 포함한다. 컴플라이언트 유전층의 다수의 개구부들은 각각 I/O 패드들의 개별적인 I/O 패드를 노출시킨다. 컴플라이언트 몸체들중 하나가 컴플라이언트 유전층의 각 개구부들에 형성되어, 각 컴플라이언트 몸체들은 대응하는 개구부에 의해 노출된 I/O 패드에 전기적으로 결합된다. 외부 유전층이 컴플라이언트 유전층 위에 형성된다. 외부 유전층의 각 개구부들은 컴플라이언트 몸체들의 개별적인 컴플라이언트 몸체를 노출시킨다. 솔더가능한 전도체 요소들중 하나가 외부 유전층의 각 개구부들에 형성되며, 이에 따라 각 솔더가능한 전도체 요소들은 대응하는 개구부에 의해 노출되는 컴플라이언트 몸체에 전기적으로 결합된다. 반도체 디바이스를 형성하는 방법의 몇 개의 다른 실시예들이 개시된다.
반도체 디바이스(예를 들어, 상기 설명한 반도체 디바이스)에 결합되는 구성요소(component)(예를 들어, 인쇄 회로 기판, 패키지 기판 등)를 포함하는 장치가 개시된다. 상기 구성요소는 기판 및 이 기판의 표면에 배열된 다수의 본딩 패드들을 포함하는바, 상기 본딩 패드들은 제 1 패턴에 따라 배열된다. 반도체 디바이스는 반도체 기판 및 이 반도체 기판의 표면에 배열된 다수의 I/O 패드들을 포함하는바, 상기 I/O 패드들은 제 2 패턴에 따라 배열되고, 상기 제 2 패턴은 상기 제 1 패턴과 실질적으로 같다(예를 들어, 제 1 패턴의 거울 이미지다).
상기 반도체 디바이스는 또한 컴플라이언트 유전층, 외부 유전층, 및 상기 설명한 전기적으로 전도성인 컴플라이언트 범프들의 다수의 카피(copy)들을 포함한다. 상기 컴플라이언트 유전층은 반도체 기판의 표면과 외부 유전층 사이에 위치된다. 상기 컴플라이언트 유전층 및 외부 유전층은 각각 자신을 통해 연장되는 다수의 개구부들(예를 들어, 홀들)을 갖는다. 상기 컴플라이언트 범프들은 각각 상기 컴플라이언트 유전층 및 외부 유전층의 개구부들의 개별적인 개구부를 통해 연장된다. 상기 장치에서, 상기 구성요소의 본딩 패드들은 상기 반도체 디바이스의 I/O 패드들에 인접하며 이에 전기적으로 결합된다.
상기 설명한 장치를 형성하는 방법의 일 실시예는 구성요소 및 반도체 디바이스를 제공하는 단계를 포함한다. 솔더 범프들이 구성요소의 본딩 패드들 위에 형성된다. 반도체 디바이스의 I/O 패드들은 구성요소의 본딩 패드들 위에 형성된 솔더 범프들과 접촉한다. 반도체 디바이스의 반도체 기판 그리고/또는 구성요소의 기판은 솔더 범프가 용해될 때 까지 가열된다. 솔더가 냉각되면, 반도체 디바이스의 I/O 패드들은 구성요소의 본딩 패드들에 기계적으로 그리고 전기적으로 결합된다.
이제, 본 발명은 첨부 도면들을 참조하여 설명되는 하기의 상세한 설명으로 부터 보다 명확히 이해될 것이다. 도면들에서, 동일한 참조 부호들은 동일한 요소들을 나타낸다.
도 1은 반도체 기판, 컴플라이언트 유전층, 외부 유전층, 및 컴플라이언트 유전층 및 외부 유전층 내의 개구부들(즉, 홀들)을 통해 연장되는 다수의 전기적으로 전도성인 컴플라이언트 배선 범프들(즉, 컴플라이언트 범프들)을 포함하는 반도체 디바이스의 일 실시예의 일부를 나타낸 사시도이다.
도 2A는 도 1의 기판의 일부의 단면도로서, 여기에서는 다수의 I/O 패드들이 기판의 윗면에 형성된다.
도 2B는 도 2A의 기판의 일부의 단면도로서, 여기에서는 도 1의 컴플라이언트 유전층이 기판의 윗면에 형성되는바, 이 컴플라이언트 유전층은 자신을 통해 연장되는 다수의 홀들을 갖고, 이 홀들은 각각 개별적인 I/O 패드들의 윗면을 노출시킨다.
도 2C는 도 2B의 기판의 일부의 단면도로서, 여기에서는 전기적으로 전도성인 컴플라이언트 몸체들이 컴플라이언트 유전층의 홀들 내에 형성된다.
도 2D는 도 2C의 기판(102)의 일부의 단면도로서, 여기에서는 도 1의 외부 유전층이 컴플라이언트 유전층의 윗면에 형성되는바, 이 외부 유전층은 자신을 통해 연장되는 다수의 홀들을 갖고, 이 홀들은 각각 컴플라이언트 몸체들의 개별적인 몸체의 윗면을 노출시킨다.
도 2E는 도 2D의 기판의 일부의 단면도로서, 여기에서는 전기적으로 전도성 인 솔더가능한 전도체 요소들이 외부 유전층의 홀들 내에 형성된다.
도 3A는 도 1의 기판의 일부의 단면도로서, 여기에서는 도 2A의 다수의 I/O 패드들이 기판의 윗면에 형성된다.
도 3B는 도 3A의 기판의 일부의 단면도로서, 여기에서는 전기적으로 전도성인 금속 코팅 요소들이 I/O 패드들의 윗면 및 측면에 형성된다.
도 3C는 도 3B의 기판의 일부의 단면도로서, 여기에서는 도 1의 컴플라이언트 유전층이 전도성 금속 코팅 요소들 위에 그리고 이 전도성 금속 코팅 요소들을 둘러싸는 반도체 기판의 윗면의 일부 위에 형성되는바, 이 컴플라이언트 유전층은 이를 통해 연장되는 다수의 홀들을 갖고, 이 홀들은 각각 전도성 금속 코팅 요소들의 개별적인 전도성 금속 코팅 요소의 윗면을 노출시킨다.
도 3D는 도 3C의 기판의 일부의 단면도로서, 여기에서는 도 2C의 전기적으로 전도성인 컴플라이언트 몸체들이 컴플라이언트 유전층의 홀들 내에 형성된다.
도 3E는 도 3D의 기판의 일부의 단면도로서, 여기에서는 도 1의 외부 유전층이 컴플라이언트 유전층의 윗면에 형성되는바, 이 외부 유전층은 이를 통해 연장되는 다수의 홀들을 갖고, 이 홀들은 각각 컴플라이언트 몸체들의 개별적인 컴플라이언트 몸체의 윗면을 노출시킨다.
도 3F는 도 3E의 기판의 일부의 단면도로서, 여기에서는 도 2E의 전기적으로 전도성인 솔더가능한 전도체 요소들이 외부 유전층의 홀들 내에 형성된다.
도 4A는 도 1의 기판의 일부의 단면도로서, 여기에서는 도 2A의 다수의 I/O 패드들이 기판의 윗면에 형성된다.
도 4B는 도 4A의 기판의 일부의 단면도로서, 여기에서는 도 2B의 컴플라이언트 유전층이 기판의 윗면에 형성되는바, 이 컴플라이언트 유전층은 이를 통해 연장되는 다수의 홀들을 갖고, 이 홀들은 각각 I/O 패드들의 개별적인 I/O 패드의 윗면을 노출시킨다.
도 4C는 도 4B의 기판의 일부의 단면도로서, 여기에서는 도 2C의 컴플라이언트 몸체들이 컴플라이언트 유전층의 홀들 내에 형성된다.
도 4D는 도 4C의 기판의 일부의 단면도로서, 여기에서는 전기적으로 전도성인 금속 코팅 요소들이 컴플라이언트 몸체들의 윗면들에 형성된다.
도 4E는 도 4D의 기판의 일부의 단면도로서, 여기에서는 도 1의 외부 유전층이 컴플라이언트 유전층의 윗면에 형성되는바, 이 외부 유전층은 이를 통해 연장되는 다수의 홀들을 갖고, 이 홀들은 각각 전도성 금속 코팅 요소들의 개별적인 전도성 금속 코팅 요소의 윗면을 노출시킨다.
도 4F는 도 4E의 기판의 일부의 단면도로서, 여기에서는 도 2E의 솔더가능한 전도체 요소들이 외부 유전층의 홀들 내에 형성된다.
도 5A는 도 1의 기판의 일부의 단면도로서, 여기에서는 도 2A의 다수의 I/O 패드들이 기판의 윗면에 형성된다.
도 5B는 도 5A의 기판의 일부의 단면도로서, 여기에서는 도 3B의 전도성 금속 코팅 요소들이 I/O 패드들의 윗면 및 측면에 형성된다.
도 5C는 도 5B의 기판의 일부의 단면도로서, 여기에서는 도 2B의 컴플라이언트 유전층이 기판의 윗면에 형성되는바, 이 컴플라이언트 유전층은 이를 통해 연장 되는 다수의 홀들을 갖고, 이 홀들은 각각 도 3B의 전도성 금속 코팅 요소들의 개별적인 전도성 금속 코팅 요소의 윗면을 노출시킨다.
도 5D는 도 5C의 기판의 일부의 단면도로서, 여기에서는 도 2C의 컴플라이언트 몸체들이 컴플라이언트 유전층의 홀들 내에 형성된다.
도 5E는 도 5D의 기판의 일부의 단면도로서, 여기에서는 도 4D의 전기적으로 전도성인 금속 코팅 요소들이 컴플라이언트 몸체들의 윗면에 형성된다.
도 5F는 도 5E의 기판의 일부의 단면도로서, 여기에서는 도 1의 외부 유전층이 컴플라이언트 유전층의 윗면에 형성되는바, 이 외부 유전층은 이를 통해 연장되는 다수의 홀들을 갖고, 이 홀들은 각각 도 4D의 전도성 금속 코팅 요소들의 개별적인 전도성 금속 코팅 요소의 윗면을 노출시킨다.
도 5G는 도 5F의 기판의 일부의 단면도로서, 여기에서는 도 2E의 솔더가능한 전도체 요소들이 외부 유전층의 홀들 내에 형성된다.
도 6A는 기판 및 이 기판의 표면에 배열된 다수의 본딩 패드들을 포함하는 제 1 장치의 일부의 단면도이다.
도 6B는 도 6A의 제 1 장치의 일부의 단면도로서, 여기에서는 솔더 코팅층들이 본딩 패드들의 윗면들에 형성된다.
도 6C는 도 1의 반도체 디바이스의 일 실시예의 일부 및 도 6B의 제 1 장치의 일부의 단면도로서, 여기에서는 반도체 디바이스의 일부가 거꾸로 되어 제 1 장치의 일부 위에 위치되고, 반도체 디바이스가 제 1 장치에 결합되는 결합 공정이 이루어진다.
도 6D는 도 6C의 결합 공정의 결과로서 일어나는 도 6B의 제 1 장치와 반도체 디바이스의 일부들의 단면도로서, 여기에서는 반도체 디바이스와 제 1 장치의 일부들이 결합되어 제 2 장치를 형성한다.
본 발명은 많은 변형들 및 대안적인 형태들을 가질 수 있지만, 도면들에는 특정한 실시예들이 도시되어 있으며, 본원에서는 이에 대해 상세히 설명한다. 그러나, 이러한 특정한 실시예들은 본 발명을 개시된 형태들로 한정하지 않으며, 본 발명은 첨부된 청구항들에 의해 정의되는 본 발명의 정신 및 범위 내에 있는 모든 변형들, 등가들 및 대안들을 포함한다.
이하, 본 발명의 예시적인 실시예들을 설명한다. 명확성을 위해, 본원에서는 실제 구현의 모든 특징들을 모두 설명하지는 않는다. 물론, 주목할 사항으로서, 이러한 모든 실제 실시예의 개발시, 예를 들어 시스템 관련 및 사업 관련 제약들을 따르는 것과 같이, 개발자의 특정한 목표들을 달성하기 위해서는, 구현 마다 특정한 다양한 결정들이 이루어져야 하는바, 이는 구현 마다 달라질 것이다. 또한, 주목할 사항으로서, 이러한 개발 노력은 복잡하고 시간을 소모하지만, 그럼에도 불구하고 본원의 개시의 이득을 갖는 당업자들에게는 일상적인 작업이 된다.
도 1은 반도체 기판(102), 컴플라이언트 유전층(106), 외부 유전층(108), 및 컴플라이언트 유전층(106) 및 외부 유전층(108) 내의 개구부들을 통해 연장되는 다수의 전기적으로 전도성인 컴플라이언트 배선 범프들(104)을 포함하는 반도체 디바이스(100)의 일 실시예의 일부를 나타낸 도면이다. 하기에서 설명되는 바와 같이, 각 컴플라이언트 범프들(104)은 반도체 디바이스(100)의 다수의 개별적인 I/O 패드들(도 1에는 미도시) 위에 형성된다. 이 I/O 패드들은 기판(102)의 윗면(102A) 위에 배열되어, 반도체 디바이스(100)의 전력 그리고/또는 신호 라인들을 종결한다. 이 I/O 패드들은 반도체 디바이스(100) 외부의 회로들에 연결하기 위한 것이며, 컴플라이언트 범프들(104)은 반도체 디바이스(100)의 전기적인 단자들을 형성한다.
도 1에 도시된 바와 같이, 컴플라이언트 유전층(106)은 기판(102)의 윗면(102A)에 위치된다. 외부 유전층(108)이 컴플라이언트 유전층(106) 위에 위치되어, 컴플라이언트 유전층(106)이 기판(102)의 윗면(102A)과 외부 유전층(108) 사이에 놓여지게 된다. 컴플라이언트 유전층(106) 및 외부 유전층(108)이 결합하여 유연한 패시베이션층, 즉 기판(102)의 윗면(102A)을 수분 및 오염으로부터 보호하는 실링층(sealing layer)을 형성한다.
도 1의 실시예에서, 컴플라이언트 범프들(104)은 컴플라이언트 유전층(106) 내의 개구부들 및 외부 유전층(108) 내의 대응하는 개구부들을 통해 연장되며, 이에 따라 컴플라이언트 범프들(104)의 윗면들(104A)은 외부 유전층(108)의 윗면(108A)을 통해 튀어나온다. 기판(102)의 윗면(102A)이 높이 기준 표면(elevational reference surface)의 역할을 하는 경우, 컴플라이언트 범프들(104)의 윗면들(104A)은 윗면(108A)에 높이적으로 윗쪽에 있다.
제조하는 동안, 반도체 기판(102)은 훨씬 더 큰 반도체 웨이퍼의 일부가 될 수 있다. 컴플라이언트 범프들(104)은, 제조하는 동안, 그리고 반도체 기판(102)이 보다 큰 반도체 웨이퍼로부터 분리되기 전에, 반도체 기판(102)에 형성된다.
반도체 기판(102)은 그 위에 그리고/또는 그 내에 형성된 다수의 액티브 그리고/또는 패시브 전기 디바이스들을 가질 수 있다. 이러한 다수의 전기 디바이스들은 서로 연결되어 1개 이상의 전기 회로들을 형성할 수 있다. 이러한 상황에서, 반도체 기판(102)은 집적 회로 다이로서 간주될 수 있고, 도 1의 반도체 디바이스(100)는 칩 스케일 패키지(CSP)로서 간주될 수 있다.
주목할 사항으로서, I/O 패드들, 대응하는 컴플라이언트 범프들(104), 컴플라이언트 유전층(106) 및 외부 유전층(108)은 반도체 기판(102)의 1개 이상의 표면 위에 존재할 수 있다.
하기에서 설명되는 바와 같이, 컴플라이언트 범프들(104)은 각각 전기적으로 전도성인 컴플라이언트 몸체 및 전기적으로 전도성인 솔더가능한 전도체 요소를 포함한다. 각 컴플라이언트 범프들(104)의 컴플라이언트 몸체는 반도체 디바이스(100)의 I/O 패드 위에 형성되고, 솔더가능한 전도체 요소는 컴플라이언트 몸체 위에 형성된다. 이에 따라, 각 컴플라이언트 범프들(104)의 컴플라이언트 몸체는 반도체 디바이스(100)의 I/O 패드와 대응하는 솔더가능한 전도체 요소 사이에 위치되어, I/O 패드를 대응하는 솔더가능한 전도체 요소에 전기적으로 결합시킨다.
컴플라이언트 범프들(104)의 솔더가능한 전도체 요소들은 반도체 디바이스(100)가 연결(즉, 부착 또는 장착)될 요소(예를 들어, 인쇄 회로 기판, 디바이스 패키지 기판, 집적 회로 다이 등)의 대응하는 본딩 패드들과 접촉하기 위한 것이다. 이하, 반도체 디바이스(100)가 연결될 요소는 "연결 요소"라 칭한다. 일반적으로, 솔더가능한 전도체 요소들은 "솔더 가용성"이다. 즉, 솔더가능한 전도체 요소들의 노출된 표면들과 접촉하는 용해된 솔더는 이러한 표면들에 들러붙을 것이며, 이에 따라 솔더는 솔더가능한 전도체 요소들을 연결 요소의 대응하는 본딩 패드들에 전기적으로 그리고 기계적으로 결합시키는 데에 이용될 수 있다. 솔더에 의해 실질적으로 동시에 컴플라이언트 범프들(104)의 솔더가능한 전도체 요소들을 연결 요소의 대응하는 본딩 패드들에 결합시키는 데에는 솔더 리플로우 공정이 이용될 수 있다.
주로 컴플라이언트 몸체들의 존재로 인해, 컴플라이언트 범프들(104)은 솔더가능한 전도체 요소들과 기판(102) 사이에 힘들이 가해질 때 탄성적으로 변형될 수 있다. 이러한 힘들은 일부 솔더가능한 전도체 요소들과 연결 요소의 대응하는 본딩 패드들 간의 갭들을 줄이거나 없애기 위한 노력으로, 솔더가능한 전도체 요소들을 연결 요소의 대응하는 본딩 패드들에 결합하는 동안 반도체 디바이스(100)와 이 반도체 디바이스(100)가 연결될 요소 사이에서 의도적으로 생성될 수 있다. 이러한 갭들은 전형적으로 솔더가능한 전도체 요소들의 높이들의 차이, 기판(102) 그리고/또는 연결 요소의 표면들의 비평면성 등으로부터 비롯된다.
이러한 힘들은 또한 반도체 디바이스(100)의 열 팽창 계수(CTE)가 연결 요소의 CET와 일치하지 않을 때에 생성되는 것으로 기대된다. 예를 들어, 솔더가능한 전도체 요소들을 연결 요소의 대응하는 본딩 패드들에 결합시키는 데에 이용되는 솔더 리플로우 공정 동안, 이러한 힘들은 반도체 디바이스(100)와 연결 요소의 CTE들의 차이로 인해 생성되는 것으로 기대된다. 솔더가능한 전도체 요소들을 연결 요소의 대응하는 본딩 패드들에 결합한 후에도, 이러한 힘들은 또한 반도체 디바이스(100)와 연결 요소의 CTE들의 차이로 인해 열 사이클링 동안 생성되는 것으로 기대된다.
이러한 힘들 하에서 컴플라이언트 범프들(104)이 탄성적으로 변형될 수 있게 됨으로써, 이 컴플라이언트 범프들(104)은 솔더 코팅층 연결들에 특유한 마모 및 끊김없이 이러한 힘들에 견딜 수 있게 된다. 컴플라이언트 몸체들은 솔더가능한 전도체 요소들과 반도체 디바이스(100)의 대응하는 I/O 패드들 간에 기계적으로 유연한 전기 전도성 경로들을 형성한다. 결과로서, 컴플라이언트 범프들(104)을 이용하여 반도체 디바이스(100)와 연결 요소 간에 형성되는 연결들의 신뢰도가 솔더 코팅층 연결들의 신뢰도 보다 높은 것으로 기대된다.
도 2A 내지 2E는 도 1의 반도체 디바이스(100)를 제조하는 방법의 일 실시예를 설명한다. 도 2A는 도 1의 기판(102)의 일부의 단면도로서, 여기에서는 다수의 I/O 패드들(200)이 기판(102)의 윗면(102A)에 형성된다. 예를 들어, I/O 패드들(200)은 기판(102)의 윗면(102A)에 형성된 금속층(예를 들어, 알루미늄 또는 구리)을 패터닝함으로써 형성될 수 있다. I/O 패드들(200)은 각각 2개의 주요 표면들, 즉 기판(102)의 윗면(102A)과 접촉하는 아랫면(200B) 및 이 아랫면(200B)과 반대편의 윗면(200A)을 갖는다.
도 2B는 도 2A의 기판(102)의 일부의 단면도로서, 여기에서는 컴플라이언트 유전층(106)(도 1 참조)이 반도체 기판(102)의 윗면(102A)에 형성된다. 이 컴플라이언트 유전층(106)은 실질적으로 윗면(106A) 및 반대편의 아랫면(106B)을 갖는 컴플라이언트 유전 물질의 시트이다. 도 2B의 실시예에서, 컴플라이언트 유전층(106) 의 아랫면(106B)은 반도체 기판(102)의 윗면(102A)과 직접적으로, 그리고 실질적으로 연속적으로 접촉한다.
컴플라이언트 유전층(106)을 형성하는 데에 이용되는 컴플라이언트 유전 물질은 폴리머 기반 물질이 될 수 있다. 이러한 폴리머 기반 물질들로는 열가소성 수지, 열경화성 수지 및 B-스테이지 가능 물질(B-stageable material)들이 있다. 공통 타입의 적절한 폴리머 물질들로는 에폭시, 실리콘 수지(silicone), 폴리이미드, 아크릴 폴리머들 및 아크릴 코폴리머들이 있다. 이러한 폴리머 물질들은 실온에서 바람직한 형상 및 형태를 얻기 위해 물질을 도포한 후 경화를 필요로 한다.
컴플라이언트 유전층(106)은 스크린 프린팅, 스텐실 프린팅, 잉크젯 프린팅, 미리 형성된 필름들의 시트 전사(sheet transfer) 및 코팅(예를 들어, 스핀 코팅)을 포함하는 몇 개의 알려진 방법들중 어느 하나에 의해 형성될 수 있다. 컴플라이언트 유전층(106)은 단일 컴플라이언트 유전 물질층 또는 다수의 서로 다른 컴플라이언트 유전 물질층들이 될 수 있다.
도 2B에서는, 다수의 홀들(210)이 I/O 패드들(200) 위의 컴플라이언트 유전층(106) 내에 형성되어 I/O 패드들(200)의 윗면(200A)을 노출시킨다. 홀들(210)은 각각 컴플라이언트 유전층(106)의 윗면(106A)과 아랫면(106B) 사이(즉, 컴플라이언트 유전층(106)의 윗면(106A)과 I/O 패드들(200)중 대응하는 패드의 윗면(200A) 사이)로 연장된다. 홀들(210)은 알려진 포토리소그래피 방법들을 이용하여 컴플라이언트 유전 물질의 고체 시트 내에 형성된다.
도 2B의 실시예에서, 홀들(210)의 측벽들(210A)은 I/O 패드들(200)의 측면들(200C)에 의해 정의되는 대응하는 I/O 패드들(200)의 외부 경계들 내에 포함된다. 또한, 홀들(210)의 측벽들(210A)은 실질적으로 수직이기 때문에, 홀들(210)에 대응하는 컴플라이언트 유전층(106)의 윗면(106A) 및 아랫면(106B)의 개구부들의 치수들이 실질적으로 같은 치수들을 갖는다. 다른 실시예들에서, 홀들(210)의 측벽들(210A)은 실질적으로 수직이 아닐 수도 있으며, 대응하는 I/O 패드들(200)의 외부 경계들 내에 포함되지 않을 수도 있다.
컴플라이언트 유전층(106)의 전기적인 특성들과 관련하여, 컴플라이언트 유전층(106)의 체적 저항은 약 1.0 ×1010 ohm-cm 또는 이 보다 커야 한다. 일 실시예에서, 컴플라이언트 유전층(106)의 체적 저항은 약 1.0 ×1015 ohm-cm 또는 이 보다 커야 한다.
컴플라이언트 유전층(106)의 기계적인 특성들과 관련하여, 물질의 영률(Young's modulus)은 그 물질에 대한 초기 스트레인(initial strain)에 대한 그 물질 내의 단방향의 내부 스트레스의 비이다. 물질에 인가되는 힘의 크기가 임계 레벨 미만일 때, 인가된 힘으로부터 비롯되는 물질 내의 스트레인은 실질적으로 인가된 스트레스에 비례하고, 이 물질은 실질적으로 "후크" 탄성 또는 이상적인 탄성을 나타낸다고 말한다. 일 실시예에서, 컴플라이언트 유전층(106)의 영률은 약 8,000MPa 또는 이 보다 작을 수 있으며, 약 1,000MPa 또는 이 보다 작을 수 있다.
도 2C는 도 2B의 기판(102)의 일부의 단면도로서, 여기에서는 전기적으로 전도성인 컴플라이언트 몸체들(220)이 홀들(210) 내에 형성된다. 이 컴플라이언트 몸체들(220)은 각각 윗면(220A) 및 반대편의 아랫면(220B)을 갖는다. 도 2C의 실시예에서, 컴플라이언트 몸체들(220)은 실질적으로 대응하는 홀들(210)을 채우고, 컴플라이언트 몸체들(220)의 아랫면들(220B)은 대응하는 I/O 패드들(200)의 윗면들(200A)과 직접 접촉하며, 그리고 컴플라이언트 몸체들(220)의 윗면들(220A)은 실질적으로 컴플라이언트 유전층(106)의 윗면(106A)과 실질적으로 같은 높이를 갖는다(즉, 동일 평면을 이룬다). 주목할 사항으로서, 다른 실시예들에서, 컴플라이언트 몸체들(220)의 윗면들(220A)은 컴플라이언트 유전층(106)의 윗면(106A) 보다 높거나 낮을 수 있다.
컴플라이언트 몸체들(220)은 각각 홀들(210)중 대응하는 홀 내에 형성되기 때문에, 홀들(210)중 대응하는 홀 내에 포함된다. 상기 설명한 바와 같이, 홀들(210)의 측벽들(210A)은 대응하는 I/O 패드들(200)의 외부 경계들(도 2B 참조) 내에 포함된다. 따라서, 컴플라이언트 몸체들(220)은 각각 I/O 패드들(200)중 대응하는 I/O 패드의 외부 경계 내에 포함되며, 이에 따라 컴플라이언트 몸체들(220)은 전도성 금속 코팅 요소들(300)을 둘러싸는 기판(102)의 윗면(102A)의 어느 부분과도 접촉하지 않는다. 다른 실시예들에서, 홀들(210)의 측벽들(210A)은 대응하는 I/O 패드들(200)의 외부 경계들 내에 포함되지 않으며, 컴플라이언트 몸체들(220)은 전도성 금속 코팅 요소들(300)을 둘러싸는 기판(102)의 윗면(102A)의 일부와 접촉한다.
컴플라이언트 몸체들(220)은 1개 이상의 폴리머 기반의 전기적으로 전도성인 물질들로부터 형성될 수 있다. 이러한 물질들로는 열가소성 수지, 열경화성 수지 및 B-스테이지 가능 물질들이 있다. 공통된 타입의 적절한 폴리머 물질들로는 에폭시, 실리콘 수지, 폴리이미드, 아크릴 폴리머들 및 아크릴 코폴리머들이 있다. 이러한 폴리머 물질들은 실온에서 바람직한 형상 및 형태를 얻기 위해 물질을 도포한 후 경화를 필요로 한다.
컴플라이언트 몸체들(220)의 적절한 전기 전도성은 은, 금, 팔라듐, 및 이들의 합금과 같은 1개 이상의 금속 필러(metallic filler)(즉, 금속 충전재)들을 포함시킴으로써 달성될 수 있다. 고유하게 전도성인 폴리머 조성물들이 또한 알려져있는바, 이들이 컴플라이언트 몸체들(220)을 형성하는 데에 이용될 수 있다. 상업적으로 입수가능한 필러 물질 제품들은 다양한 크기 및 형상들의 필러 입자들을 포함한다. 이러한 상업적으로 입수가능한 필러 물질들이 적절하다.
컴플라이언트 몸체들(220)은 스크린 프린팅, 스텐실 프린팅, 잉크젯 프린팅, 미리 형성된 필름들의 시트 전사, 및 코팅(예를 들어, 스핀 코팅)(이 뒤에는 포토이미징, 또는 다층 기술들에 의한 포토이미징이 뒤따른다)을 포함하는 몇 개의 알려진 방법들중 어느 하나를 이용하여 형성될 수 있다. 컴플라이언트 몸체들(220)의 전기 전도성들에 관련하여, 컴플라이언트 몸체들(220)에 대해 얻어지는 체적 저항은 약 0.001 ohm-cm 또는 이 보다 작아야 한다. 일 실시예에서, 컴플라이언트 몸체들(220)에 대해 얻어지는 체적 저항은 약 0.0001 ohm-cm 또는 이 보다 작아야 한다. 체적 저항에 대한 하위 한계에 관련하여, 0.00005 ohm-cm 정도로 낮은 체적 저항을 갖는 전기적으로 도통되는 입자가 채워진 혼합물(composition)을 얻을 수 있다. 고체의 은 금속(99.78% 순도)은 0.0000016 ohm-cm의 체적 저항을 갖는바, 이는 얻을 수 있는 체적 저항의 실제 하위 한계로 간주될 수 있다.
컴플라이언트 몸체들(220)의 기계적인 특성들과 관련하여, 이 컴플라이언트 몸체들(220)의 영률은 약 8,000MPa 또는 이 보다 작을 수 있고, 약 1,000MPa 또는 이 보다 작을 수 있다. 이 컴플라이언트 몸체들(220)은 또한 적절한 신장(elongation) 및 압축률(compressibility)의 척도(meassure)를 갖는다. 신장은 장력에 있어서 견본의 길이의 증가로서 정의되는바, 이는 보통 최초 길이의 백분률로 표현된다. 압축률은 압축하에서의 견본의 두께의 감소로서 정의되는바, 이는 보통 최초 두께의 백분률로서 표현된다.
도 2D는 도 2C의 기판(102)의 일부의 단면도로서, 여기에서는 외부 유전층(108)(도 1 참조)이 컴플라이언트 유전층(106)의 윗면(106A) 위에 형성된다. 이 외부 유전층(108)은 도 1에 도시되어 설명된 윗면(108A) 및 반대편의 아랫면(108B)을 갖는 유전 물질의 시트이다. 도 2D의 실시예에서, 외부 유전층(108)의 아랫면(108B)은 컴플라이언트 유전층(106)의 윗면(106A)과 직접적으로 그리고 실질적으로 연속적으로 접촉한다. 외부 유전층(108)은 단일 유전 물질층 또는 다수의 서로 다른 유전 물질층들이 될 수 있다.
외부 유전층(108)을 형성하는 데에 이용되는 유전 물질은 폴리머 기반 물질이 될 수 있다. 이러한 폴리머 기반 물질들로는 열가소성 수지, 열경화성 수지 및 B-스테이지 가능 물질들이 있다. 공통 타입의 적절한 폴리머 물질들로는 에폭시, 실리콘 수지, 폴리이미드, 아크릴 폴리머들 및 아크릴 코폴리머들이 있다. 이러한 폴리머 물질들은 실온에서 바람직한 형상 및 형태를 얻기 위해 물질을 도포한 후 경화를 필요로 한다.
외부 유전층(108)이 폴리머 기반 물질인 경우, 이 외부 유전층(108)은 스크린 프린팅, 스텐실 프린팅, 잉크젯 프린팅, 미리 형성된 필름들의 시트 전사 및 코팅(예를 들어, 스핀 코팅)을 포함하는 몇 개의 알려진 방법들중 어느 하나에 의해 형성될 수 있다.
외부 유전층(108)은 또한 실리콘 이산화물(SiO2) 또는 실리콘 질화물(Si3N4)과 같은 무기 유전 물질이 될 수 있다. 이러한 무기 유전 물질들은 (예를 들어, 화학 기상 증착(CVD)에 의해) 컴플라이언트 유전층(106) 위에 증착될 수 있다.
외부 유전층(108)의 기계적인 특성들과 관련하여, 외부 유전층(108)은 바람직하게는 컴플라이언트 유전층(106) 보다 기계적으로 "더 딱딱하다(stiff)". 이에 따라, 외부 유전층(108)의 윗면(108A)에 힘이 인가될 때, 이 외부 유전층(108)은 컴플라이언트 유전층(106) 보다 적은 정도로 변형되어, 컴플라이언트 유전층(106)의 비교적 넓은 영역에 걸쳐서 인가된 힘을 분배하는 역할을 한다. 외부 유전층(108)의 영률은, 예를 들어 컴플라이언트 유전층(106)의 영률의 약 2배 또는 이 보다 클 수 있다.
도 2D에서, 다수의 홀들(230)이 컴플라이언트 몸체들(220) 위의 외부 유전층(108) 내에 형성되어, 컴플라이언트 몸체들(220)의 윗면들(220A)을 노출시킨다. 홀들(230)은 각각 외부 유전층(108)의 윗면(108A) 및 아랫면(108B) 사이에 연장된다. 이 홀들(230)은 알려진 포토리소그래피 방법들을 이용하여 유전 물질의 고 체 시트 내에 형성될 수 있다.
도 2D의 실시예에서, 홀들(230)의 측벽들(230A)은 대응하는 I/O 패드들(200)의 측면들(200C)에 의해 정의되는(도 2B 참조) 대응하는 I/O 패드들(200)의 외부 경계들 내에 포함된다. 또한, 홀들(230)의 측벽들(230A)은 실질적으로 수직이며, 이에 따라 홀들(230)에 대응하는, 외부 유전층(108)의 윗면(108A) 및 아랫면(108B) 내의 개구부들의 치수들은 실질적으로 같다. 다른 실시예들에서, 홀들(230)의 측벽들(230A)은 실질적으로 수직이 아닐 수도 있으며, 대응하는 I/O 패드들(200)의 외부 경계들 내에 포함되지 않을 수도 있다.
도 2E는 도 2D의 기판(102)의 일부의 단면도로서, 여기에서는 전기적으로 전도성인 솔더가능한 전도체 요소들(240)이 홀들(230) 내에 형성된다. 솔더가능한 전도체 요소들(240)은 각각 윗면(240A) 및 반대편의 아랫면(240B)을 갖는다. 도 2E의 실시예에서, 솔더가능한 전도체 요소들(240)은 대응하는 홀들(230)을 실질적으로 채우고, 이 솔더가능한 전도체 요소들(240)의 아랫면들(240B)은 대응하는 컴플라이언트 몸체들(220)과 직접 접촉하며, 이 솔더가능한 전도체 요소들(240)의 윗면들(240A)은 외부 유전층(108)의 윗면(108A) 윗쪽으로 연장된다. 주목할 사항으로서, 다른 실시예들에서, 솔더가능한 전도체 요소들(240)의 윗면들(240A)은 외부 유전층(108)의 윗면(108A)과 같은 높이를 갖거나, 또는 그 보다 낮을 수 있다.
솔더가능한 전도체 요소들(240)은 각각 홀들(230)중 대응하는 홀 내에 형성되기 때문에, 홀들(230)중 대응하는 홀 내에 포함된다. 도 2D-2E의 실시예들에서, 홀들(230)의 측벽들(230A)은 대응하는 I/O 패드들(200)의 측면들(200C)에 의해 정 의되는(도 2B 참조) 대응하는 I/O 패드들(200)의 외부 경계들 내에 포함된다. 이에 따라, 솔더가능한 전도체 요소들(240)은 각각 I/O 패드들(200)중 대응하는 I/O 패드의 외부 경계 내에 포함된다.
상기 설명한 바와 같이, 솔더가능한 전도체 요소들(240)은 "솔더 가용성"이다. 즉, 솔더가능한 전도체 요소들(240)의 노출된 표면들과 접촉하는 용해된 솔더는 이러한 표면들에 들러붙을 것이며, 이에 따라 솔더는 솔더가능한 전도체 요소들(240)을 반도체 디바이스(100)(도 1)가 연결될 요소의 대응하는 본딩 패드들(미도시)에 전기적으로 그리고 기계적으로 결합시키는 데에 이용될 수 있다.
솔더가능한 전도체 요소들(240)은, 예를 들어 납, 주석, 카드뮴, 인듐, 비즈머쓰(bismuth) 및 갈륨중 2개 이상을 포함하는 합금이 될 수 있다. 예를 들어, 솔더가능한 전도체 요소들(240)은 약 95 중량%의 납 및 약 5 중량%의 주석(예를 들어, 5/95 중량%의 주석/납 솔더)을 포함하는 합금으로부터 형성될 수 있다. 솔더가능한 전도체 요소들(240)이 합금인 경우, 이 솔더가능한 전도체 요소들(240)을 형성하는 적절한 방법들로는 스텐실 프린팅, 잉크젯 프린팅 및 전사 공정이 있다. 또한, 솔더가능한 전도체 요소들(240)은 구리, 은, 백금, 팔라듐, 니켈 또는 금과 같은 단일 금속을 실질적으로 포함하는 물질로부터 형성될 수 있다. 또한, 솔더가능한 전도체 요소들(240)은 실질적으로 하기의 금속들, 즉 구리, 은, 백금, 팔라듐, 니켈 및 금의 합금으로 형성될 수 있다. 솔더가능한 전도체 요소들(240)이 단일 금속 또는 합금인 경우, 이 솔더가능한 전도체 요소들(240)을 형성하는 데에 이용되는 물질은 (전해 또는 무전해를 이용한) 전기 도금에 의해 증착될 수 있다.
솔더가능한 전도체 요소들(240)의 원하는 높이들을 달성하기 위해 홀들(230) 내에 충분한 양의 물질을 점진적으로 쌓을 수 있다. 예를 들어, 솔더가능한 전도체 요소들(240)이 전기 도금에 의해 형성되는 경우, 전기 도금 공정은 솔더가능한 전도체 요소들(240)의 원하는 높이들을 달성하기 위해 홀들(230) 내에 충분한 물질을 쌓을 수 있도록 충분한 시간 동안 수행될 수 있다.
예를 들어, 솔더가능한 전도체 요소들(240)을 형성하는 데에 이용되는 전기 도금 공정에서, 컴플라이언트 몸체들(220)은 전극 단자들의 역할을 할 수 있다. 인가된 전류가 컴플라이언트 몸체들(220) 및 금속 이온들을 함유하는 전해질 용액을 통해 흐르기 때문에, 전해질 용액으로부터의 금속 이온들이 컴플라이언트 몸체들(220)의 윗면들(220A)에 증착된다. 외부 유전층(108)은 비도전성이기 때문에, 전해질 용액에 노출되는 외부 유전층(108)의 표면들에는 금속 이온들이 증착되지 않는다. 솔더가능한 전도체 요소들(240)의 얻어지는 높이들은 전기 도금 공정이 수행되는 시간량에 의존한다. 솔더가능한 전도체 요소들(240)의 높이들이 외부 유전층(108)의 두께를 초과한 이후 전기 도금 공정을 계속함으로써, 결과적인 솔더가능한 전도체 요소들(240)의 윗면들(240A)은 외부 유전층(108)의 윗면(108A) 윗쪽으로 연장되도록 제조될 수 있다.
또한, 솔더가능한 전도체 요소들(240)은 스퍼터 증착 공정을 이용하여 형성될 수 있다. 자신을 통해 연장되는 개구부들(즉, 홀들)을 갖는 마스킹층이 외부 유전층(108)의 윗면(108A)에 형성될 수 있다. 홀들은 각각 외부 유전층(108) 내의 홀들(230)의 개별적인 홀에 대응하고, 컴플라이언트 몸체들(220)의 개별적인 컴플라 이언트 몸체의 윗면(220A)을 노출시킨다. 이후, 외부 유전층(108)과 대향하는 마스킹층의 측면으로부터 금속이 스퍼터된다. 스퍼터된 금속은 마스킹층 내의 홀들 및 외부 유전층(108) 내의 대응하는 홀들(230)을 통해 이동하여, 컴플라이언트 몸체들(220)의 윗면들(220A)에 증착된다. 마스킹층은 스퍼터된 금속이 외부 유전층(108)의 윗면(108A)에 증착되는 것을 막는다. 솔더가능한 전도체 요소들(240)의 얻어지는 높이들은 스퍼터링 공정이 수행되는 시간량에 의존한다. 솔더가능한 전도체 요소들(240)의 높이들이 외부 유전층(108)의 두께를 초과한 이후 스퍼터링 공정을 계속함으로써, 결과적인 솔더가능한 전도체 요소들(240)의 윗면들(240A)은 외부 유전층(108)의 윗면(108A) 윗쪽으로 연장되도록 제조될 수 있다. 스퍼터링 공정을 완료한 후, 마스킹층은 제거된다.
솔더가능한 전도체 요소들(240)을 형성하는 데에 이용되는 잉크젯 프린팅 공정은 금속 성분들 및 비금속 성분들을 포함하는 페이스트(예를 들어, 솔더 페이스트)를 필요로 할 수 있다. 이 페이스트는 다수의 니들(needle)을 통해 가해질 수 있는바, 상기 다수의 니들은 각각 외부 유전층(108) 내의 홀들(230)의 개별적인 홀에 대응하여 이에 가해진다. 각 니들을 통해 가해지는 페이스트의 작은 양들(즉, "도트(dot)들"이 컴플라이언트 몸체(220)의 윗면(220A)에 증착될 수 있다. 페이스트의 1개 이상의 도트들이 컴플라이언트 몸체들(220)의 윗면들(220A)에 증착된 후, 반도체 디바이스(100)는 가열되어, 페이스트의 도트들의 비금속 성분들을 제거하고, 페이스트의 도트들을 리플로우시켜 연속적인 금속층을 형성할 수 있다. 페이스트의 1개 이상의 도트들을 증착하고 반도체 디바이스(100)를 가열하는 상기 설명된 시퀀스는 솔더가능한 전도체 요소들(240)의 원하는 높이들을 얻을 때 까지 계속될 수 있다. 솔더가능한 전도체 요소들(240)의 원하는 높이들이 외부 유전층(108)의 두께를 초과한다면, 용해된 금속 성분들의 표면 장력이 외부 유전층(108)의 윗면(108A) 윗쪽으로 연장된 솔더가능한 전도체 요소들(240)의 부분들을 외부 유전층(108) 내의 홀들(230)의 측벽들(230A)에 의해 정의되는 경계 내에 실질적으로 유지한다.
솔더가능한 전도체 요소들(240)을 형성하는 데에 이용되는 스텐실 프린팅 공정에서, 솔더가능한 전도체 요소들(240)은 동시에 스텐실 프린트될 수 있다. 솔더가능한 전도체 요소들(240)의 원하는 높이들은 단일 스텐실 프린팅 공정에 의해 얻어질 수 있다. 또한, 다수의 스텐실 프린팅 공정들이 순차적으로 수행될 수 있는바, 이때 솔더가능한 전도체 요소들(240)은 적층(layering)에 의해 형성된다. 이러한 적층이 이용되는 경우, 솔더가능한 전도체 요소들(240)의 원하는 높이들은 개별적인 스텐실 프린트된 층들의 높이들의 합이 된다.
도 2E에 도시된 구조는 도 1의 컴플라이언트 범프들(104)의 일 실시예이다. 몸체가 1개 이상의 솔더가능한 전도체 요소들(240)의 윗면(240A)과 기판(102) 사이에 힘을 인가할 때, 인가된 힘은 실질적으로 대응하는 컴플라이언트 몸체들(220)에 전달된다. 인가된 힘에 응답하여, 컴플라이언트 몸체들(220)이 변형되어 대응하는 I/O 패드들(200)의 스트레스를 경감시킨다. 인가된 힘의 크기가 특정한 레벨(예를 들어, 임계 레벨) 보다 작을 때, 컴플라이언트 몸체들(220)은 인가된 힘 하에서 실질적으로 탄성적인 방식으로 변형된다. 컴플라이언트 몸체들(220) 내에서 인가된 힘을 저지하는 힘이 생성되어, 1개 이상의 솔더가능한 전도체 요소들(240)의 윗면(240A)에 상기 인가된 힘을 인가함으로써 상기 1개 이상의 솔더가능한 전도체 요소들(240)과 몸체 간에 물리적인 컨택을 유지한다. 인가된 힘이 제거되면, 컴플라이언트 몸체들(220)은 실질적으로 자신들의 처음 크기들 및 형상들로 복구된다. 이에 따라, 컴플라이언트 몸체들(220)은 적절한 탄성 척도를 갖는다.
컴플라이언트 유전층(106) 또한 적절한 탄성 척도를 가지며, 외부 유전층(108) 및 기판(102)의 윗면(102A)에 대한 스트레스를 경감시킨다. 외부 유전층(108)의 윗면(108A)에 힘이 인가될 때, 인가된 힘은 실질적으로 컴플라이언트 유전층(106)에 전달된다. 인가된 힘에 응답하여, 컴플라이언트 유전층(106)이 변형됨으로써, 외부 유전층(108)이 기판(102)의 윗면(102A)에 대해 이동할 수 있게 하고, 외부 유전층(108) 내에서 발생되는 스트레스의 양을 감소시킨다. 인가되는 힘의 크기가 특정 레벨(예를 들어, 임계 레벨) 보다 작으면, 컴플라이언트 유전층(106)은 인가된 힘 하에서 변형되고, 외부 유전층(108)은 인가된 힘 하에서 깨지지 않으면서 구부려진다. 인가된 힘이 제거되면, 외부 유전층(108)은 그의 처음 위치로 돌아가고, 컴플라이언트 유전층(106)은 실질적으로 그의 처음 크기 및 형상으로 복구된다.
외부 유전층(108)은 기판(102)의 윗면(102A) 및 컴플라이언트 유전층(106)을 기계적으로 보호한다. 외부 유전층(108)은 반도체 디바이스(100)를 둘러싸는 환경으로부터 컴플라이언트 유전층(106) 및 기판(102)의 윗면(102A)으로의 오염 물질들의 이동에 대한 장벽의 역할을 한다. 또한, 외부 유전층(108)은 용제들에 대해 저 항력을 가지고 있어, 반도체 디바이스(100)가 용제들에 노출되는 공정들 동안, 컴플라이언트 유전층(106) 및 기판(102)의 윗면(102A)을 보호한다. 또한, 외부 유전층(108)은 컴플라이언트 유전층(106)으로부터 환경으로의 오염 물질들의 이동에 대한 장벽의 역할을 할 수 있다. 반도체 디바이스(100)의 에지들에서, 외부 유전층(108)은 바람직하게는 컴플라이언트 유전층(106)을 완전히 덮는다.
외부 유전층(108)의 윗면(108A)에 힘이 인가되면, 외부 유전층(108)은 컴플라이언트 유전층(106) 보다 적게 변형되어, 컴플라이언트 유전층(106)의 보다 넓은 영역에 걸쳐서 상기 인가된 힘을 분배한다. 유사하게, 컴플라이언트 범프들(104)에 인가되어 외부 유전층(108)으로 전달되는 힘들의 성분들은 비교적 넓은 영역에 걸쳐서 외부 유전층(108)에 의해 분배됨으로써, 컴플라이언트 범프들(104)의 신뢰도를 향상시킨다. 외부 유전층(108)은 컴플라이언트 유전층(106)에 대한 파괴(puncture), 절단(cut), 찢음(tear) 및 마모 저항을 제공한다.
도 2B-2E의 실시예에서, 홀들(210)의 측벽들(210A) 및 홀들(230)의 측벽들(230A)은, I/O 패드들(200)의 측면들(200C)에 의해 정의되는, 대응하는 I/O 패드들(200)의 외부 경계들 내에 포함된다. (도 2B를 참조하라.) 다른 실시예들에서, 측벽들(210A 및 230A)은 대응하는 I/O 패드들(200)의 외부 경계들 내에 포함되지 않을 수 있다. 이러한 실시예들에서, 컴플라이언트 몸체들(220)의 아랫면들(220B)은 대응하는 I/O 패드들(200)의 윗면들(200A), 대응하는 I/O 패드들(200)의 측면들(200C) 및 대응하는 I/O 패드들(200)을 둘러싸는 기판(102)의 윗면(102A)의 일부와 직접 접촉할 수 있다. 이러한 구성은, 컴플라이언트 몸체들(220) 및 솔더가능한 전도체 요소들(240)의 단면적들이 증가하고, 이들(220 및 240)의 전기 전도성이 결과적으로 증가한다는 점에서 유익하다. 컴플라이언트 몸체들(220)의 단면적이 증가하게 되면, 열 기계적으로 유도된 스트레스들이 탄성적으로 소산되는 컴플라이언트 몸체들(220) 내의 영역들의 치수들이 또한 증가하게 된다.
이제, 도 3A-3F를 참조하여 도 1의 반도체 디바이스(100)를 제조하는 방법의 제 2 실시예를 설명한다. 도 3A는 도 1의 기판(102)의 일부의 단면도로서, 여기에서는 상기 설명한 다수의 I/O 패드들(200)이 기판(102)의 윗면(102A)에 형성된다.
도 3B는 도 3A의 기판(102)의 일부의 단면도로서, 여기에서는 전기적으로 전도성인 금속 코팅 요소들(300)이 I/O 패드들(200)의 윗면(200A) 및 측면들(200C) 위에, 그리고 I/O 패드들(200) 각각을 둘러싸는 기판(102)의 윗면(102A) 위에 형성된다. 전도성 금속 코팅 요소들(300)은 각각 윗면(300A) 및 반대편의 아랫면(300B)을 갖는다. 도 3B의 실시예에서, 각 전도성 금속 코팅 요소들(300)의 아랫면(300B)은 I/O 패드들(200)중 대응하는 I/O 패드의 윗면(200A) 및 측면들(200C)과 직접 접촉하며, 또한 I/O 패드들(200)중 대응하는 I/O 패드를 둘러싸는 기판(102)의 윗면(102A)의 일부와도 직접 접촉한다. 이에 따라, 전도성 금속 코팅 요소들(300) 각각의 외부 경계는, 대응하는 I/O 패드(200)의 측면들(200C)에 의해 정의되는, 대응하는 I/O 패드(200)의 외부 경계를 넘어 연장된다.
전도성 금속 코팅 요소들(300)은 접착층들의 기능을 하는바, 전도성 금속 코팅 요소들(300) 위에 이후 형성되는 물질은 I/O 패드들(200) 보다 전도성 금속 코 팅 요소들(300)에 더 잘 부착된다. 대안적으로, 또는 부가적으로, 전도성 금속 코팅 요소들(300)은 I/O 패드들(200)의 산화를 줄이기 위한 장벽층들의 역할을 할 수 있다. 또한, 전도성 금속 코팅 요소들(300)은 이후의 전기 도금 공정을 위한 전극들의 역할을 할 수 있다.
전도성 금속 코팅 요소들(300)은, 예를 들어 I/O 패드들(200) 및 이 I/O 패드들(200)을 둘러싸는 기판(102)의 윗면(102A)에 (예를 들어, 전기 도금 또는 증착에 의해) 1개 이상의 전기적으로 전도성인 금속들의 층들을 형성한 다음, (예를 들어, 포토리소그래피에 의해) 이 1개 이상의 층들을 패터닝함으로써 형성될 수 있다. 예를 들어, 전도성 금속 코팅 요소들(300)은 I/O 패드들(200) 위에 크롬, 구리 및 금의 층들을 나열한 순서대로(즉, 크롬/구리/금층들) 형성함으로써 형성될 수 있다. 대안적으로, 전도성 금속 코팅 요소들(300)은 크롬/은/금층들 또는 티타늄/텅스텐/금층들을 포함할 수 있다. 예를 들어, I/O 패드들(200)은 알루미늄으로부터 형성될 수 있고, 전도성 금속 코팅 요소들(300)은, 예를 들어 I/O 패드들(200) 위에 약 0.15 미크론 두께의 크롬층(즉, 약 0.15㎛의 크롬층)을 형성하고, 약 0.15㎛ 두께의 50/50 크롬 구리층을 형성하고, 약 1㎛의 구리층을 형성한 다음, 약 0.15㎛의 금층을 형성함으로써 형성될 수 있다.
도 3C는 도 3B의 기판(102)의 일부의 단면도로서, 여기에서는 상기 설명한 컴플라이언트 유전층(106)이 전도성 금속 코팅 요소들(300) 및 이 전도성 금속 코팅 요소들(300)을 둘러싸는 반도체 기판(102)의 윗면(102A)의 일부 위에 형성된다. 도 3C의 실시예에서, 컴플라이언트 유전층(106)의 아랫면(106B)은 전도성 금속 코 팅 요소들(300)의 윗면들(300A) 및 전도성 금속 코팅 요소들(300)을 둘러싸는 반도체 기판(102)의 윗면(102A)의 일부와 직접 접촉한다.
도 3C에서, 상기 설명한 홀들(210)이 컴플라이언트 유전층(106) 내에 형성된다. 도 3C에서, 홀들(210)은 전도성 금속 코팅 요소들(300) 위에 형성되어 이 전도성 금속 코팅 요소들(300)의 윗면들(300A)의 일부를 노출시킨다. 홀들(210)은 각각 컴플라이언트 유전층(106)의 윗면(106A)과 아랫면(106B) 사이(즉, 컴플라이언트 유전층(106)의 윗면(106A)과 대응하는 전도성 금속 코팅 요소들(300)의 윗면(300A) 사이)로 연장된다.
도 3C의 실시예에서, 홀들(210)의 측벽들(210A)은 대응하는 전도성 금속 코팅 요소들(300)의 외부 경계들 내에 포함된다. (도 3B를 참조하라.) 또한, 홀들(210)의 측벽들(210A)은 실질적으로 수직이며, 이에 따라 홀들(210)에 대응하는, 컴플라이언트 유전층(106)의 윗면(106A) 및 아랫면(106B)의 개구부들의 치수들은 실질적으로 같다. 다른 실시예들에서, 홀들(210)의 측벽들(210A)은 실질적으로 수직이 아닐 수 있으며, 대응하는 전도성 금속 코팅 요소들(300)의 외부 경계들 내에 포함되지 않을 수 있다.
도 3D는 도 3C의 기판(102)의 일부의 단면도로서, 여기에서는 상기 설명한 전기적으로 전도성인 컴플라이언트 몸체들(220)이 홀들(210) 내에 형성된다. 도 3D의 실시예에서, 컴플라이언트 몸체들(220)은 대응하는 홀들(210)을 실질적으로 채우고, 컴플라이언트 몸체들(220)의 아랫면들(220B)은 대응하는 전도성 금속 코팅 요소들(300)의 윗면들(300A)과 집적 접촉하며, 그리고 컴플라이언트 몸체들(220)의 윗면들(220A)은 컴플라이언트 유전층(106)의 윗면(106A)과 실질적으로 동일 평면을 이룬다.
컴플라이언트 몸체들(220)은 각각 홀들(210)중 대응하는 홀 내에 형성되기 때문에, 홀들(210)중 대응하는 홀 내에 포함된다. (도 3C 및 3D를 참조하라.) 상기 설명한 바와 같이, 홀들(210)의 측벽들(210A)은 대응하는 전도성 금속 코팅 요소들(300)의 외부 경계들 내에 포함된다. (도 3B를 참조하라.) 이에 따라, 컴플라이언트 몸체들(220)은 각각 대응하는 전도성 금속 코팅 요소(300)의 외부 경계 내에 포함되기 때문에, 컴플라이언트 몸체들(220)은 전도성 금속 코팅 요소들(300)을 둘러싸는 기판(102)의 윗면(102A)의 어느 부분과도 접촉하지 않는다. 다른 실시예들에서, 홀들(210)의 측벽들(210A)은 대응하는 전도성 금속 코팅 요소들(300)의 외부 경계들 내에 포함되지 않으며, 컴플라이언트 몸체들(220)은 전도성 금속 코팅 요소들(300)을 둘러싸는 기판(102)의 윗면(102A)의 일부와 접촉한다.
도 3E는 도 3D의 기판(102)의 일부의 단면도로서, 여기에서는 상기 설명한 외부 유전층(108)이 컴플라이언트 유전층(106)의 윗면(106A)에 형성된다. 도 3E의 실시예에서, 외부 유전층(108)의 아랫면(108B)은 컴플라이언트 유전층(106)의 윗면(106A)과 직접적으로 그리고 실질적으로 연속적으로 접촉한다.
도 3E에서는, 상기 설명한 홀들(230)이 컴플라이언트 몸체들(220) 위의 외부 유전층(108) 내에 형성되어, 컴플라이언트 몸체들(220)의 윗면들(220A)을 노출시킨다. 홀들(230)은 각각 외부 유전층(108)의 윗면(108A) 및 아랫면(108B) 사이에 연장된다. 도 3E의 실시예에서, 홀들(230)의 측벽들(230A)은 대응하는 전도성 금속 코팅 요소들(300)의 외부 경계들 내에 포함된다. (도 3B를 참조하라.) 또한, 홀들(230)의 측벽들(230A)은 실질적으로 수직이며, 이에 따라 홀들(230)에 대응하는, 외부 유전층(108)의 윗면(108A) 및 아랫면(108B)의 개구부들의 치수들은 실질적으로 같다. 다른 실시예들에서, 홀들(230)의 측벽들(230A)은 실질적으로 수직이 아닐 수 있고, 대응하는 전도성 금속 코팅 요소들(300)의 외부 경계들 내에 포함되지 않을 수 있다.
도 3F는 도 3E의 기판(102)의 일부의 단면도로서, 여기에서는 상기 설명한 전기적으로 전도성인 솔더가능한 전도체 요소들(240)이 홀들(230) 내에 형성된다. 도 3F의 실시예에서, 솔더가능한 전도체 요소들(240)은 대응하는 홀들(230)을 실질적으로 채우고, 솔더가능한 전도체 요소들(240)의 아랫면들(240B)은 대응하는 컴플라이언트 몸체들(220)의 윗면들(220A)과 직접 접촉하며, 그리고 솔더가능한 전도체 요소들(240)의 윗면들(240A)은 외부 유전층(108)의 윗면들(108A) 윗쪽으로 연장된다. 주목할 사항으로서, 다른 실시예들에서, 솔더가능한 전도체 요소들(240)의 윗면들(240A)은 외부 유전층(108)의 윗면(108A)과 같은 높이로 평행하거나, 또는 더 낮을 수 있다.
솔더가능한 전도체 요소들(240)은 각각 대응하는 홀들(230)중 대응하는 홀 내에 형성되기 때문에, 홀들(230)중 대응하는 홀 내에 포함된다. 도 3E-3F의 실시예들에서, 홀들(230)의 측벽들(230A)은 대응하는 전도성 금속 코팅 요소들(300)의 외부 경계들 내에 포함된다. (도 3B를 참조하라.) 이에 따라, 솔더가능한 전도체 요소들(240)은 각각 전도성 금속 코팅 요소들(300)중 대응하는 요소의 외부 경계 내에 포함된다.
도 3F에 도시된 구조들은 도 1의 컴플라이언트 범프들(104)의 제 2 실시예이다. 상기 설명한 바와 같이, 몸체가 1개 이상의 솔더가능한 전도체 요소들(240)의 윗면(240A)과 기판(102) 사이에 힘을 인가할 때, 인가되는 힘은 실질적으로 대응하는 컴플라이언트 몸체들(220)에 전달된다. (도 3C 및 3D를 참조하라.) 인가된 힘에 응답하여, 컴플라이언트 몸체들(220)이 변형되어, 대응하는 I/O 패드들(200)에 대한 스트레스를 경감시킨다. 인가되는 힘의 크기가 특정 레벨(예를 들어, 임계 레벨) 보다 작으면, 컴플라이언트 몸체들(220)은 인가된 힘 하에서 실질적으로 탄성적인 방식으로 변형된다. 컴플라이언트 몸체들(220) 내에서 인가된 힘을 저지하는 힘이 생성되어, 1개 이상의 솔더가능한 전도체 요소들(240)의 윗면(240A)에 상기 인가된 힘을 인가함으로써 상기 1개 이상의 솔더가능한 전도체 요소들(240)과 몸체 간에 물리적인 컨택을 유지한다. 인가된 힘이 제거되면, 컴플라이언트 몸체들(220)은 실질적으로 자신들의 처음 크기들 및 형상들로 복구된다.
이제, 도 4A-4F를 참조하여 도 1의 반도체 디바이스(100)를 제조하는 방법의 제 3 실시예를 설명한다. 도 4A는 도 1의 기판(102)의 일부의 단면도로서, 여기에서는 상기 설명한 다수의 I/O 패드들(200)이 기판(102)의 윗면(102A)에 형성된다.
도 4B는 도 4A의 기판(102)의 일부의 단면도로서, 여기에서는 상기 설명한 컴플라이언트 유전층(106)이 반도체 기판(102)의 윗면(102A)에 형성된다. 도 4B의 실시예에서, 컴플라이언트 유전층(106)의 아랫면(106B)은 반도체 기판(102)의 윗면(102A)과 직접적으로, 그리고 실질적으로 연속적으로 접촉한다. 상기 설명한 홀들(210)이 I/O 패드들(200) 위의 컴플라이언트 유전층(106) 내에 형성되어, I/O 패드들(200)의 윗면들(200A)을 노출시킨다.
도 4B의 실시예에서, 홀들(210)의 측벽들(210A)은 대응하는 I/O 패드들(200)의 측면들(200C)에 의해 정의되는, 대응하는 I/O 패드들(200)의 외부 경계들 내에 포함된다. 또한, 홀들(210)의 측벽들(210A)은 실질적으로 수직이며, 이에 따라 홀들(210)에 대응하는, 컴플라이언트 유전층(106)의 윗면(106A) 및 아랫면(106B)의 개구부들의 치수들은 실질적으로 같다. 다른 실시예들에서, 홀들(210)의 측벽들(210A)은 실질적으로 수직이 아닐 수 있고, 대응하는 I/O 패드들(200)의 외부 경계들 내에 포함되지 않을 수 있다.
도 4C는 도 4B의 기판(102)의 일부의 단면도로서, 여기에서는 상기 설명한 컴플라이언트 몸체들(220)이 홀들(210) 내에 형성된다. 도 2C의 실시예에서, 컴플라이언트 몸체들(220)은 대응하는 홀들(210)을 실질적으로 채우고, 컴플라이언트 몸체들(220)의 아랫면(220B)은 대응하는 I/O 패드들(200)의 윗면들(200A)과 직접 접촉하며, 그리고 컴플라이언트 몸체들(220)의 윗면들(220A)은 컴플라이언트 유전층(106)의 윗면(106A)과 실질적으로 동일 평면을 이룬다.
컴플라이언트 몸체들(220)은 각각 홀들(210)중 대응하는 홀 내에 형성되기 때문에, 홀들(210)중 대응하는 홀 내에 포함된다. 도 4C의 실시예에서, 홀들(210)의 측벽들(210A)은 대응하는 I/O 패드들(200)의 측면들(200C)에 의해 정의되는, 대응하는 I/O 패드들(200)의 외부 경계들 내에 포함된다. 이에 따라, 컴플라이언트 몸체들(220)은 각각 I/O 패드들(200)중 대응하는 패드의 외부 경계 내에 포함되기 때문에, 컴플라이언트 몸체들(220)은 전도성 금속 코팅 요소들(300)을 둘러싸는 기판(102)의 윗면(102A)의 어느 부분과도 접촉하지 않는다. 다른 실시예들에서, 홀들(210)의 측벽들(210A)은 대응하는 I/O 패드들(200)의 외부 경계들 내에 포함되지 않을 수 있고, 컴플라이언트 몸체들(220)은 전도성 금속 코팅 요소들(300)을 둘러싸는 기판(102)의 윗면(102A)의 일부와 접촉할 수 있다.
도 4D는 도 4C의 기판(102)의 일부의 단면도로서, 여기에서는 전기적으로 전도성인 금속 코팅 요소들(400)이 컴플라이언트 몸체들(220)의 윗면들(220A) 위에 형성된다. 이 전도성 금속 코팅 요소들(400)은 각각 윗면(400A) 및 반대편의 아랫면(400B)을 갖는다. 도 4D의 실시예에서, 전도성 금속 코팅 요소들(400) 각각의 아랫면(400B)은 컴플라이언트 몸체들(220)중 대응하는 몸체의 윗면(220A)과 직접 접촉한다. 또한, 전도성 금속 코팅 요소들(400) 각각의 외부 경계는, 대응하는 I/O 패드(200)의 측면들(200C)에 의해 정의되는, 대응하는 I/O 패드(200)의 외부 경계를 넘어 연장되지 않는다.
전도성 금속 코팅 요소들(400)은 접착층들의 역할을 하는바, 이 전도성 금속 코팅 요소들(400) 위에 이후 형성되는 물질은 대응하는 컴플라이언트 몸체들(220) 보다 전도성 금속 코팅 요소들(400)에 더 잘 부착된다. 대안적으로, 또는 부가적으로, 전도성 금속 코팅 요소들(400)은 이후 형성되는 층과 컴플라이언트 몸체들(220) 간의 화학 반응을 막기 위한 장벽층들의 역할을 할 수 있다. 또한, 전도성 금속 코팅 요소들(400)은 또한 이후의 전기 도금 공정을 위한 전극들의 역할을 할 수 있다. 전도성 금속 코팅 요소들(400)은 전도성 금속 코팅 요소들(300)과 동일한 물질로 형성될 수 있고, 전도성 금속 코팅 요소들(300)을 형성하는 데에 이용되는 동일한 방법들을 이용하여 형성될 수 있다.
전도성 금속 코팅 요소들(400)의 원하는 두께를 얻기 위해, 전도성 금속 코팅 요소들(400)을 형성하는 데에 이용되는 충분한 양의 물질들이 컴플라이언트 몸체들(220)의 윗면들(220A)에 증착된다. 예를 들어, 전도성 금속 코팅 요소들(400)이 (예를 들어, 전해 또는 무전해를 이용한) 전기 도금에 의해 형성되는 경우, 전기 도금 공정은 전도성 금속 코팅 요소들(400)의 원하는 두께를 얻기 위해, 컴플라이언트 몸체들(220)의 윗면들(220A)에 충분한 물질이 쌓일 수 있도록 충분한 시간 동안 수행될 수 있다.
예를 들어, 전도성 금속 코팅 요소들(400)을 형성하는 데에 이용되는 전기 도금 공정들에서, 컴플라이언트 몸체들(220)은 전극 단자들의 역할을 할 수 있다. 인가되는 전류가 컴플라이언트 몸체들(220) 및 금속 이온들을 함유하는 전해질 용액을 통해 흐르기 때문에, 전해질 용액으로부터의 금속 이온들이 컴플라이언트 몸체들(220)의 윗면(220A)에 증착된다. 컴플라이언트 유전층(106)은 비도전성이기 때문에, 전해질 용액에 노출되는 컴플라이언트 유전층(106)의 표면들에는 금속 이온들이 증착되지 않을 것이다. 전도성 금속 코팅 요소들(400)의 얻어지는 두께는 전기도금 공정들이 수행되는 시간량에 의존한다.
대안적으로, 전도성 금속 코팅 요소들(400)은 스퍼터 증착 공정을 이용하여 형성될 수 있다. 자신을 통해 연장되는 개구부들(즉, 홀들)을 갖는 마스킹층이 컴플라이언트 유전층(106)의 윗면(106A)에 형성될 수 있다. 홀들은 각각 개별적인 컴 플라이언트 몸체들(220)의 윗면(220A)을 노출시킨다. 이후, 컴플라이언트 유전층(106)과 대향하는 마스킹층의 측면으로부터 금속이 스퍼터된다. 스퍼터된 금속은 마스킹층 내의 홀들을 통해 이동하여, 컴플라이언트 몸체들(220)의 윗면들(220A)에 증착된다. 마스킹층은 스퍼터된 금속이 컴플라이언트 유전층(106)의 윗면(106A)에 증착되는 것을 막는다. 전도성 금속 코팅 요소들(400)의 얻어지는 두께는 스퍼터링 공정이 수행되는 시간량에 의존한다. 스퍼터링 공정을 완료한 후, 마스킹층은 제거된다.
전도성 금속 코팅 요소들(400)을 형성하는 데에 이용되는 스텐실 프린팅 공정에서, 전도성 금속 코팅 요소들(400)은 동시에 스텐실 프린트될 수 있다. 전도성 금속 코팅 요소들(400)의 원하는 높이는 단일 스텐실 프린팅 공정에 의해 달성될 수 있다. 대안적으로, 다수의 스텐실 프린팅 공정들이 순차적으로 수행될 수 있는바, 여기서 전도성 금속 코팅 요소들(400)은 적층에 의해 형성된다. 이러한 적층이 이용되는 경우, 전도성 금속 코팅 요소들(400)의 원하는 두께는 개별적인 스텐실 프린트된 층들의 높이들의 합이 된다.
도 4E는 도 4D의 기판(102)의 일부의 단면도로서, 여기에서는 상기 설명한 외부 유전층(108)이 컴플라이언트 유전층(106)의 윗면(106A)에 형성된다. 도 4E의 실시예에서, 외부 유전층(108)의 아랫면(108B)은 컴플라이언트 유전층(106)의 윗면(106A)과 직접적으로, 그리고 실질적으로 연속적으로 접촉한다.
도 4E에서는, 상기 설명한 홀들(230)이 전도성 금속 코팅 요소들(400) 위의 외부 유전층(108) 내에 형성되어, 전도성 금속 코팅 요소들(400)의 윗면들(400A)을 노출시킨다. 도 4E의 실시예에서, 홀들(230)의 측벽들(230A)은 대응하는 전도성 금속 코팅 요소들(400)의 외부 경계들 내에 포함된다. (도 4D를 참조하라.) 또한, 홀들(230)의 측벽들(230A)은 실질적으로 수직이며, 이에 따라 홀들(230)에 대응하는, 외부 유전층(108)의 윗면(108A) 및 아랫면(108B)의 개구부들의 치수들은 실질적으로 같다. 주목할 사항으로서, 다른 실시예들에서, 홀들(230)의 측벽들(230A)은 실질적으로 수직이 아닐 수 있다.
도 4F는 도 4E의 기판(102)의 일부의 단면도로서, 여기에서는 상기 설명한 전기적인 전도성인 솔더가능한 전도체 요소들(240)이 홀들(230) 내에 형성된다. 도 4F의 실시예에서, 솔더가능한 전도체 요소들(240)은 대응하는 홀들(230)을 실질적으로 채우고, 솔더가능한 전도체 요소들(240)의 아랫면들(240B)은 대응하는 전도성 금속 코팅 요소들(400)의 윗면들(400A)과 직접 접촉하며, 그리고 솔더가능한 전도체 요소들(240)의 윗면들(240A)은 외부 유전층(108)의 윗면(108A) 윗쪽으로 연장된다. 주목할 사항으로서, 다른 실시예들에서, 솔더가능한 전도체 요소들(240)의 윗면들(240A)은 외부 유전층(108)과 동일한 평면을 갖거나, 또는 이 보다 낮을 수 있다.
솔더가능한 전도체 요소들(240)은 각각 홀들(230)중 대응하는 홀 내에 형성되기 때문에, 홀들(230)중 대응하는 홀 내에 포함된다. 도 4E-4F의 실시예들에서, 홀들(230)의 측벽들(230A)은 대응하는 전도성 금속 코팅 요소들(400)의 외부 경계들 내에 포함된다. (도 4D를 참조하라.) 이에 따라, 솔더가능한 전도체 요소들(240)은 각각 전도성 금속 코팅 요소들(400)중 대응하는 요소의 외부 경계 내에 포함된다.
도 4F에 도시된 구조들은 도 1의 컴플라이언트 범프들(104)의 제 3 실시예이다. 상기 설명한 바와 같이, 몸체가 1개 이상의 솔더가능한 전도체 요소들(240)의 윗면(240A)과 기판(102) 사이에 힘을 인가하면, 인가된 힘은 대응하는 컴플라이언트 몸체들(220)로 실질적으로 전달된다(도 4C 참조). 인가된 힘에 응답하여, 컴플라이언트 몸체들(220)이 변형되어, 대응하는 I/O 패드들(200)에 대한 스트레스를 경감시킨다. 인가된 힘의 크기가 특정 레벨(예를 들어, 임계 레벨) 보다 작으면, 컴플라이언트 몸체들(220)은 인가된 힘 하에서 실질적으로 탄성적인 방식으로 변형된다. 컴플라이언트 몸체들(220) 내에서 인가된 힘을 저지하는 힘이 생성되어, 1개 이상의 솔더가능한 전도체 요소들(240)의 윗면(240A)에 상기 인가된 힘을 인가함으로써 상기 1개 이상의 솔더가능한 전도체 요소들(240)과 몸체 간에 물리적인 컨택을 유지한다. 인가된 힘이 제거되면, 컴플라이언트 몸체들(220)은 실질적으로 자신들의 처음 크기들 및 형상들로 복구된다.
이제, 도 5A-5G를 참조하여 도 1의 반도체 디바이스(100)를 제조하는 제 4 실시예를 설명한다. 도 5A는 도 1의 기판(102)의 일부의 단면도로서, 여기에서는 상기 설명한 다수의 I/O 패드들(200)이 기판(102)의 윗면(102A)에 형성된다.
도 5B는 도 5A의 기판(102)의 일부의 단면도로서, 여기에서는 상기 설명한 전기적으로 전도성인 금속 코팅 요소들(300)이 I/O 패드들(200)의 윗면(200A) 및 측면들(200C) 위에, 그리고 각 I/O 패드들(200)을 둘러싸는 기판(102)의 윗면(102A)의 일부 위에 형성된다. 도 5B의 실시예에서, 각 전도성 금속 코팅 요소 들(300)의 아랫면(300B)은 I/O 패드들(200)중 대응하는 패드의 윗면(200A) 및 측면들(200C)과 직접 접촉하며, 또한 I/O 패드들(200)중 대응하는 패드를 둘러싸는 기판(102)의 윗면(102A)의 일부와도 직접 접촉한다.
도 5B의 실시예에서, 전도성 금속 코팅 요소들(300) 각각의 외부 경계는 대응하는 I/O 패드(200)의 측면들(200C)에 의해 정의되는, 대응하는 I/O 패드(200)의 외부 경계를 넘어 연장된다. 전도성 금속 코팅 요소들(300)은 접착층의 역할을 하는바, 이 전도성 금속 코팅 요소들(300) 위에 이후 형성되는 물질은 I/O 패드들(200) 보다 전도성 금속 코팅 요소들(300)에 더 잘 부착된다. 대안적으로, 또는 부가적으로, 전도성 금속 코팅 요소들(300)은 I/O 패드들(200)의 산화를 줄이기 위한 장벽층들의 역할을 할 수 있다.
도 5C는 도 5B의 기판(102)의 일부의 단면도로서, 여기에서는 상기 설명한 컴플라이언트 유전층(106)이 전도성 금속 코팅 요소들(300) 및 이 전도성 금속 코팅 요소들(300)을 둘러싸는 반도체 기판(102)의 윗면(102A)의 일부 위에 형성된다. 도 5C의 실시예에서, 컴플라이언트 유전층(106)의 아랫면(106B)은 전도성 금속 코팅 요소들(300)의 윗면들(300A), 및 전도성 금속 코팅 요소들(300)을 둘러싸는 반도체 기판(102)의 윗면(102A)의 일부와 직접 접촉한다.
도 5C에서는, 상기 설명한 홀들(210)이 컴플라이언트 유전층(106) 위에 형성된다. 도 5C에서, 홀들(210)은 전도성 금속 코팅 요소들(300) 위에 형성되어, 이 전도성 금속 코팅 요소들(300)의 윗면들(300A)의 일부를 노출시킨다. 홀들(210)은 각각 컴플라이언트 유전층(106)의 윗면(106A)과 아랫면(106B) 사이(즉, 컴플라이언 트 유전층(106)의 윗면(106A)과 대응하는 전도성 금속 코팅 요소(300)의 윗면(300A) 사이)에 연장된다.
도 5C의 실시예에서, 홀들(210)의 측벽들(210A)은 대응하는 전도성 금속 코팅 요소들(300)의 외부 경계들 내에 포함된다. (도 5B를 참조하라.) 또한, 홀들(210)의 측벽들(210A)은 실질적으로 수직이며, 이에 따라 홀들(210)에 대응하는, 컴플라이언트 유전층(106)의 윗면(106A)과 아랫면(106B)의 개구부들의 치수들은 실질적으로 같다. 주목할 사항으로서, 다른 실시예들에서, 홀들(210)의 측벽들(210A)은 실질적으로 수직이 아닐 수 있다.
도 5D는 도 5C의 기판(102)의 일부의 단면도로서, 여기에서는 상기 설명한 전기적으로 전도성인 컴플라이언트 몸체들(220)이 홀들(210) 내에 형성된다. 도 5D의 실시예에서, 컴플라이언트 몸체들(220)은 대응하는 홀들(210)을 실질적으로 채우고, 컴플라이언트 몸체들(220)의 아랫면들(220B)은 대응하는 전도성 금속 코팅 요소들(300)의 윗면들(300A)과 직접 접촉하며, 그리고 컴플라이언트 몸체들(220)의 윗면들(220A)은 컴플라이언트 유전층(106)의 윗면(106A)과 실질적으로 동일한 평면을 이룬다.
컴플라이언트 몸체들(220)은 각각 홀들(210)중 대응하는 홀 내에 형성되기 때문에, 홀들(210)중 대응하는 홀 내에 포함된다. (도 5C를 참조하라.) 상기 설명한 바와 같이, 도 5C의 실시예에서, 홀들(210)의 측벽들(210A)은 대응하는 전도성 금속 코팅 요소들(300)의 외부 경계들 내에 포함된다. (도 5B를 참조하라.) 이에 따라, 도 5D의 실시예에서, 컴플라이언트 몸체들(220)은 각각 대응하는 전도성 금 속 코팅 요소(300)의 외부 경계에 포함되기 때문에, 컴플라이언트 몸체들(220)은 전도성 금속 코팅 요소들(300)을 둘러싸는 기판(102)의 윗면(102A)의 어느 부분과도 접촉하지 않는다. 다른 실시예들에서, 홀들(210)의 측벽들(210A)은 대응하는 전도성 금속 코팅 요소들(300)의 외부 경계들 내에 포함되지 않을 수 있고, 컴플라이언트 몸체들(220)은 전도성 금속 코팅 요소들(300)을 둘러싸는 기판(102)의 윗면(102A)의 일부와 접촉할 수 있다.
도 5E는 도 5D의 기판(102)의 일부의 단면도로서, 여기에서는 상기 설명한 전기적으로 전도성인 금속 코팅 요소들(400)이 컴플라이언트 몸체들(220)의 윗면들(220A)에 형성된다. 도 5E의 실시예에서, 전도성 금속 코팅 요소들(400) 각각의 아랫면은 컴플라이언트 몸체들(220)중 대응하는 몸체의 윗면(220A)과 직접 접촉하고, 전도성 금속 코팅 요소들(400) 각각의 외부 경계는 대응하는 I/O 패드(200)의 측면들(200C)에 의해 정의되는, 대응하는 I/O 패드(200)의 외부 경계를 넘어 연장되지 않는다. (도 5A를 참조하라.)
전도성 금속 코팅 요소들(400)은 접착층들의 역할을 하는바, 이 전도성 금속 코팅 요소들(400) 위에 이후 형성되는 물질은 대응하는 컴플라이언트 몸체들(220) 보다 전도성 금속 코팅 요소들(400)에 더 잘 부착된다. 대안적으로, 또는 부가적으로, 전도성 금속 코팅 요소들(400)은 이후 형성되는 층과 컴플라이언트 몸체들(220) 간의 화학 반응을 막는 장벽층들의 역할을 할 수 있다. 전도성 금속 코팅 요소들(400)은 상기 설명한 바와 같이 전도성 금속 코팅 요소들(300)과 동일한 물질로부터 형성될 수 있고, 전도성 금속 코팅 요소들(300)을 형성하는 데에 이용되는 동일한 방법들을 이용하여 형성될 수 있다.
도 5F는 도 5E의 기판(102)의 일부의 단면도로서, 여기에서는 상기 설명한 외부 유전층(108)이 컴플라이언트 유전층(106)의 윗면(106A) 위에 형성된다. 도 5F의 실시예에서, 외부 유전층(108)의 아랫면(108B)은 컴플라이언트 유전층(106)의 윗면(106A)과 직접적으로, 그리고 실질적으로 연속적으로 접촉한다.
도 5F에서는, 상기 설명한 홀들(230)이 전도성 금속 코팅 요소들(400) 위의 외부 유전층(108) 내에 형성되어, 전도성 금속 코팅 요소들(400)의 윗면들(400A)을 노출시킨다. 도 5F의 실시예에서, 홀들(230)의 측벽들(230A)은 대응하는 전도성 금속 코팅 요소들(400)의 외부 경계들 내에 포함된다. (도 5E를 참조하라.) 또한, 홀들(230)의 측벽들(230A)은 실질적으로 수직이며, 이에 따라 홀들(230)에 대응하는, 외부 유전층(108)의 윗면(108A) 및 아랫면(108B)의 개구부들의 치수들은 실질적으로 같다. 주목할 사항으로서, 다른 실시예들에서, 홀들(230)의 측벽들(230A)은 실질적으로 수직이 아닐 수 있다.
도 5G는 도 5F의 기판(102)의 일부의 단면도로서, 여기에서는 상기 설명한 솔더가능한 전도체 요소들(240)이 홀들(230) 내에 형성된다. 도 5G의 실시예에서, 솔더가능한 전도체 요소들(240)은 대응하는 홀들(230)을 실질적으로 채우고, 솔더가능한 전도체 요소들(240)의 아랫면들(240B)은 대응하는 전도성 금속 코팅 요소들(400)의 윗면들(400A)과 직접 접촉하며, 그리고 솔더가능한 전도체 요소들(240)의 윗면들(240A)은 외부 유전층(108)의 윗면(108A) 윗쪽으로 연장된다. 주목할 사항으로서, 다른 실시예들에서, 솔더가능한 전도체 요소들(240)의 윗면들(240A)은 외부 유전층(108)의 윗면(108A)과 동일 평면을 이루거나, 또는 낮을 수 있다.
솔더가능한 전도체 요소들(240)은 각각 홀들(230)중 대응하는 홀 내에 형성되기 때문에, 홀들(230)중 대응하는 홀 내에 포함된다. 도 5F의 실시예에서, 홀들(230)의 측벽들(230A)은 대응하는 전도성 금속 코팅 요소들(400)의 외부 경계들 내에 포함된다. (도 5E를 참조하라). 이에 따라, 도 5G의 실시예에서, 솔더가능한 전도체 요소들(240)은 각각 전도성 금속 코팅 요소들(400)중 대응하는 요소의 외부 경계 내에 포함된다.
도 5G에 도시된 구조들은 도 1의 컴플라이언트 범프들(104)의 제 4 실시예이다. 상기 설명한 바와 같이, 몸체가 1개 이상의 솔더가능한 전도체 요소들(240)의 윗면(240A)과 기판(102) 사이에 힘을 인가하면, 인가된 힘은 대응하는 컴플라이언트 몸체들(220)에 실질적으로 전달된다. (도 5D를 참조하라.) 인가된 힘에 응답하여, 컴플라이언트 몸체들(220)이 변형되어, 대응하는 I/O 패드들(200)에 대한 스트레스를 경감시킨다. 인가된 힘의 크기가 특정 레벨(예를 들어, 임계 레벨) 보다 작으면, 컴플라이언트 몸체들(220)은 인가된 힘 하에서 실질적으로 탄성적인 방식으로 변형된다. 컴플라이언트 몸체들(220) 내에서 인가된 힘을 저지하는 힘이 생성되어, 1개 이상의 솔더가능한 전도체 요소들(240)의 윗면(240A)에 상기 인가된 힘을 인가함으로써 상기 1개 이상의 솔더가능한 전도체 요소들(240)과 몸체 간에 물리적인 컨택을 유지한다. 인가된 힘이 제거되면, 컴플라이언트 몸체들(220)은 실질적으로 자신들의 처음 크기들 및 형상들로 복구된다.
이제, 도 6A-6D를 참조하여 제 2 장치를 형성하기 위해 도 1의 반도체 디바이스(100)를 제 1 장치에 결합하는 방법의 제 1 실시예를 설명한다. 도 6A는 장치(600)의 일부의 단면도로서, 장치(600)는 기판(602) 및 이 기판(602)의 표면(602A)에 배열된 다수의 본딩 패드들(604)을 포함한다. 예를 들어, 본딩 패드들(604)은 기판(602)의 표면(602A)에 금속층(예를 들어, 알루미늄 또는 구리)을 패터닝함으로써 형성될 수 있다. 본딩 패드들(604)은 각각 2개의 주요 표면들, 즉 윗면(604A), 및 기판(602)의 표면(602A)과 접촉하는 반대편의 아랫면(604B)을 갖는다.
도 1을 다시 참조하여, 기판(602)의 윗면(602A)의 본딩 패드들(604)의 구성은 반도체 디바이스(100)의 기판(102)의 윗면(102A)의 I/O 패드들(200)의 구성에 대응한다(즉, 거울 이미지이다).
도 6A의 장치(600)는, 예를 들어 인쇄 회로 기판 또는 그리드 어레이 패키지 기판과 같은 배선 장치가 될 수 있다. 이러한 상황에서, 기판(602)은 실질적으로, 예를 들어 플라스틱 물질(예를 들어, 유리 섬유 에폭시 적층물, PES(polyethersulfone) 또는 폴리이미드), 또는 세라믹 물질(예를 들어, 알루미늄 산화물, 즉 알루미나(Al2O3), 또는 알루미늄 질화물(AlN))로부터 형성될 수 있다. 장치(600)는 또한 유리 액정 표시 장치 또는 멀티칩 모듈의 일부가 될 수 있다.
도 6B는 도 6A의 장치(600)의 일부의 단면도로서, 여기에서는 솔더 코딩층들(610)이 장치(600)의 본딩 패드들(604)의 윗면들(604A)에 형성된다. 솔더 코팅층들(610)은 각각 윗면(610A), 및 본딩 패드들(604)중 대응하는 본딩 패드의 윗면(604A)과 직접 접촉하는 반대편의 아랫면(610B)을 갖는다. 예를 들어, 솔더 코팅층들(610)은 본딩 패드들(604)의 윗면들(604A)에 솔더 페이스트를 스텐실 프린트함으로써 본딩 패드들(604)의 윗면들(604A)에 형성될 수 있다. 대안적으로, 솔더 코팅층들(610)은 본딩 패드들(604)의 윗면들(604A)에 솔더 합금의 몇 개의 서로 다른 구성 금속층들을 증착함으로써 본딩 패드들(604)의 윗면들(604A)에 형성될 수 있다. 금속층들을 증착한 후, 기판(602) 및 본딩 패드들(604)은 금속층들을 용해하기 위해 가열될 수 있다. 용해된 금속들은 함께 혼합되어 솔더 합금을 형성하는바, 이 솔더 합금의 표면 장력은 용해된 솔더 합금이 솔더 코팅층들(610)을 형성하게 할 수 있다.
도 6C는 도 1의 반도체 디바이스(100)의 일 실시예의 일부 및 도 6B의 장치(600)의 일부의 단면도로서, 여기에서 반도체 디바이스(100)의 일부는 거꾸로 되어 장치(600)의 일부 위에 위치된다. 도 6C에 도시된 바와 같이, 반도체 디바이스(100)의 일부 및 장치(600)의 일부는 서로에 대해 배향되기 때문에, 반도체 디바이스(100)의 컴플라이언트 범프들(104)의 솔더가능한 전도체 요소들(240)은 장치(600)의 대응하는 본딩 패드들(604)을 덮는 솔더 코팅층들(610) 바로 위에 위치된다. 일반적으로, 반도체 디바이스(100)와 장치(600)는 서로에 대해 배향되기 때문에, 반도체 디바이스(100)의 컴플라이언트 범프들(104)의 솔더가능한 전도체 요소들(240)의 윗면들(240A)은 장치(600)의 대응하는 본딩 패드들(604)을 덮는 솔더 코팅층들(610)의 윗면들(610A)에 인접하게 위치된다.
도 6C에 나타낸 바와 같이, 상기 설명한 바와 같이 반도체 디바이스(100) 및 장치(600)가 일단 서로에 대해 배향되면, 이들은 서로 결합되어, 반도체 디바이스(100)의 컴플라이언트 범프들(104)의 솔더가능한 전도체 요소들(240)의 윗면들(240A)이 장치(600)의 대응하는 본딩 패드들(604)을 덮는 솔더 코팅층들(610)의 윗면들(610A)에 접촉하게 된다. 솔더 코팅층들(610)의 솔더를 용해(즉, 리플로우)시키기 위해 반도체 디바이스(100)의 기판(102) 그리고/또는 장치(600)의 기판(602)에 충분한 열 에너지를 인가한다. 솔더 코팅층들(610)의 솔더가 냉각되면, 솔더는 반도체 디바이스(100)의 컴플라이언트 범프들(104)의 솔더가능한 전도체 요소들(240)을 장치(600)의 대응하는 본딩 패드들(604)에 기계적으로 그리고 전기적으로 결합시킨다.
도 6D는 도 6C의 결합 공정 이후 도 6B의 반도체 디바이스(100) 및 장치(600)의 일부들의 단면도로서, 여기에서 반도체 디바이스(100) 및 장치(600)의 일부들이 결합되어 장치(620)를 형성한다. 장치(620)에서는, 컴플라이언트 범프들(104) 및 솔더 코팅층(610) 연결들을 통해, 반도체 디바이스(100)의 I/O 패드들(200)이 장치(600)의 대응하는 본딩 패드들(604)에 전기적으로 결합된다. 컴플라이언트 범프들(104)은 컴플라이언트 몸체들(220) 및 솔더가능한 전도체 요소들(240)을 포함한다.
반도체 디바이스(100)의 컴플라이언트 범프들(104) 내의 컴플라이언트 몸체들(220)의 존재는, 반도체 디바이스(100)의 기판(102)과 장치(600)의 기판(602)의 열 팽창 계수(CTE)들의 차이로 인해 솔더 코팅층(610) 연결들에서 생성되는 기계적인 스트레스들을 감소시킨다. 상기 설명한 바와 같이, 이러한 기계적인 스트레스들은, 솔더 리플로우 공정들(예를 들어, 도 6C에 도시되어 상기 설명한 솔더 리플로우 공정) 동안, 그리고 반도체 디바이스(100)를 장치(600)의 기판(602)에 부착한 이후 반도체 디바이스(100)의 온 오프 동작으로부터 비롯되는 열 사이클링 동안 생성된다. 솔더 코팅층(610) 연결들에서의 기계적인 스트레스들이 감소된 결과로서, 솔더 코팅층(610) 연결들은 전형적인 솔더 코팅층 연결들과 같이 빠르게 마모되고 끊기지 않게 된다. 이러한 상황에서, 솔더 코팅층(610) 연결들의 신뢰도는 전형적인 솔더 코팅층 연결들의 신뢰도 보다 향상될 것으로 기대된다.
상기 설명한 특정 실시예들은 단지 예시적인 것으로서, 본 발명은 본원의 개시의 이득을 갖는 당업자들에게 명백한 다르지만 등가의 방법들로 변형 및 구현될 수 있다. 또한, 하기의 청구항들에서 정의되는 것 이외에, 본원에 개시된 구성 또는 설계의 세부사항들에 대한 어떠한 한정도 의도되지 않는다. 따라서, 상기 개시된 특정 실시예들은 수정 또는 변형될 수 있으며, 이러한 수정 또는 변형이 본 발명의 범위 및 정신 내에 있음은 명백하다. 따라서, 본 발명이 보호받고자 하는 바는 하기의 청구항들에 의해 정의된다.

Claims (54)

  1. 반도체 기판(102)의 표면에 배열된 복수의 입/출력(I/O) 패드들(200)과;
    관통하는 복수의 개구부들(230)을 갖는 외부 유전층(108)과;
    상기 외부 유전층(108)과 상기 반도체 기판(102)의 표면(102A) 사이에 위치되며, 관통하는 복수의 개구부들(210)을 갖는 컴플라이언트 유전층(106)과, 여기서 상기 컴플라이언트 유전층(106)은 폴리머 기반 물질로 이루어지며; 그리고
    복수의 전기적으로 전도성인 컴플라이언트 범프들(104)을 포함하며;
    상기 컴플라이언트 범프들(104)은 각각 상기 I/O 패드들(200)의 개별적인 I/O 패드 위에 형성되고 이에 대응하며, 상기 컴플라이언트 범프들(104)은 각각 상기 컴플라이언트 유전층(106) 및 상기 외부 유전층(108) 내의 개구부들(210, 230)의 개별적인 개구부를 통해 연장되고, 상기 컴플라이언트 범프들(104)은 각각,
    전기적으로 전도성인 솔더가능한 전도체 요소(240)와, 여기서 상기 솔더가능한 전도체 요소(240)는 솔더 가용성이며; 그리고
    상기 솔더가능한 전도체 요소(240)와 상기 I/O 패드들(200)중 대응하는 I/O 패드 사이에 위치되는 전기적으로 전도성인 컴플라이언트 몸체(220)를 포함하며, 상기 컴플라이언트 몸체(220)는 상기 솔더가능한 전도체 요소(240)를 상기 I/O 패드들(200)중 대응하는 I/O 패드에 전기적으로 결합시키는 것을 특징으로 하는 반도체 디바이스(100).
  2. 제 1 항에 있어서,
    상기 반도체 디바이스(100)는 칩 스케일 패키지(CSP)인 것을 특징으로 하는 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 컴플라이언트 범프들(104) 각각의 상기 솔더가능한 전도체 요소(240)는 납, 주석, 카드뮴, 인듐, 비즈머쓰, 갈륨, 구리, 은, 백금, 팔라듐, 니켈 및 금으로 구성된 그룹으로부터 선택되는 적어도 1개의 금속을 포함하는 것을 특징으로 하는 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 컴플라이언트 범프들(104) 각각의 상기 솔더가능한 전도체 요소(240)는 납, 주석, 카드뮴, 인듐, 비즈머쓰 및 갈륨으로 구성된 그룹으로부터 선택되는 적어도 2개의 금속들을 포함하는 합금을 포함하는 것을 특징으로 하는 반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 컴플라이언트 범프들(104) 각각의 상기 컴플라이언트 몸체(220)는 상기 솔더가능한 전도체 요소(240)와 상기 I/O 패드들(200)중 대응하는 I/O 패드 사이에 유연한 전기 전도성 경로를 형성하는 것을 특징으로 하는 반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 컴플라이언트 범프(104)가 상기 솔더가능한 전도체 요소(240)와 상기 I/O 패드들(200)중 대응하는 I/O 패드 사이에 인가된 힘을 받게 되면, 상기 컴플라이언트 범프들(104) 각각의 형상은 처음 형상에서 변형된 형상으로 바뀌며, 상기 힘이 제거되면, 상기 컴플라이언트 범프들(104) 각각의 형상은 실질적으로 상기 처음 형상으로 되돌아가는 것을 특징으로 하는 반도체 디바이스.
  7. 제 1 항에 있어서,
    상기 컴플라이언트 범프들(104) 각각의 상기 컴플라이언트 몸체(220)는 폴리머 기반 물질을 포함하는 것을 특징으로 하는 반도체 디바이스.
  8. 제 7 항에 있어서,
    상기 폴리머 기반 물질은 에폭시, 실리콘 수지, 폴리이미드, 아크릴 폴리머들 또는 아크릴 코폴리머들을 포함하는 것을 특징으로 하는 반도체 디바이스.
  9. 제 7 항에 있어서,
    상기 컴플라이언트 범프들(104) 각각의 상기 컴플라이언트 몸체(220)는 은, 금 및 팔라듐으로 구성된 그룹으로부터 선택된 적어도 1개의 필러 물질을 더 포함하고, 상기 적어도 1개의 필러 물질은 상기 컴플라이언트 몸체(220)의 전기 전도성을 증가시키는 데에 이용되는 것을 특징으로 하는 반도체 디바이스.
  10. 제 1 항에 있어서,
    상기 컴플라이언트 범프들(104) 각각의 상기 컴플라이언트 몸체(220)는 약 0.001 ohm-cm 이하의 체적 저항을 갖는 것을 특징으로 하는 반도체 디바이스.
  11. 제 1 항에 있어서,
    상기 컴플라이언트 범프들(104) 각각의 상기 컴플라이언트 몸체(220)는 약 0.0001 ohm-cm 이하의 체적 저항을 갖는 것을 특징으로 하는 반도체 디바이스.
  12. 제 1 항에 있어서,
    상기 컴플라이언트 범프들(104) 각각의 상기 컴플라이언트 몸체(220)는 약 8,000MPa 이하의 영률을 갖는 것을 특징으로 하는 반도체 디바이스.
  13. 제 1 항에 있어서,
    상기 컴플라이언트 범프들(104) 각각의 상기 컴플라이언트 몸체(220)는 약 1,000MPa 이하의 영률을 갖는 것을 특징으로 하는 반도체 디바이스.
  14. 제 1 항에 있어서,
    상기 I/O 패드들(200)은 각각 상기 반도체 디바이스(100)로/로부터 전력 또는 전기 신호를 전달하는 데에 이용되고, 상기 컴플라이언트 범프들(104)은 상기 반도체 디바이스(100)의 전기 단자들을 형성하는 것을 특징으로 하는 반도체 디바이스.
  15. 제 1 항에 있어서,
    상기 컴플라이언트 범프들(104)중 주어진 하나의 상기 컴플라이언트 몸체(220)는 상기 I/O 패드들(200)중 대응하는 I/O 패드 및 상기 컴플라이언트 범프들(104)중 주어진 하나의 상기 솔더가능한 전도체 요소(240)와 직접 접촉하는 것을 특징으로 하는 반도체 디바이스.
  16. 제 1 항에 있어서,
    상기 컴플라이언트 유전층 및 상기 외부 유전층(108) 내의 개구부들(210, 230)은 상기 반도체 기판(102) 표면의 상기 I/O 패드들(200)의 위치들에 대응하는 것을 특징으로 하는 반도체 디바이스.
  17. 제 1 항에 있어서,
    상기 컴플라이언트 유전층(106)은 상기 외부 유전층(108) 및 상기 반도체 기판(102)의 표면에 대한 스트레스를 경감시키는 것을 특징으로 하는 반도체 디바이스.
  18. 제 1 항에 있어서,
    상기 컴플라이언트 유전층(106)과 대향하는 상기 외부 유전층(108)의 표면(108A, 108B)에 힘이 인가될 때, 상기 힘은 실질적으로 상기 컴플라이언트 유전층(106)에 전달되며, 상기 컴플라이언트 유전층(106)은 상기 힘에 응답하여 변형됨으로써, 상기 외부 유전층(108)이 상기 반도체 기판(102)의 표면에 대해 이동할 수 있게 되는 것을 특징으로 하는 반도체 디바이스.
  19. 제 1 항에 있어서,
    상기 폴리머 기반 물질은 에폭시, 실리콘 수지, 폴리이미드, 아크릴 폴리머들 또는 아크릴 코폴리머들을 포함하는 것을 특징으로 하는 반도체 디바이스.
  20. 제 1 항에 있어서,
    상기 컴플라이언트 유전층(106)은 약 1.0 ×1010 ohm-cm 이상의 체적 저항을 갖는 것을 특징으로 하는 반도체 디바이스.
  21. 제 1 항에 있어서,
    상기 컴플라이언트 유전층(106)은 약 1.0 ×1015 ohm-cm 이상의 체적 저항을 갖는 것을 특징으로 하는 반도체 디바이스.
  22. 제 1 항에 있어서,
    상기 컴플라이언트 유전층(106)은 약 8,000MPa 이하의 영률을 갖는 것을 특징으로 하는 반도체 디바이스.
  23. 제 1 항에 있어서,
    상기 컴플라이언트 유전층(106)은 약 1,000MPa 이하의 영률을 갖는 것을 특징으로 하는 반도체 디바이스.
  24. 제 1 항에 있어서,
    상기 외부 유전층(108)은 상기 컴플라이언트 유전층(106) 및 상기 반도체 기판(102)의 표면에 대한 기계적인 보호를 제공하는 것을 특징으로 하는 반도체 디바이스.
  25. 제 1 항에 있어서,
    상기 컴플라이언트 유전층(106)에 대향하는 상기 외부 유전층(108)의 표면에 힘이 인가되면, 상기 외부 유전층(108)은 상기 컴플라이언트 유전층(106) 보다 작은 정도로 변형되어, 상기 힘을 상기 컴플라이언트 유전층(106)의 비교적 넓은 영역에 걸쳐서 분배하는 것을 특징으로 하는 반도체 디바이스.
  26. 제 1 항에 있어서,
    상기 외부 유전층(108)은 폴리머 기반 물질을 포함하는 것을 특징으로 하는 반도체 디바이스.
  27. 제 26 항에 있어서,
    상기 폴리머 기반 물질은 에폭시, 실리콘 수지, 폴리이미드, 아크릴 폴리머들 또는 아크릴 코폴리머들을 포함하는 것을 특징으로 하는 반도체 디바이스.
  28. 제 1 항에 있어서,
    상기 외부 유전층(108)은 무기 유전 물질을 포함하는 것을 특징으로 하는 반도체 디바이스.
  29. 제 28 항에 있어서,
    상기 무기 유전 물질은 실리콘 이산화물(SiO2) 및 실리콘 질화물(Si3N4)로 구성된 그룹으로부터 선택되는 것을 특징으로 하는 반도체 디바이스.
  30. 제 1 항에 있어서,
    상기 외부 유전층(108)은 약 1.0 ×1010 ohm-cm 이상의 체적 저항을 갖는 것을 특징으로 하는 반도체 디바이스.
  31. 제 1 항에 있어서,
    상기 외부 유전층(108)은 약 1.0 ×1015 ohm-cm 이상의 체적 저항을 갖는 것을 특징으로 하는 반도체 디바이스.
  32. 제 1 항에 있어서,
    상기 외부 유전층(108)은 상기 컴플라이언트 유전층의 영률 보다 큰 영률을 갖는 것을 특징으로 하는 반도체 디바이스.
  33. 제 1 항에 있어서,
    상기 외부 유전층(108)은 상기 컴플라이언트 유전층의 영률의 적어도 2배의 영률을 갖는 것을 특징으로 하는 반도체 디바이스.
  34. 제 7 항에 따른 반도체 디바이스를 형성하는 방법으로서,
    반도체 기판(102)의 표면 위에 폴리머 기반 물질로 된 컴플라이언트 유전층(106)을 형성하는 단계와, 여기서 상기 반도체 기판(102)의 표면에는 복수의 입/출력(I/O) 패드들(200)이 배열되고, 상기 컴플라이언트 유전층(106)은 관통하는 복수의 개구부들(210)을 갖고, 상기 개구부들(210)은 각각 상기 I/O 패드들의 개별적인 I/O 패드를 노출시키며;
    상기 컴플라이언트 유전층(106)의 각 개구부들(210)에 전기적으로 전도성인 컴플라이언트 몸체(220)를 형성하되, 상기 각 컴플라이언트 몸체(220)가 상기 대응하는 개구부(210)에 의해 노출되는 상기 I/O 패드(200)에 전기적으로 결합되도록 형성하는 단계와;
    상기 컴플라이언트 유전층(106) 위에 외부 유전층(108)을 형성하는 단계와, 여기서 상기 외부 유전층(108)은 관통하는 복수의 개구부들(230)을 갖고, 상기 각 개구부들(230)은 상기 컴플라이언트 몸체들(220)의 개별적인 몸체를 노출시키며; 그리고
    상기 외부 유전층(108)의 각 개구부들(230)에 전기적으로 전도성인 솔더가능한 전도체 요소들(240)을 형성하되, 상기 각 솔더가능한 전도체 요소들(240)이 상기 대응하는 개구부에 의해 노출되는 상기 컴플라이언트 몸체(220)에 전기적으로 결합되도록 형성하는 단계를 포함하며, 상기 각 솔더가능한 전도체 요소들(240)은 솔더 가용성인 것을 특징으로 하는 반도체 디바이스 형성 방법.
  35. 제 34 항에 있어서,
    상기 컴플라이언트 유전층(106)의 각 개구부들에 전기적으로 전도성인 컴플라이언트 몸체(220)를 형성하는 단계는,
    상기 컴플라이언트 유전층(106)의 각 개구부들(210)에 전기적으로 전도성인 컴플라이언트 몸체(220)를 형성하되, 상기 각 컴플라이언트 몸체(220)의 아랫면(220B)이 상기 대응하는 개구부(210)에 의해 노출되는 상기 I/O 패드(200)의 윗면(200A)과 직접 접촉함으로써, 상기 대응하는 개구부(210)에 의해 노출되는 상기 I/O 패드(200)에 전기적으로 결합되도록 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스 형성 방법.
  36. 제 34 항에 있어서,
    상기 외부 유전층(108)의 각 개구부들(230)에 전기적으로 전도성인 솔더가능한 전도체 요소들(240)을 형성하는 단계는,
    상기 외부 유전층(108)의 각 개구부들(230)에 전기적으로 전도성인 솔더가능한 전도체 요소들(240)을 형성하되, 상기 각 솔더가능한 전도체 요소들(240)의 아랫면(200B)이 상기 대응하는 개구부에 의해 노출되는 상기 컴플라이언트 몸체(220)의 윗면(220A)과 직접 접촉함으로써, 상기 대응하는 개구부(230)에 의해 노출되는 상기 컴플라이언트 몸체(220)에 전기적으로 결합되도록 형성하는 단계를 포함하며, 상기 각 솔더가능한 전도체 요소들(240)은 납, 주석, 카드뮴, 인듐, 비즈머쓰, 갈륨, 구리, 은, 백금, 팔라듐, 니켈 및 금으로 구성된 그룹으로부터 선택된 적어도 1개의 금속을 포함하는 것을 특징으로 하는 반도체 디바이스 형성 방법.
  37. 제 7 항에 따른 반도체 디바이스(100)를 형성하는 방법으로서,
    반도체 기판(102)의 표면에 배열된 복수의 입/출력(I/O) 패드들(200) 각각 위에 전기적으로 전도성인 금속 코팅 요소들(300)을 형성하는 단계와, 여기서 상기 전도성 금속 코팅 요소들(300)의 외부 경계들은 대응하는 상기 I/O 패드들(200)의 외부 경계들을 넘어 연장되고, 상기 전도성 금속 코팅 요소들(300)은 접착층들, 장벽층들, 또는 상기 접착층들 및 상기 장벽층들 둘다의 기능을 하며;
    상기 반도체 기판(102)의 표면에 폴리머 기반 물질로 된 컴플라이언트 유전층(106)을 형성하는 단계와, 여기서 상기 컴플라이언트 유전층(106)은 관통하는 복수의 개구부들(210)을 갖고, 상기 각 개구부들(210)은 상기 전도성 금속 코팅 요소들(300)의 개별적인 전도성 금속 코팅 요소를 노출시키며;
    상기 컴플라이언트 유전층(106)의 각 개구부들에 전기적으로 전도성인 컴플라이언트 몸체들(220)을 형성하되, 상기 각 컴플라이언트 몸체들(220)이 상기 대응하는 개구부(210)에 의해 노출되는 상기 전도성 금속 코팅 요소(300)에 전기적으로 결합되도록 형성하는 단계와;
    상기 컴플라이언트 유전층(106) 위에 외부 유전층(108)을 형성하는 단계와, 여기서 상기 외부 유전층(108)은 관통하는 복수의 개구부들(230)을 갖고, 상기 각 개구부들(230)은 상기 컴플라이언트 몸체들(220)의 개별적인 컴플라이언트 몸체를 노출시키며; 그리고
    상기 외부 유전층(108)의 각 개구부들(230)에 전기적으로 전도성인 솔더가능한 전도체 요소들(240)을 형성하되, 상기 각 솔더가능한 전도체 요소들(240)이 상기 대응하는 개구부(230)에 노출되는 상기 컴플라이언트 몸체(220)에 전기적으로 결합되도록 형성하는 단계를 포함하며, 상기 각 솔더가능한 전도체 요소들(240)은 솔더 가용성인 것을 특징으로 하는 반도체 디바이스 형성 방법.
  38. 제 37 항에 있어서,
    상기 복수의 I/O 패드들(200) 각각에 전기적으로 전도성인 금속 코팅 요소들(300)을 형성하는 단계는,
    상기 반도체 기판(102)의 표면에 배열된 상기 복수의 I/O 패드들(200) 각각 위에 전기적으로 전도성인 금속 코팅 요소들(300)을 형성하는 단계를 포함하며, 여기서 상기 전도성 금속 코팅 요소들(300)의 외부 경계들은 대응하는 I/O 패드들(200)의 외부 경계들을 넘어 연장되고, 상기 전도성 금속 코팅 요소들(300)은 접착층들, 장벽층들, 또는 상기 접착층들 및 상기 장벽층들 둘다의 기능을 하며, 그리고 상기 각 전도성 금속 코팅 요소들(300)은 크롬, 구리, 금, 은, 티타늄 및 텅스텐으로 구성된 그룹으로부터 선택되는 적어도 1개의 금속층을 포함하는 것을 특징으로 하는 반도체 디바이스 형성 방법.
  39. 제 37 항에 있어서,
    상기 외부 유전층(108)의 각 개구부들(230)에 전기적으로 전도성인 솔더가능한 전도체 요소(240)를 형성하는 단계는,
    상기 외부 유전층(108)의 각 개구부들(230)에 전기적으로 전도성인 솔더가능한 전도체 요소(240)를 형성하되, 상기 각 솔더가능한 전도체 요소(240)가 대응하는 상기 개구부(230)에 의해 노출되는 상기 컴플라이언트 몸체(220)에 전기적으로 결합되도록 형성하는 단계를 포함하며, 여기서 상기 각 솔더가능한 전도체 요소(240)는 솔더 가용성이고, 상기 각 솔더가능한 전도체 요소(240)는 납, 주석, 카드뮴, 인듐, 비즈머쓰, 갈륨, 구리, 은, 백금, 팔라듐, 니켈 및 금으로 구성된 그룹으로부터 선택되는 적어도 1개의 금속을 포함하는 것을 특징으로 하는 반도체 디바이스 형성 방법.
  40. 제 7 항에 따른 반도체 디바이스(100)를 형성하는 방법으로서,
    반도체 기판(102)의 표면에 폴리머 기반 물질로 된 컴플라이언트 유전층(106)을 형성하는 단계와, 여기서 상기 컴플라이언트 유전층(106)은 관통하는 복수의 개구부들(210)을 갖고, 상기 개구부들(210) 각각은 상기 반도체 기판(102)의 표면에 배열된 복수의 입/출력(I/O) 패드들(200)의 개별적인 I/O 패드를 노출시키며;
    상기 컴플라이언트 유전층(106)의 상기 개구부들(210) 각각에 전기적으로 전도성인 컴플라이언트 몸체(220)를 형성하되, 상기 컴플라이언트 몸체들(220) 각각이 상기 대응하는 개구부(210)에 의해 노출되는 상기 I/O 패드(200)에 전기적으로 결합되도록 형성하는 단계와;
    상기 각 컴플라이언트 몸체들(220) 위에 전기적으로 전도성인 금속 코팅 요소들(400)을 형성하는 단계와, 여기서 상기 전도성 금속 코팅 요소들(400)은 실질적으로 상기 컴플라이언트 몸체들(220)을 덮고, 접착층들, 장벽층들, 또는 상기 접착층들 및 상기 장벽층들 둘다의 기능을 하며;
    상기 컴플라이언트 유전층(106) 위에 외부 유전층(108)을 형성하는 단계와, 여기서 상기 외부 유전층(108)은 관통하는 복수의 개구부들(230)을 갖고, 상기 각 개구부들(230)은 상기 전도성 금속 코팅 요소들(400)의 개별적인 전도성 금속 코팅 요소를 노출시키며; 그리고
    상기 외부 유전층(108)의 각 개구부들(230)에 전기적으로 전도성인 솔더가능한 전도체 요소들(240)을 형성하되, 상기 각 솔더가능한 전도체 요소들(240)이 상기 대응하는 개구부(230)에 의해 노출되는 상기 전도성 금속 코팅 요소(400)에 전기적으로 결합되도록 형성하는 단계를 포함하며, 상기 각 솔더가능한 전도체 요소들(240)은 솔더 가용성인 것을 특징으로 하는 반도체 디바이스 형성 방법.
  41. 제 40 항에 있어서,
    상기 각 컴플라이언트 몸체들(220) 위에 전기적으로 전도성인 금속 코팅 요소들(400)을 형성하는 단계는,
    상기 각 컴플라이언트 몸체들(220) 위에 전기적으로 전도성인 금속 코팅 요소들(400)을 형성하는 단계를 포함하고, 여기서 상기 전도성 금속 코팅 요소들(400)은 상기 컴플라이언트 몸체들(220)을 실질적으로 덮고, 접착층들, 장벽층들, 또는 상기 접착층들 및 상기 장벽층들 둘다의 기능을 하며, 그리고 상기 각 전도성 금속 코팅 요소들(400)은 크롬, 구리, 금, 은, 티타늄 및 텅스텐으로 구성된 그룹으로부터 선택되는 적어도 1개의 금속층을 포함하는 것을 특징으로 하는 반도체 디바이스 형성 방법.
  42. 제 40 항에 있어서,
    상기 외부 유전층(108)의 각 개구부들에 전기적으로 전도성인 솔더가능한 전도체 요소(240)를 형성하는 단계는,
    상기 외부 유전층(108)의 각 개구부들(230)에 전기적으로 전도성인 솔더가능한 전도체 요소(240)를 형성하되, 상기 각 솔더가능한 전도체 요소(240)가 상기 대응하는 개구부(230)에 의해 노출되는 상기 전도성 금속 코팅 요소(400)에 전기적으로 결합되도록 형성하는 단계를 포함하며, 여기서 상기 각 솔더가능한 전도체 요소(240)는 솔더 가용성이고, 상기 각 솔더가능한 전도체 요소(240)는 납, 주석, 카드뮴, 인듐, 비즈머쓰, 갈륨, 구리, 은, 백금, 팔라듐, 니켈 및 금으로 구성된 그룹으로부터 선택되는 적어도 1개의 금속을 포함하는 것을 특징으로 하는 반도체 디바이스 형성 방법.
  43. 제 7 항에 따른 반도체 디바이스(100)를 형성하는 방법으로서,
    반도체 기판(102)의 표면에 배열된 복수의 입/출력(I/O) 패드들(200) 각각 위에 제 1 전기적으로 전도성인 금속 코팅 요소들(300)을 형성하는 단계와, 여기서 상기 제 1 전도성 금속 코팅 요소들(300)의 외부 경계들은 대응하는 상기 I/O 패드들(200)의 외부 경계들을 넘어 연장되고, 상기 제 1 전도성 금속 코팅 요소들(300)은 접착층들, 장벽층들, 또는 상기 접착층들 및 상기 장벽층들 둘다의 기능을 하며;
    상기 반도체 기판(102)의 표면에 폴리머 기반 물질로 된 컴플라이언트 유전층(106)을 형성하는 단계와, 여기서 상기 컴플라이언트 유전층(106)은 관통하는 복수의 개구부들(210)을 갖고, 상기 각 개구부들(210)은 상기 제 1 전도성 금속 코팅 요소들(300)의 개별적인 전도성 금속 코팅 요소를 노출시키며;
    상기 컴플라이언트 유전층(106)의 각 개구부들(210)에 전기적으로 전도성인 컴플라이언트 몸체들(220)을 형성하되, 상기 각 컴플라이언트 몸체들(220)이 상기 대응하는 개구부(210)에 의해 노출되는 상기 제 1 전도성 금속 코팅 요소(300)에 전기적으로 결합되도록 형성하는 단계와;
    상기 각 컴플라이언트 몸체들(220) 위에 제 2 전기적으로 전도성인 금속 코팅 요소들(400)을 형성하는 단계와, 여기서 상기 제 2 전도성 금속 코팅 요소들(400)은 상기 컴플라이언트 몸체들(220)을 실질적으로 덮고, 접착층들, 장벽층들, 또는 상기 접착층들 및 상기 장벽층들 둘다의 기능을 하며;
    상기 컴플라이언트 유전층(106) 위에 외부 유전층(108)을 형성하는 단계와, 여기서 상기 외부 유전층(108)은 관통하는 복수의 개구부들(230)을 갖고, 상기 각 개구부들(230)은 상기 제 2 전도성 금속 코팅 요소들(400)의 개별적인 전도성 금속 코팅 요소를 노출시키며; 그리고
    상기 외부 유전층(108)의 각 개구부들(230)에 전기적으로 전도성인 솔더가능한 전도체 요소들(240)을 형성하되, 상기 각 솔더가능한 전도체 요소들(240)이 상기 대응하는 개구부(230)에 의해 노출되는 상기 제 2 전도성 금속 코팅 요소(400)에 전기적으로 결합되도록 형성하는 단계를 포함하며, 상기 각 솔더가능한 전도체 요소(240)는 솔더 가용성인 것을 특징으로 하는 반도체 디바이스 형성 방법.
  44. 제 43 항에 있어서,
    상기 복수의 I/O 패드들(200) 각각 위에 제 1 전기적으로 전도성인 금속 코팅 요소들(300)을 형성하는 단계는,
    상기 반도체 기판(102)의 표면에 배열된 복수의 I/O 패드들(200) 각각 위에 제 1 전기적으로 전도성인 금속 코팅 요소들(300)을 형성하는 단계를 포함하며, 상기 제 1 전도성 금속 코팅 요소들(300)의 외부 경계들은 대응하는 상기 I/O 패드들(200)의 외부 경계들을 넘어 연장되고, 상기 제 1 전도성 금속 코팅 요소들(300)은 접착층들, 장벽층들, 또는 상기 접착층들 및 상기 장벽층들 둘다의 기능을 하며, 상기 제 1 전도성 금속 코팅 요소들(300)은 각각 크롬, 구리, 금, 은, 티타늄 및 텅스텐으로 구성된 그룹으로부터 선택되는 적어도 1개의 금속층을 포함하는 것을 특징으로 하는 반도체 디바이스 형성 방법.
  45. 제 43 항에 있어서,
    상기 각 컴플라이언트 몸체들(220) 위에 제 2 전기적으로 전도성인 금속 코팅 요소들(400)을 형성하는 단계는,
    상기 각 컴플라이언트 몸체들 위에 제 2 전기적으로 전도성인 금속 코팅 요소들(400)을 형성하는 단계를 포함하며, 상기 제 2 전도성 금속 코팅 요소들(400)은 상기 컴플라이언트 몸체들(220)을 실질적으로 덮고, 접착층들, 장벽층들, 또는 상기 접착층들 및 상기 장벽층들 둘다의 기능을 하며, 그리고 상기 제 2 전도성 금속 코팅 요소들은 각각 크롬, 구리, 금, 은, 티타늄 및 텅스텐으로 구성된 그룹으로부터 선택되는 적어도 1개의 금속층을 포함하는 것을 특징으로 하는 반도체 디바이스 형성 방법.
  46. 제 43 항에 있어서,
    상기 외부 유전층(108)의 각 개구부들(230)에 전기적으로 전도성인 솔더가능한 전도체 요소들(240)을 형성하는 단계는,
    상기 외부 유전층(108)의 각 개구부들(230)에 전기적으로 전도성인 솔더가능한 전도체 요소들(240)을 형성하되, 상기 각 솔더가능한 전도체 요소들(240)이 상기 대응하는 개구부(230)에 의해 노출되는 상기 제 2 전도성 금속 코팅 요소에 전기적으로 결합되도록 형성하는 단계를 포함하며, 상기 각 솔더가능한 전도체 요소들(240)은 솔더 가용성이고, 상기 각 솔더가능한 전도체 요소들(240)은 납, 주석, 카드뮴, 인듐, 비즈머쓰, 갈륨, 구리, 은, 백금, 팔라듐, 니켈 및 금으로 구성된 그룹으로부터 선택되는 적어도 1개의 금속을 포함하는 것을 특징으로 하는 반도체 디바이스 형성 방법.
  47. 기판(602)과 상기 기판(602)의 표면(602A)에 배열된 복수의 본딩 패드들(604)을 포함하는 구성요소(600)와, 여기서 상기 본딩 패드들은 제 1 패턴에 따라 배열되며; 그리고
    제 1 항 내지 제 33 항 중의 어느 한 항에 따른 반도체 디바이스(100)를 포함하며,
    여기서, 상기 반도체 디바이스(100)의 반도체 기판(102)의 표면에는 제 2 패턴에 따라 I/O 패드들(200)이 배열되어 있고, 상기 제 2 패턴은 상기 제 1 패턴과 실질적으로 동일하며; 그리고
    상기 구성 요소(600)의 상기 본딩 패드들(604)은 상기 반도체 디바이스(100)의 상기 I/O 패드들(200)에 인접하여 이에 전기적으로 결합되는 것을 특징으로 하는 장치.
  48. 제 47 항에 있어서,
    상기 반도체 디바이스(100)는 칩 스케일 패키지(CSP)인 것을 특징으로 하는 장치.
  49. 제 47 항에 있어서,
    상기 구성요소(600)의 기판(602)은 플라스틱 물질로 이루어지는 것을 특징으로 하는 장치.
  50. 제 47 항에 있어서,
    상기 구성요소(600)의 기판(602)은 세라믹 물질로 이루어지는 것을 특징으로 하는 장치.
  51. 제 47 항에 있어서,
    상기 제 2 패턴은 상기 제 1 패턴의 거울 이미지인 것을 특징으로 하는 장치.
  52. 장치 형성 방법에 있어서,
    기판(602) 및 상기 기판(602)의 표면(602A)에 배열된 복수의 본딩 패드들(604)을 포함하는 구성요소를 제공하는 단계와, 여기서 상기 본딩 패드들은 제 1 패턴에 따라 배열되며;
    제 1 항 내지 제 33 항 중의 어느 한 항에 따른 반도체 디바이스(100)를 제공하는 단계와, 여기서 상기 반도체 디바이스(100)의 반도체 기판(102)의 표면에는 제 2 패턴에 따라 I/O 패드들(200)이 배열되어 있고, 상기 제 2 패턴은 상기 제 1 패턴과 실질적으로 동일하며;
    상기 구성요소의 상기 각 본딩 패드들(604) 위에 솔더 코팅층(610)을 형성하는 단계와;
    상기 반도체 디바이스(100)의 상기 I/O 패드들(200)을 상기 구성요소의 상기 본딩 패드들(604) 위에 형성된 상기 솔더 코팅층(610)과 접촉하게 하는 단계와; 그리고
    상기 솔더 코팅층이 용해될 때 까지, 상기 구성요소의 상기 기판(602) 또는 상기 반도체 디바이스(100)의 상기 반도체 기판(102)을 가열하는 단계를 포함하는 것을 특징으로 하는 장치 형성 방법.
  53. 제 52 항에 있어서,
    상기 반도체 디바이스(100)를 제공하는 단계는,
    상기 반도체 기판(102) 및 상기 반도체 기판(102)의 표면(102A)에 배열된 복수의 I/O 패드들(200)을 포함하는 반도체 디바이스(100)를 제공하는 단계를 포함하며, 여기서 상기 I/O 패드들(200)은 제 2 패턴에 따라 배열되고, 상기 제 2 패턴은 상기 제 1 패턴의 거울 이미지인 것을 특징으로 하는 장치 형성 방법.
  54. 삭제
KR1020047003591A 2001-09-12 2002-08-12 컴플라이언트 전기 단자들을 갖는 반도체 디바이스, 이반도체 디바이스를 포함하는 장치, 및 그 제조 방법들 KR100888712B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/952,337 2001-09-12
US09/952,337 US20030047339A1 (en) 2001-09-12 2001-09-12 Semiconductor device with compliant electrical terminals, apparatus including the semiconductor device, and methods for forming same
PCT/US2002/025427 WO2003023855A2 (en) 2001-09-12 2002-08-12 Semiconductor device with compliant electrical terminals, apparatus including the semiconductor device, and methods for forming same

Publications (2)

Publication Number Publication Date
KR20040047822A KR20040047822A (ko) 2004-06-05
KR100888712B1 true KR100888712B1 (ko) 2009-03-17

Family

ID=25492801

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020047003591A KR100888712B1 (ko) 2001-09-12 2002-08-12 컴플라이언트 전기 단자들을 갖는 반도체 디바이스, 이반도체 디바이스를 포함하는 장치, 및 그 제조 방법들

Country Status (10)

Country Link
US (1) US20030047339A1 (ko)
EP (1) EP1428256B1 (ko)
JP (1) JP4771658B2 (ko)
KR (1) KR100888712B1 (ko)
AT (1) ATE321362T1 (ko)
AU (1) AU2002326597A1 (ko)
CA (1) CA2459386A1 (ko)
DE (1) DE60210109T2 (ko)
TW (1) TW569413B (ko)
WO (1) WO2003023855A2 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150307997A1 (en) * 2002-10-29 2015-10-29 Microfabrica Inc. Methods for Fabricating Metal Structures Incorporating Dielectric Sheets
US7294929B2 (en) * 2003-12-30 2007-11-13 Texas Instruments Incorporated Solder ball pad structure
US20090256256A1 (en) * 2008-04-11 2009-10-15 Infineon Technologies Ag Electronic Device and Method of Manufacturing Same
TWI462676B (zh) * 2009-02-13 2014-11-21 Senju Metal Industry Co The solder bumps for the circuit substrate are formed using the transfer sheet
US9293402B2 (en) 2012-04-13 2016-03-22 Lapis Semiconductor Co., Ltd. Device with pillar-shaped components
JP5128712B1 (ja) * 2012-04-13 2013-01-23 ラピスセミコンダクタ株式会社 半導体装置
JP2016184620A (ja) * 2015-03-25 2016-10-20 大日本印刷株式会社 多層配線構造体
JP2016184619A (ja) * 2015-03-25 2016-10-20 大日本印刷株式会社 多層配線構造体
JP2015167254A (ja) * 2015-05-21 2015-09-24 株式会社テラプローブ 半導体装置、その実装構造及びその製造方法
KR101897653B1 (ko) * 2017-03-06 2018-09-12 엘비세미콘 주식회사 컴플라이언트 범프의 제조방법
US10748850B2 (en) * 2018-03-15 2020-08-18 Semiconductor Components Industries, Llc Thinned semiconductor package and related methods
US11749616B2 (en) * 2017-10-05 2023-09-05 Texas Instruments Incorporated Industrial chip scale package for microelectronic device
US10923365B2 (en) * 2018-10-28 2021-02-16 Richwave Technology Corp. Connection structure and method for forming the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5074947A (en) * 1989-12-18 1991-12-24 Epoxy Technology, Inc. Flip chip technology using electrically conductive polymers and dielectrics

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6114187A (en) * 1997-01-11 2000-09-05 Microfab Technologies, Inc. Method for preparing a chip scale package and product produced by the method
US5937320A (en) * 1998-04-08 1999-08-10 International Business Machines Corporation Barrier layers for electroplated SnPb eutectic solder joints
JP2000208664A (ja) * 1999-01-13 2000-07-28 Matsushita Electric Ind Co Ltd 半導体パッケ―ジおよびその製造方法、並びに、半導体チップ実装体およびその製造方法
JP2000228417A (ja) * 1999-02-04 2000-08-15 Sony Corp 半導体装置、電子モジュール及び電子機器、並びに半導体装置の製造方法
US6271107B1 (en) * 1999-03-31 2001-08-07 Fujitsu Limited Semiconductor with polymeric layer
US6181569B1 (en) * 1999-06-07 2001-01-30 Kishore K. Chakravorty Low cost chip size package and method of fabricating the same
JP4526651B2 (ja) * 1999-08-12 2010-08-18 富士通セミコンダクター株式会社 半導体装置
JP3339478B2 (ja) * 1999-10-07 2002-10-28 日本電気株式会社 フリップチップ型半導体装置とその製造方法
JP2001144204A (ja) * 1999-11-16 2001-05-25 Nec Corp 半導体装置及びその製造方法
JP2002118199A (ja) * 2000-10-10 2002-04-19 Mitsubishi Electric Corp 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5074947A (en) * 1989-12-18 1991-12-24 Epoxy Technology, Inc. Flip chip technology using electrically conductive polymers and dielectrics

Also Published As

Publication number Publication date
JP2005503020A (ja) 2005-01-27
DE60210109T2 (de) 2006-11-09
EP1428256B1 (en) 2006-03-22
TW569413B (en) 2004-01-01
US20030047339A1 (en) 2003-03-13
ATE321362T1 (de) 2006-04-15
AU2002326597A1 (en) 2003-03-24
WO2003023855A3 (en) 2003-12-11
EP1428256A2 (en) 2004-06-16
CA2459386A1 (en) 2003-03-20
WO2003023855A2 (en) 2003-03-20
KR20040047822A (ko) 2004-06-05
DE60210109D1 (de) 2006-05-11
JP4771658B2 (ja) 2011-09-14

Similar Documents

Publication Publication Date Title
KR100886778B1 (ko) 컴플라이언트 전기 단자들을 갖는 장치 및 그 제조 방법들
US6621172B2 (en) Semiconductor device and method of fabricating the same, circuit board, and electronic equipment
JP3546131B2 (ja) 半導体チップパッケージ
US6744122B1 (en) Semiconductor device, method of manufacture thereof, circuit board, and electronic device
JP4698125B2 (ja) バンプおよびポリマー層を有しない、基板アセンブリのためのフリップチップ
KR100597993B1 (ko) 반도체 패키지용 범프, 그 범프를 적용한 반도체 패키지 및 제조방법
US8106516B1 (en) Wafer-level chip scale package
US6597070B2 (en) Semiconductor device and method of manufacturing the same
US7005320B2 (en) Method for manufacturing flip chip package devices with a heat spreader
TW200834853A (en) Wiring board and semiconductor device
JPH07503579A (ja) フリップチップ集積回路の背面接地
TW200921884A (en) Method for making copper-core layer multi-layer encapsulation substrate
KR100888712B1 (ko) 컴플라이언트 전기 단자들을 갖는 반도체 디바이스, 이반도체 디바이스를 포함하는 장치, 및 그 제조 방법들
JP3654116B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
WO2008095405A1 (fr) Élément microélectronique et procédé de fabrication correspondant
KR0128252B1 (ko) 전화 선로 직류 폐로전류 조정기
JP2001298115A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
TW201001661A (en) Interconnect structure including hybrid frame panel
KR100705757B1 (ko) 극미세피치를 가지는 플립칩 및 이의 제조방법
JP3666462B2 (ja) 半導体装置の製造方法
JP3982360B2 (ja) 半導体装置とその製造方法
JP2008024941A (ja) 半導体装置
JP2004063532A (ja) 半導体素子収納用パッケージおよび半導体装置
JP2004356218A (ja) 半導体素子収納用パッケージおよび半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120221

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20130221

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee