JP3633559B2 - 半導体装置及びその製造方法、回路基板並びに電子機器 - Google Patents
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Description
［技術分野］
本発明は、半導体装置及びその製造方法、製造装置、回路基板並びに電子機器に関する。
［背景技術］
電子機器の小型化に伴い、複数の半導体チップを高密度に組み込んだマルチチップモジュールの開発が進められている。マルチチップモジュールによれば、既存の複数の半導体チップを使用することができるので、新規の集積回路を設計するよりもコストの引き下げが可能になる。
例えば、マルチチップモジュールでは、基板における配線パターンの形成された面に複数の半導体チップが搭載されて、前記基板が折り畳まれて多層化されている。特に小型化・高密度化を実現するものとして、基板の両面に複数の半導体チップを搭載して、基板が折り畳まれた半導体モジュールがある。しかしながら、この場合は基板の両面に配線パターンが必要であり、さらに両面における配線パターンを電気的に導通させるためのビアホールが必要であるため、コストアップや製造工程の面で劣っていた。
［発明の開示］
本発明は、この問題点を解決するためのものであり、その目的は、生産性を落とすことなく小型化・高密度化されたマルチチップモジュールを実現できる半導体装置及びその製造方法、製造装置、回路基板並びに電子機器を提供することにある。
（１）本発明に係る半導体装置は、複数の穴が形成され、配線パターンが一方の面に形成されるとともに、前記配線パターンの一部が前記穴と重なるように形成されてなる少なくとも一つの基板と、
複数の電極を有し、前記基板の他方の面に載置された少なくとも一つの第１の半導体チップと、
複数の電極を有し、前記一方の面に載置された少なくとも一つの第２の半導体チップと、
前記穴内に配置され、前記第１の半導体チップの前記電極と前記配線パターンとを電気的に接続するための導電部材と、
を含む。
本発明によれば、複数の半導体チップを、片面に配線パターンが形成された基板の両面に、載置することができる。したがって、両面に配線パターンが形成された基板に比べてコストと実装工程数を削減することができ、また、半導体装置の軽量化を図ることができる。ゆえに生産性に優れたマルチチップモジュールを開発することができる。
（２）この半導体装置において、
前記第１の半導体チップと前記第２の半導体チップは、平面的な重なり部を有してもよい。
これによって、平面的な実装面積を無駄なく活用することができる。
（３）この半導体装置において、
前記第１及び第２の半導体チップの少なくとも一方の前記電極と、前記配線パターンと、がワイヤボンディングで接続されてもよい。
これによって、ワイヤを導電部材として本発明を適用することができる。
（４）この半導体装置において、
前記第１及び第２の半導体チップの少なくとも一方がフェースダウンボンディングされてもよい。
（５）この半導体装置において、
前記第１及び第２の半導体チップはフェースダウンボンディングされており、
前記第１の半導体チップの前記電極は、前記穴に向けて配置されてもよい。
（６）この半導体装置において、
前記基板と前記第１の半導体チップとの間に樹脂が設けられてもよい。
樹脂は応力を緩和する機能を有する。
（７）この半導体装置において、
前記基板と前記第２の半導体チップとの間に樹脂が設けられてもよい。
それぞれの半導体チップに樹脂を設けることができる。
（８）この半導体装置において、
前記樹脂は、導電粒子が含まれた異方性導電材料であってもよい。
（９）この半導体装置において、
前記基板は複数設けられ、いずれか一対の前記基板のそれぞれの前記配線パターンの一部同士が対向するように配置され、前記配線パターン同士が電気的に接続されてもよい。
これによれば、複数の基板が接続されてなるものを用いることができ、より多くの半導体チップを載置することができる。
（１０）この半導体装置において、
前記基板が屈曲されてなってもよい。
これによれば、基板が屈曲してそれぞれの半導体チップが基板を介して積み重ねられるので、半導体装置の平面の面積を小さくすることができる。
（１１）この半導体装置において、
前記第１の半導体チップと前記第２の半導体チップとの少なくともいずれか一方は複数設けられ、
複数設けられた前記一方の各半導体チップが積み重ねられてなってもよい。
これによって、半導体装置の平面の面積を小さくすることができる。
（１２）この半導体装置において、
前記導電部材は積層された複数のバンプであってもよい。
バンプを積層することによって導電部材を形成することができる。
（１３）この半導体装置において、
前記第１の半導体チップの外形は、前記第２の半導体チップの外形と等しくてもよい。
（１４）この半導体装置において、
前記第２の半導体チップは、前記第１の半導体チップに対してミラー対称の回路構造を有してもよい。
これによれば、ミラー対称を有する一対の半導体チップのそれぞれを配線パターンの表裏に接続することができる。
（１５）この半導体装置において、
前記第２の半導体チップの電極は、前記穴の上で前記配線パターンと接続されてもよい。
すなわち、配線パターンにおける平面的に等しい領域の表裏にそれぞれの電極を配置してもよい。
（１６）この半導体装置において、
前記第２の半導体チップの電極は、前記穴の上を避けた位置で前記配線パターンと接続されてもよい。
これによれば、例えば電極の配置の異なる半導体チップを載置することができる。
（１７）この半導体装置において、
前記基板の前記半導体チップが載置された領域以外の領域に、前記半導体チップと電気的に接続された複数の外部端子が形成されてもよい。
（１８）この半導体装置において、
複数の外部端子が、前記第１及び第２の半導体チップのうち少なくとも一方を載置する領域を避けて、前記配線パターン上に形成されてもよい。
（１９）この半導体装置において、
前記外部端子が、前記一対の配線パターンの一部同士が接続された領域におけるいずれか一方の前記配線パターン上に設けられてもよい。
これによれば、複数の基板であっても同一領域に形成された外部端子から電気的接続をとることができる。
（２０）この半導体装置において、
前記基板には複数の貫通孔が形成されており、
前記配線パターンの一部は前記貫通孔上を通り、
前記外部端子は、前記貫通孔を介して、前記基板の前記第１の半導体チップの側から突出してもよい。
（２１）本発明に係る回路基板は、上記半導体装置が載置されている。
（２２）本発明に係る電子機器は、上記半導体装置を有する
（２３）本発明に係る半導体装置の製造方法は、複数の穴と、一方の面に形成され、一部が前記穴の上を通る配線パターンとを有する基板における他方の面に、第１の半導体チップを載置する工程と、
第２の半導体チップを、前記基板における前記配線パターンの形成面に載置する工程と、
を含み、
前記第１の半導体チップを載置する工程で、
前記第１の半導体チップの電極を前記穴に向けて配置し、前記穴の内側に設けられた導電部材を介して、前記電極と前記配線パターンとを電気的に接続する。
本発明によれば、複数の半導体チップを、片面に配線パターンが形成された基板の両面に、載置することができる。したがって、両面に配線パターンが形成された基板に比べてコストと実装工程数を削減することができ、また、半導体装置の軽量化を図ることができる。ゆえに生産性に優れたマルチチップモジュールを開発することができる。
（２４）この半導体装置の製造方法において、
前記導電部材は少なくとも一つのバンプであり、
前記バンプを前記第１の半導体チップの電極に予め設ける工程をさらに含んでもよい。
（２５）この半導体装置の製造方法において、
前記基板における前記第１の半導体チップを載置する領域に、樹脂を設ける工程をさらに含んでもよい。
樹脂は応力を緩和する機能を有する。
（２６）この半導体装置の製造方法において、
前記基板における前記第２の半導体チップを載置する領域に、樹脂を設ける工程をさらに含んでもよい。
それぞれの半導体チップに樹脂を設けることができる。
（２７）この半導体装置の製造方法において、
前記基板と前記第１の半導体チップの間と、前記基板と前記第２の半導体チップの間とに、それぞれ前記樹脂を設ける工程を同時に行ってもよい。
これによれば、樹脂を基板の両面に同時に設けてもよい。したがって、例えば配線パターンによって穴の開口部が塞がれていない場合、すなわち基板の片面に樹脂を設けても穴の開口部によって樹脂が漏れる場合において効率良く樹脂を設けることができる。
（２８）この半導体装置の製造方法において、
前記樹脂を設ける工程後に、前記第１及び第２の半導体チップを前記基板に載置して、それぞれの前記第１及び第２の半導体チップにおける前記基板を向く側の面とは反対側の面を、加圧及び加熱する工程を含んでもよい。
これによれば、基板の両面に載置したそれぞれの半導体チップを実装することによって、それぞれの半導体チップが基板を介して対称に載置されるので、最適な実装条件を得ることができる。
（２９）この半導体装置の製造方法において、
前記第２の半導体チップは、前記第１の半導体チップに対してミラー対称の回路構造を有してもよい。
これによれば、ミラー対称を有する一対の半導体チップのそれぞれを配線パターンの表裏に接続することができる。
（３０）この半導体装置の製造方法において、
前記第２の半導体チップの電極を、前記穴の上で前記配線パターンと接続してもよい。
（３１）この半導体装置の製造方法において、
前記第２の半導体チップの電極を、前記穴の上を避けた位置で前記配線パターンと接続してもよい。
（３２）本発明に係る半導体装置の製造装置は、基板の両面に樹脂を介して載置された複数の半導体チップの前記基板を向く側の面とは反対側の面から、間隔をあけて配置された第１及び第２の治具を含み、
前記第１及び第２の治具は、前記半導体チップの前記反対側の面を加圧する面と、前記半導体チップに熱を伝達する加熱手段と、を備え、それぞれの半導体チップを挟んでそれぞれ同時に加圧及び加熱し、前記基板上の樹脂の接着力を発現させて前記半導体チップを前記基板上に実装させる。
本発明によれば、基板の両面にそれぞれ載置した半導体チップを、同時に加圧及び加熱することによって、各半導体チップを基板に実装する。さらに、それと同時に、基板上に設けられた樹脂の接着力を発現させることができる。したがって、少ない工程で半導体装置を製造することができる。また、基板の両面にそれぞれ載置された半導体チップをそれぞれ同時に実装するので、各半導体チップが対称に実装され、最適な実装条件の下に半導体装置を製造することができる。
【図面の簡単な説明】
図１は、本発明を適用した第１の実施の形態に係る半導体装置を示す図である。
図２Ａ〜図２Ｃは、本発明の第１の実施の形態における導電線ボンディング工程を説明する図である。
図３Ａ及び図３Ｂは、本発明の第１の実施の形態における導電部材の形成方法を説明する図である。
図４は、本発明を適用した第１の実施の形態に係る半導体装置の製造方法を示す図である。
図５は、本発明を適用した第２の実施の形態に係る半導体装置を示す図である。
図６は、本発明を適用した第３の実施の形態に係る半導体装置を示す図である。
図７は、本発明を適用した第３の実施の形態の変形例に係る半導体装置を示す図である。
図８は、本発明を適用した第３の実施の形態の変形例に係る半導体装置を示す図である。
図９は、本発明を適用した第３の実施の形態の変形例に係る半導体装置を示す図である。
図１０は、本発明を適用した第４の実施の形態に係る半導体装置を示す図である。
図１１は、本発明を適用した第５の実施の形態に係る半導体装置を示す図である。
図１２は、本発明を適用した第５の実施の形態に係る半導体装置を示す図である。
図１３は、本発明を適用した第５の実施の形態の変形例に係る半導体装置の一部を示す図である。
図１４は、本発明を適用した第６の実施の形態の形態に係る半導体装置を示す図である。
図１５は、本発明を適用した第６の実施の形態の変形例に係る半導体装置を示す図である。
図１６は、本発明を適用した回路基板を示す図である。
図１７は、本発明に係る半導体装置を有する電子機器を示す図である。
図１８は、本発明に係る半導体装置を有する電子機器を示す図である。
［発明を実施するための最良の形態］
本発明の実施の形態を、図面を参照して説明する。本発明に係る半導体装置のパッケージ形態は、ＢＧＡ（Ball Grid Array）、ＣＳＰ（Chip Size／Scale Package）などのいずれが適用されてもよい。本発明は、フェースダウン型の半導体装置やそのモジュール構造に適用することができる。フェースダウン型の半導体装置として、例えば、ＣＯＦ（Chip On Flex/Film）構造やＣＯＢ（Chip On Board）構造などがある。これらは、以下に述べるように半導体チップのみの実装ではなく、適宜、抵抗、コンデンサ等、例えばＳＭＤ（Surface Mount Device）などの受動部品と組み合わされたモジュール構造となっていてもよい。
（第１の実施の形態）
図１は本実施の形態に係る半導体装置を示す図であり、図２Ａから図４は本実施の形態に係る半導体装置の製造方法を示す図である。半導体装置１は、第１及び第２の半導体チップ１０、２０と、基板５０と、を含む。
第１の半導体チップ１０は、１つ又は複数の電極（又はパッド）１２を有する。電極１２は、例えばアルミニウム又は銅などで第１の半導体チップ１０に薄く平らに形成されていることが多く、第１の半導体チップ１０の面と面一になっていてもよい。電極１２は、その側面又は縦断面の形状は限定されない。また、電極１２の平面形状も特に限定されず、円形であっても矩形であってもよい。第１の半導体チップ１０には、電極１２の一部を避けて、パッシベーション膜（図示しない）が形成されていてもよい。パッシベーション膜は、例えば、ＳｉＯ2、ＳｉＮ又はポリイミド樹脂などで形成することができる。
第１の半導体チップ１０は、電極１２上に形成された第１から第３のバンプ１４、１６、１８を含む。それぞれのバンプは電極１２上に積み重ねられおり、それぞれ電気的導通がなされている。ただし、本発明においては電極１２上に導電部材が形成されていればよく、導電部材はバンプに限らない。さらに、本実施の形態において、第１から第３のバンプ１４、１６、１８は任意の数のバンプであり、電極１２上に少なくとも一つのバンプが形成されていてもよい。
第２の半導体チップ２０の構成は、第１の半導体チップ１０と同様であってもよい。したがって、第２の半導体チップ２０の電極２２上にも導電部材が形成されていてもよく、導電部材は少なくとも一つのバンプであってもよい。本実施の形態では、電極２２上にはバンプ２４が形成されている。なお、図１に示す例では、第１及び第２の半導体チップ１０、２０の外形の大きさは等しい。
基板５０は、有機系又は無機系のいずれの材料から形成されたものであってもよく、これらの複合構造からなるものであってもよい。有機系の材料から形成された基板５０として、例えばポリイミド樹脂からなる２層や３層のフレキシブル基板が挙げられる。フレキシブル基板として、ＴＡＢ技術で使用されるテープを使用してもよい。また、無機系の材料から形成された基板５０として、例えばセラミック基板やガラス基板が挙げられる。有機系及び無機系の材料の複合構造として、例えばガラスエポキシ基板が挙げられる。基板５０の平面形状は問わないが、第１及び第２の半導体チップ１０、２０の相似形であることが好ましい。もちろん、両面基板や多層基板、ビルドアップ基板などでも、以下に述べる実施の形態で基板配線の複雑化にともなうコストアップが、半導体チップの両面実装によるコストダウン効果よりも少ない場合は、これらの基板を利用してもよい。
基板５０には配線パターン５２が形成されている。配線パターン５２は、基板５０の一方の面に形成されている。配線パターン５２は、銅箔をエッチングで形成することが多く、複数層から構成されていてもよい。銅箔は予め基板５０に接着剤（図示しない）を介して接着されていることが一般的である。別の例では、銅（Ｃｕ）、クローム（Ｃｒ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、チタンタングステン（Ｔｉ−Ｗ）のうちのいずれかを積層した後、エッチングによって配線パターン５２を形成することができる。アディティブ法で、基板５０上に配線パターン５２を形成してもよい。フォトリソグラフィ、スパッタ、メッキ処理によって配線パターン５２を形成することもできる。また、配線パターン５２の一部は、配線となる部分よりも面積の大きいランド部（図示しない）となっていてもよい。このランド部は電気的接続部を十分に確保する機能を有する。したがって、ランド部は、電極１２、２２との接続部、及び後に示す外部端子９０との接続部に形成されていてもよい。
基板５０には、複数の穴５６が形成されている。穴５６の平面形状は、第１の半導体チップ１０の平面形状よりも小さく形成される。第１の半導体チップ１０の電極１２上に形成された導電部材（第１から第３のバンプ１４、１６、１８）は穴５６に挿通される。この導電部材は、半導体チップ１０の電極１２と配線パターン５２（ランド部）とが、電気的に接続される高さを有していればよく、例えば第１のバンプ１４だけでバンプ高さを高く形成して接続されてもよい。
穴５６は、基板５０における第１の半導体チップ１０の搭載領域内であって、各電極１２の配置や数などに応じて形成される。それぞれの電極１２は、いずれかの穴５６に挿通される。複数の穴５６は、電極１２の数と等しい数で形成されてもよい。例えば、半導体チップ１０の対向する二辺に沿って形成された電極１２に対応して、穴５６は基板５０における第１の半導体チップ１０の搭載領域内の対向する二辺に沿って複数にわたって形成されていてもよい。一つの穴５６に一つの導電部材が挿通されてもよい。穴５６は、導電部材が挿通できる径を有していればよく、形状は円形であっても矩形であっても構わない。穴５６は、基板５０を貫通して形成されており、基板５０の一方の面に形成された配線パターン５２によって穴５６の一方の開口部は塞がれてもよい。すなわち、前述のランド部によって穴５６の配線パターン５２が形成された側の開口部が塞がれてもよい。なお、導電部材は配線パターン５２（ランド部）と電気的に接続されるために、基板５０の厚さより高く形成されることが好ましい。
本実施の形態における穴の変形例として、穴５６の代わりに少なくとも一つ（１つ又は複数）のスリットを基板５０に形成してもよい。スリットは、第１の半導体チップ１０のそれぞれの電極１２の並びに対応して形成される。スリットは、長細く形成されてもよい。例えば、第１の半導体チップ１０の対向する二辺に沿って形成された電極１２の並びに対応して、基板５０における第１の半導体チップ１０の搭載領域内の対向する二辺に二つのスリットが形成されていてもよい。スリットは、必要に応じた長さで分割されてもよい。配線パターン５２は、スリットをまたいで形成される。スリットが細長い場合は、配線パターン５２は、スリットの幅方向をまたいで形成される。そして、スリット上に、複数のランド部が配置される。一つのスリットに、複数の導電部材が挿通されてもよい。スリットの大きさと形状は電極１２の配置によって任意に決めることが可能である。スリットを設けることによって、基板５０に微細な穴をあけることなく、必要な貫通孔を容易に設けることができる。
第１の半導体チップ１０は、基板５０における配線パターン５２の形成されていない側の面に、電極１２の形成面が基板５０の側を向いて搭載されている。詳しく言うと、電極１２上に形成された導電部材は、穴５６に挿通されて、穴５６の一方の開口部に形成された配線パターン５２（ランド部）に電気的に接続される。すなわち、導電部材は、穴５６から露出した配線パターン５２（ランド部）に電気的に接続される。
これによれば、第１及び第２の半導体チップ１０、２０を、片面に配線パターン５２が形成された基板５０の両面に搭載することができる。したがって、両面に配線パターンが形成された基板に比べてコストと実装工程数を削減することができ、また、半導体装置の軽量化を図ることができる。ゆえに生産性に優れたマルチチップモジュールを開発することができる。
なお、本発明において導電部材はバンプに限定されない。他の導電部材の一例としては、導電ペースト、導電性ボールなどがある。また、導電部材は、基板５０における穴５６の配線パターン５２（ランド部）の側に形成されていてもよく、半導体チップ１０側に形成された導電部材と両方を導電部材としてもよい。
本実施の形態において、第１及び第２の半導体チップ１０、２０の外形の大きさは等しい。したがって、電極１２と電極２２とが配線パターン５２を挟んで接続されてもよい。言い換えると、電極１２と電極２２とは、配線パターン５２（ランド部）の表裏にそれぞれ接続されている違いはあるが、配線パターン５２における平面的な接続部は同じ位置とすることができる。これによって、第１及び第２の半導体チップ１０、２０がそれぞれミラー対称の回路構造を有する場合に、双方の素子に対して、同一の外部端子９０（外部端子９０の代わりとなるものも含む。図１０参照。）から電気的な接続を図ることができる。例えば、第１及び第２の半導体チップ１０、２０がメモリであるときに同一配列の外部端子９０から、それぞれのメモリの同じアドレスのメモリセルに、情報の読み出し又は書き込みを行うことができる。さらに、第１及び第２の半導体チップ１０、２０において、チップセレクト端子の接続においてのみ分離しておくことで、同一外部端子配列を用いて、少なくとも二つ（複数に可能である）の半導体チップを別々にコントロールすることができる。例えば、少なくとも二つの電極１２と基板５０を介してそれらと対をなす少なくとも二つの電極２２とにおいて、基板５０を介した一対の電極１２と電極２２のうちいずれか一方のみが配線パターン５２に電気的に接続されることによって、チップセレクト機能を有してもよい。また、電極１２又は電極２２が配線パターン５２に電気的に接続されるために必要な穴５６を選択的に形成することによって、チップセレクト機能を有してもよい。なお、本発明は第１及び第２の半導体チップ１０、２０は少なくとも一つずつ形成されていればよく、複数の第１の半導体チップ及び複数の第２の半導体チップを搭載してもよい。
第１の半導体チップ１０と基板５０との間には樹脂が設けられてもよい。詳しく言うと、基板５０の配線パターン５２の形成されていない面であって、少なくとも第１の半導体チップ１０の搭載領域（穴５６を含む）に樹脂が設けられる。また、第２の半導体チップ２０と基板５０との間に樹脂が設けられてもよい。第２の半導体チップにおける樹脂は、第１の半導体チップ１０における樹脂と同じ材料であってもよい。
本実施の形態では、第１の半導体チップ１０と基板５０との間と、第２の半導体チップ２０と基板５０との間との両方に樹脂が設けられている。樹脂は、異方性導電材料５４であってもよい。異方性導電材料５４は、接着剤（バインダ）に導電粒子（フィラー）が分散されたもので、分散剤が添加される場合もある。異方性導電材料５４の接着剤として、熱硬化性の接着剤が使用されることが多い。また、異方性導電材料５４として、予めシート状に形成された異方性導電膜が使用されることが多いが、液状のものを使用してもよい。異方性導電材料５４は、導電部材と配線パターン５２との間で押しつぶされて、導電粒子によって両者間での電気的導通を図るようになっている。なお、本発明はこれに限定するものではなく、第１及び第２の半導体チップ１０、２０の導電部材と配線パターン５２との電気的接続として、例えば導電樹脂ペーストによるもの、Ａｕ−Ａｕ、Ａｕ−Ｓｎ、ハンダなどによる金属接合によるもの、絶縁樹脂の収縮力によるものなどの形態があり、そのいずれの形態を用いてもよい。これらの、いずれのフェースダウン実装方式を用いる場合にも、半導体チップと基板との間には、熱応力を低減して信頼性を向上させるために絶縁樹脂が封入されることが多く、それに加えて異方性導電材料は接着剤及び電気的導通を兼ねている。
基板５０における配線パターン５２の形成された面とは反対側の面であって、少なくとも異方性導電材料５４を設ける領域は、粗面となっていてもよい。すなわち、基板５０の表面を、その平坦性をなくすように荒らしてもよい。基板５０の表面は、サンドプラストを用いて機械的に、又はプラズマや紫外線等を用いて物理的に、エッチング材等を用いて化学的に荒らすことができる。これらにより、基板５０と異方性導電材料５４の接着面積が増大させたり、物理的・化学的な接着力を増大させたりして、両者をより強く接着することができる。
基板５０には、認識用の穴（図示しない）とその穴の上に形成される認識パターン（図示しない）とが設けられていてもよい。認識用の穴及び認識パターンによって、導電部材を穴５６に容易かつ確実に挿通させることができる。したがって、認識用の穴及び認識パターンは、基板５０における第１の半導体チップ１０の搭載領域を避けた領域に形成されるのが好ましい。認識用の穴の形状と大きさは限定されなく、認識パターンが認識できればよい。認識パターンは、認識用の穴をまたいで形成されてもよく、形状は限定されない。また、認識パターンは、基板５０における配線パターン５２の形成面であって認識用の穴の開口部に形成される。例えば、認識パターンは基板５０の面上に設定される二次元座標のうちＸ軸方向に延びる第１のパターンと、Ｙ軸方向に延びる第２のパターンから構成されてもよい。いずれにしても、認識パターンは、基板平面状において半導体チップ１０の位置を二次元的に把握できる構成であることが好ましい。なお、基板５０に光透過性がある場合は必ずしも穴５６は形成しなくてもよく、その場合には、認識パターンは基板５０を通して認識されることになる。ランド部、外部端子、配線パターンの一部又は全部を認識パターンとしてもよいし、穴又は印刷、レーザー加工等で形成されたマーク等を認識パターンとして利用してもよい。
本実施の形態によれば、第１及び第２の半導体チップ１０、２０を、片面に配線パターン５２が形成された基板５０の両面に、搭載することができる。したがって、両面に配線パターンが形成された基板に比べてコストと実装工程数を削減することができ、また、半導体装置の軽量化を図ることができる。ゆえに生産性に優れたマルチチップモジュールを開発することができる。
次に、本実施の形態に係る半導体装置の製造方法について説明する。
図２Ａ〜図３Ｂは導電部材の形成方法の一例として、半導体チップの電極へのバンプの形成方法を示す図である。詳しく言うと、第１のバンプ１４の形成方法を示す図である。導電部材は、第１の半導体チップ１０の電極１２と、配線パターン５２と、の間に形成される。導電部材は、電極１２上に予め形成されてもよいが、配線パターン５２上に形成されても構わない。本実施の形態において、第１の半導体チップの電極１２上に形成される第１から第３のバンプ１４、１６、１８は任意の数のバンプを示し、少なくとも一つのバンプに適用が可能である。
図２Ａにあるように、第１の半導体チップ１０における電極１２が形成された面の側に、キャピラリ３４を配置する。キャピラリ３４には、ワイヤなどの導電線３０が挿通されている。導電線３０は、金、金−スズ、ハンダ、銅又はアルミニウムなどで構成されることが多いが、導電性の材料であれば特に限定されない。導電線３０には、キャピラリ３４の外側にボール３２が形成されている。ボール３２は、導電線３０の先端に、例えば電気トーチによって高電圧の放電を行って形成される。
なお、本工程において、第１のバンプ１４を形成するための導電線３０と、第２のバンプ１６を形成する（図示しない）ための導電線３０とは別部材であっても同一部材であってもよい。すなわち、第１から第３のバンプ１４、１６、１８は、それぞれ導電性を有する部材であればよく、必要に応じて部材を選定しても構わない。
そして、キャピラリ３４をいずれか一つの電極１２の上方に配置して、ボール３２をいずれか一つの電極１２の上方に配置する。クランパ３６を開放して、キャピラリ３４を下降させて、電極１２にボール３２を押圧する。ボール３２を一定の圧力で押しつけて電極１２に圧着を行っている間に超音波振動や熱等を印加する。こうして、図１Ｂに示すように、導電線３０が電極１２にボンディングされる。
そして、クランパ３６を閉じて導電線３０を保持し、図１Ｃに示すように、キャピラリ３４及びクランパ３６を同時に上昇させる。こうして、導電線３０は、引きちぎられて、ボール３２を含む部分が電極１２上に残る。バンプ形成の必要がある電極１２が複数ある場合には、以上の工程を、複数の電極１２について繰り返して行うことができる。
なお、電極１２上に残った導電線３０の一部（ボール３２を含む）は、圧着されたボール３２上で導電線３０が引きちぎられたような、もしくはルーピングによる凸状になっていることが多い。
次に、図３Ａ及び図３Ｂに示す工程を行う。すなわち、図３Ａに示すように、電極１２上にボンディングされた導電線３０の一部（ボール３２を含む）が残された第１の半導体チップ１０を台４０の上に載せて、図３Ｂに示すように、押圧治具４２によって導電線３０の一部を押しつぶす。なお、本実施の形態では、複数の電極１２上に残された導電線３０の一部を同時に押しつぶすが、一つの電極１２ごとに導電線３０の一部を押しつぶしても良い（フラットニングの工程）。この工程では、ギャングボンディング用のボンダーや、シングルポイントボンディング用のボンダーを使用することができる。
こうして、図３Ｂに示すように、各電極１２上に第１のバンプ１４が形成される。第１のバンプ１４は押圧治具４２によってつぶされたことで上端面が平坦になっていることが好ましい。
第２のバンプ１６の形成方法は、電極１２上に予め第１のバンプ１４が形成されていることを除いて図２Ａ〜図３Ｂと同様である。第３のバンプは、電極１２上に第１及び第２のバンプ１４、１６が積層されて形成された上に形成される。第２及び第３のバンプ１６、１８は第１のバンプ１４に対して垂直に積層されることが好ましい。
本工程は第１の半導体チップ１０について述べたが、第２の半導体チップ２０の電極２２上に導電部材を形成してもよく、導電部材としてバンプ２４を形成してもよい。バンプ２４の形成方法は、本工程と同様とすることができる。図１ではバンプ２４は一つであるが必要があれば複数のバンプを積層させても構わない。
前述した半導体チップの実装方法に従って、第１のバンプ１４以外の、例えば第２のバンプ１６は、第１のバンプ１４とは異なる材料としてもよい。例えば、第１のバンプ１４を金、第２のバンプ１６を金−スズ、ハンダなどの金よりも低融点金属で形成すれば、第２のバンプ１６形成後のフラットニング工程は、溶融加熱によりウェットバック工程などを採用でき、工程の簡略化が図れる。さらに、バンプ自身をロウ材とした半導体チップの実装が行われることは言うまでもない。
また、本実施例では、ボンディングワイヤを用いたボールバンプの例について述べてきたが、バンプの形成方法としては従来から行われている、電解メッキ法、無電解メッキ法、ペースト印刷法、ボール載置法などや、それらを適宜に組み合わせた手法を用いてもよい。なお、配線パターン５２上にバンプが形成されてもよく、これを導電部材として用いることもできる。
図４は、本実施の形態に係る半導体装置の製造方法を示す図である。
第１の半導体チップ１０を基板５０に搭載する。詳しくは、第１の半導体チップ１０を、基板５０における配線パターン５２が形成された面とは反対側の面に、フェースダウンボンディングする。本工程において、フェースダウンボンディングの形態は問わない。基板５０に認識用の穴及び認識パターンが形成されているときは、認識用の穴及び認識パターンによって、第１の半導体チップ１０の基板５０における位置を認識して搭載してもよい。このときに、導電部材（第１から第３のバンプ１４、１６、１８）を、穴５６に挿通させて配線パターン５２と接続する。第１の半導体チップ１０を、基板５０の側に向かって加熱加圧及び超音波振動などを与えることによって、導電部材を配線パターン５２に電気的に接続させることができる。
第２の半導体チップ２０を、基板５０における配線パターン５２が形成された面に、フェースダウンボンディングする。すなわち、第２の半導体チップは、配線パターン５２において第１の半導体チップ１０とは反対側の面に搭載される。本工程においてフェースダウンボンディングの形態は問わない。第２の半導体チップ２０を、配線パターン５２を介して第１の半導体チップ１０とは対称な位置に搭載してもよい。言い換えると、電極２２（バンプ２４）と、第１の半導体チップ１０の電極１２（第１から第３のバンプ１４、１６、１８）とを、配線パターン５２を挟んで接続してもよい。すなわち、電極２２（バンプ２４）を、配線パターン５２の一部であって穴５６の上を通る領域に接続してもよい。全てのバンプが基板５０において対称の位置にあるほうが、第１の半導体チップ１０と第２の半導体チップ２０とのバランスがとれるため好都合である。
第１の半導体チップ１０と第２の半導体チップ２０とは、いずれか一方を基板５０に搭載した後にいずれか他方を搭載してもよい。この場合、半導体チップのバンプに確実に圧力が伝達し、接続を完全にするために第１の半導体チップ１０から搭載する方が好ましい。また、第１及び第２の半導体チップ１０、２０を同時に基板５０に搭載してもよい。同時に搭載することによって、基板５０を中心に第１及び第２の半導体チップ１０、２０が対称性を有してフェースダウボンディングされる。このため、穴５６に設けられた配線パターン５２の一部に、圧力が両方向から加わるので、配線パターン５２に余分なストレスが加わらず、かつ、半導体チップの搭載時間も半減することができる。
基板５０における第１の半導体チップ１０の搭載領域（穴５６を含む）と、基板５０における第２の半導体チップ２０の搭載領域と、にそれぞれ樹脂を設けてもよい。それぞれに設ける樹脂は、同一材料でも別材料であってもよい。本工程は、前述のフェースダウンボンディング工程の前後のどちらでもよい。本工程をフェースダウンボンディング工程後に行う場合には、第１及び第２の半導体チップ１０、２０と基板５０との隙間から樹脂を注入して行うことができる。本実施の形態ではそれぞれの樹脂はともに異方性導電材料５４である。本実施の形態においては、第１及び第２の半導体チップ１０、２０を、異方性導電材料５４に含まれる導電粒子を使用してフェースダウンボンディングするので、異方性導電材料５４を予め基板５０上に設けた後に、それぞれの半導体チップをフェースダウンボンディングする。その場合、半導体チップと基板の電気的な接続と、機械的な接続とが同時に達成され、工程時間短縮に有利である。
樹脂を設ける工程は、いずれか一方の領域に設けた後に、いずれか他方に設けてもよく、双方の領域に同時に設けてもよい。同時に設けた場合において、例えば、基板５０に形成された穴５６の一方の開口部が配線パターン５２によって塞がれていない場合に、結果的に基板５０の両面に樹脂を設けることになるので、効率的に樹脂を設けることができる。基板５０の両面に設けられた樹脂上に第１及び第２の半導体チップ１０、２０を同時に搭載してもよい。
本実施の形態に係る半導体装置の製造方法では、図４に示す製造装置が使用される。製造装置は、第１及び第２治具６０、６２を含む。
接着剤、異方性導電材料、合金もしくは金属接合などで半導体チップを接続する場合は、以下の方法を採用することができる。
第１及び第２治具６０、６２を、基板５０に樹脂を介して載置された第１及び第２の半導体チップ１０、２０における、基板５０とは反対側の位置に配置する。第１及び第２治具６０、６２は、第１及び第２の半導体チップ１０、２０の電極形成面とは反対側の面を加圧する面を有するとともに、各半導体チップに熱を伝達する加熱手段を備えてもよい。第１及び第２治具６０、６２自体がヒーターとなっていてもよい。また、治具を透明とし治具を通して光照射を行い、それによって加熱や硬化をさせるようにしてもよい。
第１及び第２治具６０、６２を、第１及び第２の半導体チップ１０、２０の電極形成面とは反対側の面に接触させ、各半導体チップを加熱するとともに基板５０に向けて加圧させてもよい。これによって、基板５０と第１及び第２の半導体チップ１０、２０との間に設けた樹脂の接着力を発現させると同時に、各半導体チップの電極１２、２２を配線パターン５２に電気的に接続させることができる。さらに、第１及び第２の半導体チップ１０、２０を同時に基板５０に搭載させることが可能であるので、少ない工程で半導体装置を製造することができるとともに、各半導体チップを対称に実装することができ最適な実装条件の下に半導体装置を製造することができる。なお、第１及び第２治具６０、６２を用いて第１及び第２の半導体チップ１０、２０を別々に加圧及び加熱させてもよい。第１及び第２治具６０、６２は基板５０に搭載する半導体チップの個数に応じて、複数用意してもよいし、一つの治具を繰り返して用いてもよい。
さらに、第１及び第２の半導体チップ１０、２０の電極１２、２２を配線パターン５２に電気的に接続する工程として、各半導体チップを押圧し、さらに超音波振動を与えてもよい。超音波振動によれば確実に電極１２、２２と配線パターン５２とを電気的に接続させることができる。また、基板５０上の樹脂に接着力を発現させる工程として、温度、光などのエネルギーを与えてもよい。例えば、樹脂が紫外線硬化型のものであれば、紫外線を与えることによって樹脂に接着力を発現させることができる。
（第２の実施の形態）
本実施の形態に係る半導体装置を図５に示す。半導体装置２は、第１及び第２の半導体チップ７０、８０と、基板５０と、を含む。
第１及び第２の半導体チップ７０、８０は、それぞれの外形の大きさが異なることを除いて、前述に記載の第１及び第２の半導体チップ１０、２０と同様の構成となっている。製造方法も前述と同様の方法が使用できる。図５では、第１の半導体チップ７０は第２の半導体チップ８０より小さいが、第１の半導体チップ７０の方が大きくてもよい。すなわち、いずれか一方の半導体チップの電極を、いずれか他方の半導体チップの電極を避けた配線パターン５２の平面的位置にボンディングすることによって、各半導体チップの大きさが異なっても、本発明を適用することができる。
（第３の実施の形態）
本実施の形態に係る半導体装置を図６に示す。本実施の形態に係る半導体装置は、第１及び第２の半導体チップ１０、２０と、基板５０と、複数の外部端子９０と、を含む。
複数の外部端子９０は、配線パターン５２における基板５０を向く面と、その反対側の面とのいずれか一方の面に設けられる。基板５０には、複数の貫通孔９２が形成されてもよい。この場合において、配線パターン５２の一部は、基板５０における貫通孔９２の上を通って形成されている。外部端子９０が配線パターン５２における基板５０を向く面に設けられる場合において、外部端子９０は、貫通孔９２を介して基板５０における配線パターン５２が形成された面とは反対側から突出する。すなわち、外部端子９０は、配線パターン５２における貫通孔９２から露出する領域に設けられてもよい。
基板５０における外部端子９０の突出する側の面に搭載された半導体チップ（図６においては第１の半導体チップ１０）の搭載領域を避けて、外部端子９０は設けられる。例えば、第１及び第２の半導体チップ１０、２０が基板５０の中央に搭載された場合に、その外側に配線パターン５２の一部を引き出して外部端子９０を設けてもよい。これによって、第１及び第２の半導体チップ１０、２０の外形の大きさが異なる場合であっても、基板５０の平面を効率良く用いて外部端子９０を設けることができる。少なくとも外部端子９０の形成されている側の半導体チップ（図６では第１の半導体チップ１０）は、外部端子９０と干渉しないように、外部端子９０の形成された高さよりも薄く研削されていることが好ましい。
図６における半導体装置は、第１及び第２の半導体チップ１０、２０の搭載領域外のみに外部端子９０が設けられたＦＡＮ−ＯＵＴ型の半導体装置と称すことができる。同図において各半導体チップの外形の大きさは等しいが、本実施の形態はこれに限定するものではなく、大きさが異なっていてもよい。これは、以下の実施の形態にも当てはまる。
配線パターン５２の外部端子９０を設ける部分はランド部となっていてもよい。配線パターン５２の表面の露出する領域には保護層（図示しない）が形成されていてもよい。保護層は、ソルダレジストなどの絶縁部材であることが好ましく、特に配線パターン５２の表面を覆って保護するようになっている。外部端子９０はハンダで形成してもよく、ハンダ以外の金属や導電性樹脂などやそれらを組み合わせたものから形成してもよい。
本実施の形態の変形例に係る半導体装置を図７〜図９に示す。図７及び図９は、基板５０が平面的に拡げられた状態での半導体装置を示す。図８は、図７に示す半導体装置において、基板５０が屈曲した状態での半導体装置を示す図である。
基板５０は、屈曲可能な部材（例えば、一般的なフレキシブル基板）であればよく、それ以外の構成は前述の通りである。複数の外部端子９０の形態は前述の通りである。図７に示すように、基板５０が矩形である場合には、例えば、基板５０の一方の端部に外部端子９０の形成領域を設け、他方の端部に少なくとも１つずつの第１及び第２の半導体チップ１０、２０の搭載領域を設ける。そして、図８に示すように、基板５０を、第１及び第２の半導体チップ１０、２０と、外部端子９０と、を対向させるように屈曲させて半導体装置４を得ることができる。基板５０を屈曲したことによって、基板５０に囲まれた一方の半導体チップ（図８では第２の半導体チップ２０）における電極を有する面とは反対側の面と、その面に対向する基板５０との間は、接着剤５８で固定されてもよい。接着剤５８は、ハンダ耐熱性を有し、外部端子９０に加わる応力を低減するために、軟らかい樹脂、例えばシリコーン系やポリイミド系、エポキシ系樹脂が好ましい。
第１及び第２の半導体チップ１０、２０は、少なくとも一つずつ設けられていればよい。図７に示すように、第１及び第２の半導体チップ１０、２０が平面的に重なる位置に１つずつ搭載されてもよい。あるいは、図９に示すように、第１及び第２の半導体チップ１０、２０が平面的に重なる位置に１つずつ搭載され、さらに、基板５０における外部端子９０が突出する側とは反対側にいずれかの半導体チップ（図９では第２の半導体チップ２０）が搭載されてもよい。図９に示す例では、基板５０が、配線パターン５２の面で谷折りとして屈曲されることで、複数の半導体チップ（第２の半導体チップ２０）が積み重ねられる。この場合に、第２の半導体チップ２０における基板５０とは反対の面同士を、接着又は機械的に固定する。これによって、半導体装置の平面面積を無駄に増大させることなく、効率よく半導体チップを搭載することができる。
図８は、平面的には、外部端子９０が第１及び第２の半導体チップ１０、２０の搭載領域内のみに設けられたＦＡＮ−ＩＮ型の半導体装置となっている。これによれば、基板５０が屈曲してそれぞれの半導体チップ１０、２０が積み重ねられているので、半導体装置の平面の面積を小さくすることができる。なお、基板５０に搭載される第１及び第２の半導体チップ１０、２０は、それぞれ複数であってもよい。
さらに外部端子９０を積極的に形成しないで、配線パターン５２の貫通孔９２から露出した部分をそのままランドとして、いわゆるＬＧＡ（Land Grid Array）型の半導体装置としてもよい。これによって、外部端子の形成コストを削減することができる。
また、配線パターン５２における基板５０とは反対側を向く面の例えばランド部に外部端子９０を形成してもよく、この場合は貫通孔９２を形成しなくてもよく、基板５０を屈曲させる方向は図８とは逆となる。この場合も前述のようにＬＧＡ型の半導体装置としてもよい。この場合に、配線パターン５２のショートを防止するために、ランド以外にレジストなどを塗布することが好ましい。
（第４の実施の形態）
本実施の形態に係る半導体装置を図１０に示す。図１０は、屈曲可能な基板５０（フレキシブル基板）が屈曲される前の半導体装置を示す図である。本実施の形態に係る半導体装置は、第１及び第２の半導体チップ１０、２０と基板５０とを含む。
本実施の形態に係る半導体装置において、配線パターン５２は屈曲部５３を有する。屈曲部５３の形態は問わないが、基板５０の平面から突出している形態であってもよい。屈曲部５３に対応する基板５０の領域には貫通孔９２が形成されていてもよい。これにより、例えば凸部の形状を有する治具を、貫通孔９２に通して凸状の屈曲部５３を形成することができる。図１０では、基板５０における配線パターン５２を向く向きと同一方向に屈曲部５３が突出しているが、貫通孔９２を介して基板５０における配線パターン５２が形成された面とは反対側に向かって突出しても構わない。屈曲部５３を設けることによって、前述の外部端子９０と同様な機能を有する半導体装置を得ることができる。本実施の形態に係る半導体装置は、前述の外部端子９０の代わりに、これと同様の機能を有する配線パターン５２における屈曲部５３を含むので、外部端子９０を有する全ての実施の形態に適用することが可能である。
屈曲部５３以外の部分において配線パターン５２はレジストなどで覆われているほうが好ましい。
さらに、屈曲部５３中に軟らかい樹脂が充填してあってもよい。このように外部端子を屈曲部５３とすれば、外部端子の形成工程、コストが削減でき、さらにハンダ等よりも硬い銅箔等を外部端子とすることができるのでマザーボード実装時に、実装後の温度サイクル信頼性がさらに向上する。
（第５の実施の形態）
本実施の形態に係る半導体装置を図１１及び図１２に示す。図１１及び図１２は、基板１００が平面的に拡げられた状態での半導体装置を示す図である。
本実施の形態に示す半導体装置は、外部端子９０の領域から、複数方向（２方向、３方向又は４方向）に、第１又は第２の半導体チップ１０、２０の少なくともいずれか１つの搭載領域を有する基板の一部が延出されている。そして、複数方向に延出された基板の一部が、外部端子９０の領域に平面的に重ねられて、積層構造の半導体装置が製造される。
図１１に示す例では、複数の屈曲可能な基板１００、１１０（例えば、一般的なフレキシブル基板）が一部において接続されている。図１１に示す半導体装置は、複数の基板１００、１１０と、複数の第１及び第２の半導体チップ１０、２０と、を含む。半導体装置は、図７における半導体装置を組合わせたものであってもよい。基板１００、１１０は、一方の端部に第１及び第２の半導体チップ１０、２０が搭載され、他方の端部に外部端子９０を設ける領域（配線パターン同士を接続する領域を含む）が形成され、前記他方の端部が平面的に重ねられている。図示する例では、２つの基板１００、１１０が一部において重ねられているが、３つ又は４つの基板を互いに重ね合わせてもよい。基板１００、１１０は前述の基板５０と同様の構成とすることができる。
各基板に形成されたそれぞれの配線パターン１０２、１１２は、その一部が対向して直接的に接続されてもよい。いずれか一方の配線パターン１０２上に設けられた外部端子９０は、いずれか他方における配線パターン１１２と電気的に導通されていればよい。各配線パターン１０２、１１２の接続は、超音波振動印加や、加熱加圧印加などによる方式が簡便であるが、方式は特に問わない。例えば、一対の配線パターン１０２、１１２の一部同士が接続された領域におけるいずれか一方の配線パターン上に外部端子９０を設けてもよい。すなわち、同一外部端子配列を用いて複数の基板上に搭載された複数の半導体チップをコントロールできればよく、基板間における接続の形態、及び外部端子９０における形成の形態は問わない。
外部端子９０の代わりに屈曲部５３を一部に有する配線パターン５２を用いてもよい。この場合において、配線パターン５２の屈曲部５３を突出させたい方向に、対向する各配線パターン１０２、１１２を接続させたまま屈曲させ、基板の表面から突出させて外部端子としてもよい。
なお、基板は複数であればよく、接続する基板１００、１１０の配置は問わない。また、一対の第１及び第２の半導体チップ１０、２０が少なくとも一つあればよく、例えば、いずれか一方の基板に第１及び第２の半導体チップ１０、２０が搭載され、いずれか他方の基板に第１又は第２の半導体チップ１０、２０のいずれか一方のみが搭載された形態であってもよい。
上述の例とは別に、図１２に示すように、１つの基板１００において、外部端子９０の領域から複数方向に基板１００の一部が延出されてもよい。例えば、基板１００は、外部端子９０の領域を有し、その領域から上下左右の４方向における、少なくともいずれか２方向に一部が延出される。そして、延出された基板１００の一部が、外部端子９０の領域に平面的に重ねられる。これによれば、屈曲する前において、外部端子９０の領域の厚みを、基板１つ分の厚さに抑えることができるので、半導体装置の小型化、軽量化が図れる。
図１３は、複数の基板を接続する場合における、各配線パターンの接続形態の変形例を示したものであり、各配線パターン間の接続部分を示した半導体装置の一部を示す図である。本実施の形態の変形例では複数の基板１００、１１０を含み、基板１００における配線パターン１０２の形成面と、基板１１０における配線パターン１１２の形成面とは、同一方向を向いて接続される。
各配線パターン１０２、１１２は、少なくとも一つの基板に形成された複数の貫通孔９２を介して互いに接続されてもよい。詳しく言うと、それぞれの配線パターンのうちいずれか一方の配線パターンが、貫通孔９２の内側において、いずれか他方に向かって、屈曲して接続されてもよい。この場合に、いずれか他方が、いずれか一方の配線パターンの屈曲形状に伴って屈曲してもよい。接続は、超音波振動印加や、加熱加圧印加などによる方式が簡便であるが、方式は特に問わない。また、貫通孔９２内で接続された双方の配線パターン１０２、１１２が、外部端子となるために最も外側に位置する基板の貫通孔の開口部から突出してもよい。この場合、貫通孔９２の内側にハンダなどのロウ材や導電ペーストなどを充填して電気的な接続を確保しておけば、屈曲はともなわなくてもよい。貫通孔９２は、それぞれの基板１００、１１０が平面的に重なった領域であって各基板１００、１１０を貫通するように形成されてもよいが、各配線パターンが接続される形態であれば、貫通孔９２は少なくとも一つの基板に形成されてもよい。なお、基板は複数であればよく、それぞれの基板の接続の配置は問わない。
本実施の形態によれば、複数の基板１００、１１０が接続されてなる基板を用いてもよく、これにより多くの半導体チップを搭載することができる。ゆえに生産性に優れたマルチチップモジュールを開発することができる。
（第６の実施の形態）
本実施の形態に係る半導体装置を図１４に示す。図１４に記載の半導体装置５は、第１の半導体チップ１０と、第２の半導体チップ２０と、基板５０と、を含む。
本実施に形態では、第１及び第２の半導体チップ１０、２０のいずれか一方がフェースダウンボンディングされ、いずれか他方がワイヤボンディングによって実装されている。同図では、第２の半導体チップ２０の側において電極２２と配線パターン５２とがワイヤボンディングされている。本実施の形態においても、第１及び第２の半導体チップ１０、２０はそれぞれ複数であってもよく、例えば基板５０における一方の側において、いずれか一つの半導体チップをフェースダウンボンディング接続して、いずれか一つの半導体チップをワイヤボンディング接続してもよい。
第１の半導体チップ１０及び基板５０は前述に記載の通りである。図１４では、第２の半導体チップ２０における複数の電極２２と、配線パターン５２とは、ワイヤ１２４によって電気的に接続されている。ワイヤ１２４は前述の導電線３０であってもよい。接続方法は、電極２２と配線パターン５２とのいずれか一方からいずれか他方に接続すればよく、前述の記載の通りである。ワイヤ１２４と配線パターン５２との接続部は、穴５６上の配線パターン５２の一部（ランド部）であってもよいが、第２の半導体チップ２０の側でワイヤボンディングを行う場合は、穴５６を避けた配線パターン５２に接続してもよい。
第２の半導体チップ２０をフェースダウンボンディングし、第１の半導体チップ１０においてワイヤボンディングを用いてもよい。すなわち、ワイヤを穴５６の内側に露出する配線パターン５２の一部（ランド部）と接続させてもよい。
いずれにせよ本実施の形態を適用した場合でも、第１及び第２の半導体チップ１０、２０を、片面に配線パターン５２が形成された基板５０の両面に、搭載することができる。したがって、両面に配線パターンが形成された基板に比べてコストと実装工程数を削減することができ、また、半導体装置の軽量化を図ることができる。ゆえに生産性に優れたマルチチップモジュールを開発することができる。
なお、ワイヤボンディングを用いる側の半導体チップ２０の周囲は樹脂１２６で封止することが一般的である。樹脂１２６によって半導体チップ２０を外部環境から保護することができる。また、半導体チップ２０と基板５０との間にはダイボンディング材（図示しない。図１５参照。）によって接着してからワイヤボンディング工程を行うことが好ましい。
図１５に本実施の形態の変形例に係る半導体装置を示す。半導体装置６は、第１及び第２の半導体チップ１０、２０と、基板５０と、を含む。
同図においては、第１及び第２の半導体チップ１０、２０の両方がワイヤボンディングによって電気的接続が図られている。第１の半導体チップ１０の電極に接続されたワイヤ１３４は穴５６から露出する配線パターン５２の一部（ランド部）に接続される。すなわち、同図においてワイヤ１３４を前述の導電部材としてもよい。なお、第１及び第２の半導体チップ１０、２０の大きさは異なってもよく。それぞれのワイヤ１２４、１３４と配線パターン５２との接続部は、平面的に重なってもよく、異なっていてもよい。
半導体装置６の製造方法として、いずれか一方に搭載した半導体チップをワイヤボンディングした後に周囲を樹脂によって封止し、その後にいずれか他方において同様に行ってもよい。これによって、既存の製造装置を用いて半導体装置を製造することができる。
なお、図１４及び図１５において、さらに外部端子（図示しない）を形成してもよい。外部端子は前述又は後述の形態及び構造であってもよい。したがって、例えば基板５０のいずれか一方の面であって、半導体チップの搭載領域を避けて、配線パターン５２と電気的導通を有する外部端子を突出させてもよい。いずれにしても、外部端子を形成する場合は、配線パターン５２と電気的導通を有する端子を表面に露出させればよい。
前述の実施の形態では、外部端子９０又は屈曲部５３を一部に有する配線パターン５２を備える半導体装置について述べてきたが、基板５０の一部を延出し、そこから外部接続を図るようにしてもよい。基板５０の一部をコネクタのリードとしたり、コネクタを基板５０上に実装してもよい。
さらに、積極的に外部端子９０を形成せずマザーボード実装時にマザーボード側に塗布されるハンダクリームを利用し、その溶融時の表面張力で結果的に外部端子を形成してもよい。その半導体装置は、いわゆるランドグリッドアレイ型の半導体装置である。
上述の実施の形態に示した内容は、他の実施の形態においても可能な限り適用することができる。
図１６には、本実施の形態に係る半導体装置４を実装した回路基板２００が示されている。回路基板２００には例えばガラスエポキシ基板等の有機系基板を用いることが一般的である。回路基板２００には例えば銅などからなる配線パターン２１０が所望の回路となるように形成されていて、それらの配線パターンと半導体装置４の外部端子９０とを機械的に接続することでそれらの電気的導通を図る。
そして、本発明を適用した半導体装置を有する電子機器として、図１７にはノート型パーソナルコンピュータ１０００、図１８には携帯電話２０００が示されている。
なお、上記発明の構成要件で「半導体チップ」を「電子素子」に置き換えて、半導体チップと同様に電子素子（能動素子か受動素子かを問わない）を、基板に実装して電子部品を製造することもできる。このような電子素子を使用して製造される電子部品として、例えば、光素子、抵抗器、コンデンサ、コイル、発振器、フィルタ、温度センサ、サーミスタ、バリスタ、ボリューム又はヒューズなどがある。
さらに、前述した全ての実装の形態は、半導体チップとその他の上記のような電子素子とが基板上で混載実装される半導体装置（実装モジュール）であってもよい。
本発明は、半導体装置及びその製造方法、製造装置、回路基板並びに電子機器に関する。
［背景技術］
電子機器の小型化に伴い、複数の半導体チップを高密度に組み込んだマルチチップモジュールの開発が進められている。マルチチップモジュールによれば、既存の複数の半導体チップを使用することができるので、新規の集積回路を設計するよりもコストの引き下げが可能になる。
例えば、マルチチップモジュールでは、基板における配線パターンの形成された面に複数の半導体チップが搭載されて、前記基板が折り畳まれて多層化されている。特に小型化・高密度化を実現するものとして、基板の両面に複数の半導体チップを搭載して、基板が折り畳まれた半導体モジュールがある。しかしながら、この場合は基板の両面に配線パターンが必要であり、さらに両面における配線パターンを電気的に導通させるためのビアホールが必要であるため、コストアップや製造工程の面で劣っていた。
［発明の開示］
本発明は、この問題点を解決するためのものであり、その目的は、生産性を落とすことなく小型化・高密度化されたマルチチップモジュールを実現できる半導体装置及びその製造方法、製造装置、回路基板並びに電子機器を提供することにある。
（１）本発明に係る半導体装置は、複数の穴が形成され、配線パターンが一方の面に形成されるとともに、前記配線パターンの一部が前記穴と重なるように形成されてなる少なくとも一つの基板と、
複数の電極を有し、前記基板の他方の面に載置された少なくとも一つの第１の半導体チップと、
複数の電極を有し、前記一方の面に載置された少なくとも一つの第２の半導体チップと、
前記穴内に配置され、前記第１の半導体チップの前記電極と前記配線パターンとを電気的に接続するための導電部材と、
を含む。
本発明によれば、複数の半導体チップを、片面に配線パターンが形成された基板の両面に、載置することができる。したがって、両面に配線パターンが形成された基板に比べてコストと実装工程数を削減することができ、また、半導体装置の軽量化を図ることができる。ゆえに生産性に優れたマルチチップモジュールを開発することができる。
（２）この半導体装置において、
前記第１の半導体チップと前記第２の半導体チップは、平面的な重なり部を有してもよい。
これによって、平面的な実装面積を無駄なく活用することができる。
（３）この半導体装置において、
前記第１及び第２の半導体チップの少なくとも一方の前記電極と、前記配線パターンと、がワイヤボンディングで接続されてもよい。
これによって、ワイヤを導電部材として本発明を適用することができる。
（４）この半導体装置において、
前記第１及び第２の半導体チップの少なくとも一方がフェースダウンボンディングされてもよい。
（５）この半導体装置において、
前記第１及び第２の半導体チップはフェースダウンボンディングされており、
前記第１の半導体チップの前記電極は、前記穴に向けて配置されてもよい。
（６）この半導体装置において、
前記基板と前記第１の半導体チップとの間に樹脂が設けられてもよい。
樹脂は応力を緩和する機能を有する。
（７）この半導体装置において、
前記基板と前記第２の半導体チップとの間に樹脂が設けられてもよい。
それぞれの半導体チップに樹脂を設けることができる。
（８）この半導体装置において、
前記樹脂は、導電粒子が含まれた異方性導電材料であってもよい。
（９）この半導体装置において、
前記基板は複数設けられ、いずれか一対の前記基板のそれぞれの前記配線パターンの一部同士が対向するように配置され、前記配線パターン同士が電気的に接続されてもよい。
これによれば、複数の基板が接続されてなるものを用いることができ、より多くの半導体チップを載置することができる。
（１０）この半導体装置において、
前記基板が屈曲されてなってもよい。
これによれば、基板が屈曲してそれぞれの半導体チップが基板を介して積み重ねられるので、半導体装置の平面の面積を小さくすることができる。
（１１）この半導体装置において、
前記第１の半導体チップと前記第２の半導体チップとの少なくともいずれか一方は複数設けられ、
複数設けられた前記一方の各半導体チップが積み重ねられてなってもよい。
これによって、半導体装置の平面の面積を小さくすることができる。
（１２）この半導体装置において、
前記導電部材は積層された複数のバンプであってもよい。
バンプを積層することによって導電部材を形成することができる。
（１３）この半導体装置において、
前記第１の半導体チップの外形は、前記第２の半導体チップの外形と等しくてもよい。
（１４）この半導体装置において、
前記第２の半導体チップは、前記第１の半導体チップに対してミラー対称の回路構造を有してもよい。
これによれば、ミラー対称を有する一対の半導体チップのそれぞれを配線パターンの表裏に接続することができる。
（１５）この半導体装置において、
前記第２の半導体チップの電極は、前記穴の上で前記配線パターンと接続されてもよい。
すなわち、配線パターンにおける平面的に等しい領域の表裏にそれぞれの電極を配置してもよい。
（１６）この半導体装置において、
前記第２の半導体チップの電極は、前記穴の上を避けた位置で前記配線パターンと接続されてもよい。
これによれば、例えば電極の配置の異なる半導体チップを載置することができる。
（１７）この半導体装置において、
前記基板の前記半導体チップが載置された領域以外の領域に、前記半導体チップと電気的に接続された複数の外部端子が形成されてもよい。
（１８）この半導体装置において、
複数の外部端子が、前記第１及び第２の半導体チップのうち少なくとも一方を載置する領域を避けて、前記配線パターン上に形成されてもよい。
（１９）この半導体装置において、
前記外部端子が、前記一対の配線パターンの一部同士が接続された領域におけるいずれか一方の前記配線パターン上に設けられてもよい。
これによれば、複数の基板であっても同一領域に形成された外部端子から電気的接続をとることができる。
（２０）この半導体装置において、
前記基板には複数の貫通孔が形成されており、
前記配線パターンの一部は前記貫通孔上を通り、
前記外部端子は、前記貫通孔を介して、前記基板の前記第１の半導体チップの側から突出してもよい。
（２１）本発明に係る回路基板は、上記半導体装置が載置されている。
（２２）本発明に係る電子機器は、上記半導体装置を有する
（２３）本発明に係る半導体装置の製造方法は、複数の穴と、一方の面に形成され、一部が前記穴の上を通る配線パターンとを有する基板における他方の面に、第１の半導体チップを載置する工程と、
第２の半導体チップを、前記基板における前記配線パターンの形成面に載置する工程と、
を含み、
前記第１の半導体チップを載置する工程で、
前記第１の半導体チップの電極を前記穴に向けて配置し、前記穴の内側に設けられた導電部材を介して、前記電極と前記配線パターンとを電気的に接続する。
本発明によれば、複数の半導体チップを、片面に配線パターンが形成された基板の両面に、載置することができる。したがって、両面に配線パターンが形成された基板に比べてコストと実装工程数を削減することができ、また、半導体装置の軽量化を図ることができる。ゆえに生産性に優れたマルチチップモジュールを開発することができる。
（２４）この半導体装置の製造方法において、
前記導電部材は少なくとも一つのバンプであり、
前記バンプを前記第１の半導体チップの電極に予め設ける工程をさらに含んでもよい。
（２５）この半導体装置の製造方法において、
前記基板における前記第１の半導体チップを載置する領域に、樹脂を設ける工程をさらに含んでもよい。
樹脂は応力を緩和する機能を有する。
（２６）この半導体装置の製造方法において、
前記基板における前記第２の半導体チップを載置する領域に、樹脂を設ける工程をさらに含んでもよい。
それぞれの半導体チップに樹脂を設けることができる。
（２７）この半導体装置の製造方法において、
前記基板と前記第１の半導体チップの間と、前記基板と前記第２の半導体チップの間とに、それぞれ前記樹脂を設ける工程を同時に行ってもよい。
これによれば、樹脂を基板の両面に同時に設けてもよい。したがって、例えば配線パターンによって穴の開口部が塞がれていない場合、すなわち基板の片面に樹脂を設けても穴の開口部によって樹脂が漏れる場合において効率良く樹脂を設けることができる。
（２８）この半導体装置の製造方法において、
前記樹脂を設ける工程後に、前記第１及び第２の半導体チップを前記基板に載置して、それぞれの前記第１及び第２の半導体チップにおける前記基板を向く側の面とは反対側の面を、加圧及び加熱する工程を含んでもよい。
これによれば、基板の両面に載置したそれぞれの半導体チップを実装することによって、それぞれの半導体チップが基板を介して対称に載置されるので、最適な実装条件を得ることができる。
（２９）この半導体装置の製造方法において、
前記第２の半導体チップは、前記第１の半導体チップに対してミラー対称の回路構造を有してもよい。
これによれば、ミラー対称を有する一対の半導体チップのそれぞれを配線パターンの表裏に接続することができる。
（３０）この半導体装置の製造方法において、
前記第２の半導体チップの電極を、前記穴の上で前記配線パターンと接続してもよい。
（３１）この半導体装置の製造方法において、
前記第２の半導体チップの電極を、前記穴の上を避けた位置で前記配線パターンと接続してもよい。
（３２）本発明に係る半導体装置の製造装置は、基板の両面に樹脂を介して載置された複数の半導体チップの前記基板を向く側の面とは反対側の面から、間隔をあけて配置された第１及び第２の治具を含み、
前記第１及び第２の治具は、前記半導体チップの前記反対側の面を加圧する面と、前記半導体チップに熱を伝達する加熱手段と、を備え、それぞれの半導体チップを挟んでそれぞれ同時に加圧及び加熱し、前記基板上の樹脂の接着力を発現させて前記半導体チップを前記基板上に実装させる。
本発明によれば、基板の両面にそれぞれ載置した半導体チップを、同時に加圧及び加熱することによって、各半導体チップを基板に実装する。さらに、それと同時に、基板上に設けられた樹脂の接着力を発現させることができる。したがって、少ない工程で半導体装置を製造することができる。また、基板の両面にそれぞれ載置された半導体チップをそれぞれ同時に実装するので、各半導体チップが対称に実装され、最適な実装条件の下に半導体装置を製造することができる。
【図面の簡単な説明】
図１は、本発明を適用した第１の実施の形態に係る半導体装置を示す図である。
図２Ａ〜図２Ｃは、本発明の第１の実施の形態における導電線ボンディング工程を説明する図である。
図３Ａ及び図３Ｂは、本発明の第１の実施の形態における導電部材の形成方法を説明する図である。
図４は、本発明を適用した第１の実施の形態に係る半導体装置の製造方法を示す図である。
図５は、本発明を適用した第２の実施の形態に係る半導体装置を示す図である。
図６は、本発明を適用した第３の実施の形態に係る半導体装置を示す図である。
図７は、本発明を適用した第３の実施の形態の変形例に係る半導体装置を示す図である。
図８は、本発明を適用した第３の実施の形態の変形例に係る半導体装置を示す図である。
図９は、本発明を適用した第３の実施の形態の変形例に係る半導体装置を示す図である。
図１０は、本発明を適用した第４の実施の形態に係る半導体装置を示す図である。
図１１は、本発明を適用した第５の実施の形態に係る半導体装置を示す図である。
図１２は、本発明を適用した第５の実施の形態に係る半導体装置を示す図である。
図１３は、本発明を適用した第５の実施の形態の変形例に係る半導体装置の一部を示す図である。
図１４は、本発明を適用した第６の実施の形態の形態に係る半導体装置を示す図である。
図１５は、本発明を適用した第６の実施の形態の変形例に係る半導体装置を示す図である。
図１６は、本発明を適用した回路基板を示す図である。
図１７は、本発明に係る半導体装置を有する電子機器を示す図である。
図１８は、本発明に係る半導体装置を有する電子機器を示す図である。
［発明を実施するための最良の形態］
本発明の実施の形態を、図面を参照して説明する。本発明に係る半導体装置のパッケージ形態は、ＢＧＡ（Ball Grid Array）、ＣＳＰ（Chip Size／Scale Package）などのいずれが適用されてもよい。本発明は、フェースダウン型の半導体装置やそのモジュール構造に適用することができる。フェースダウン型の半導体装置として、例えば、ＣＯＦ（Chip On Flex/Film）構造やＣＯＢ（Chip On Board）構造などがある。これらは、以下に述べるように半導体チップのみの実装ではなく、適宜、抵抗、コンデンサ等、例えばＳＭＤ（Surface Mount Device）などの受動部品と組み合わされたモジュール構造となっていてもよい。
（第１の実施の形態）
図１は本実施の形態に係る半導体装置を示す図であり、図２Ａから図４は本実施の形態に係る半導体装置の製造方法を示す図である。半導体装置１は、第１及び第２の半導体チップ１０、２０と、基板５０と、を含む。
第１の半導体チップ１０は、１つ又は複数の電極（又はパッド）１２を有する。電極１２は、例えばアルミニウム又は銅などで第１の半導体チップ１０に薄く平らに形成されていることが多く、第１の半導体チップ１０の面と面一になっていてもよい。電極１２は、その側面又は縦断面の形状は限定されない。また、電極１２の平面形状も特に限定されず、円形であっても矩形であってもよい。第１の半導体チップ１０には、電極１２の一部を避けて、パッシベーション膜（図示しない）が形成されていてもよい。パッシベーション膜は、例えば、ＳｉＯ2、ＳｉＮ又はポリイミド樹脂などで形成することができる。
第１の半導体チップ１０は、電極１２上に形成された第１から第３のバンプ１４、１６、１８を含む。それぞれのバンプは電極１２上に積み重ねられおり、それぞれ電気的導通がなされている。ただし、本発明においては電極１２上に導電部材が形成されていればよく、導電部材はバンプに限らない。さらに、本実施の形態において、第１から第３のバンプ１４、１６、１８は任意の数のバンプであり、電極１２上に少なくとも一つのバンプが形成されていてもよい。
第２の半導体チップ２０の構成は、第１の半導体チップ１０と同様であってもよい。したがって、第２の半導体チップ２０の電極２２上にも導電部材が形成されていてもよく、導電部材は少なくとも一つのバンプであってもよい。本実施の形態では、電極２２上にはバンプ２４が形成されている。なお、図１に示す例では、第１及び第２の半導体チップ１０、２０の外形の大きさは等しい。
基板５０は、有機系又は無機系のいずれの材料から形成されたものであってもよく、これらの複合構造からなるものであってもよい。有機系の材料から形成された基板５０として、例えばポリイミド樹脂からなる２層や３層のフレキシブル基板が挙げられる。フレキシブル基板として、ＴＡＢ技術で使用されるテープを使用してもよい。また、無機系の材料から形成された基板５０として、例えばセラミック基板やガラス基板が挙げられる。有機系及び無機系の材料の複合構造として、例えばガラスエポキシ基板が挙げられる。基板５０の平面形状は問わないが、第１及び第２の半導体チップ１０、２０の相似形であることが好ましい。もちろん、両面基板や多層基板、ビルドアップ基板などでも、以下に述べる実施の形態で基板配線の複雑化にともなうコストアップが、半導体チップの両面実装によるコストダウン効果よりも少ない場合は、これらの基板を利用してもよい。
基板５０には配線パターン５２が形成されている。配線パターン５２は、基板５０の一方の面に形成されている。配線パターン５２は、銅箔をエッチングで形成することが多く、複数層から構成されていてもよい。銅箔は予め基板５０に接着剤（図示しない）を介して接着されていることが一般的である。別の例では、銅（Ｃｕ）、クローム（Ｃｒ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、チタンタングステン（Ｔｉ−Ｗ）のうちのいずれかを積層した後、エッチングによって配線パターン５２を形成することができる。アディティブ法で、基板５０上に配線パターン５２を形成してもよい。フォトリソグラフィ、スパッタ、メッキ処理によって配線パターン５２を形成することもできる。また、配線パターン５２の一部は、配線となる部分よりも面積の大きいランド部（図示しない）となっていてもよい。このランド部は電気的接続部を十分に確保する機能を有する。したがって、ランド部は、電極１２、２２との接続部、及び後に示す外部端子９０との接続部に形成されていてもよい。
基板５０には、複数の穴５６が形成されている。穴５６の平面形状は、第１の半導体チップ１０の平面形状よりも小さく形成される。第１の半導体チップ１０の電極１２上に形成された導電部材（第１から第３のバンプ１４、１６、１８）は穴５６に挿通される。この導電部材は、半導体チップ１０の電極１２と配線パターン５２（ランド部）とが、電気的に接続される高さを有していればよく、例えば第１のバンプ１４だけでバンプ高さを高く形成して接続されてもよい。
穴５６は、基板５０における第１の半導体チップ１０の搭載領域内であって、各電極１２の配置や数などに応じて形成される。それぞれの電極１２は、いずれかの穴５６に挿通される。複数の穴５６は、電極１２の数と等しい数で形成されてもよい。例えば、半導体チップ１０の対向する二辺に沿って形成された電極１２に対応して、穴５６は基板５０における第１の半導体チップ１０の搭載領域内の対向する二辺に沿って複数にわたって形成されていてもよい。一つの穴５６に一つの導電部材が挿通されてもよい。穴５６は、導電部材が挿通できる径を有していればよく、形状は円形であっても矩形であっても構わない。穴５６は、基板５０を貫通して形成されており、基板５０の一方の面に形成された配線パターン５２によって穴５６の一方の開口部は塞がれてもよい。すなわち、前述のランド部によって穴５６の配線パターン５２が形成された側の開口部が塞がれてもよい。なお、導電部材は配線パターン５２（ランド部）と電気的に接続されるために、基板５０の厚さより高く形成されることが好ましい。
本実施の形態における穴の変形例として、穴５６の代わりに少なくとも一つ（１つ又は複数）のスリットを基板５０に形成してもよい。スリットは、第１の半導体チップ１０のそれぞれの電極１２の並びに対応して形成される。スリットは、長細く形成されてもよい。例えば、第１の半導体チップ１０の対向する二辺に沿って形成された電極１２の並びに対応して、基板５０における第１の半導体チップ１０の搭載領域内の対向する二辺に二つのスリットが形成されていてもよい。スリットは、必要に応じた長さで分割されてもよい。配線パターン５２は、スリットをまたいで形成される。スリットが細長い場合は、配線パターン５２は、スリットの幅方向をまたいで形成される。そして、スリット上に、複数のランド部が配置される。一つのスリットに、複数の導電部材が挿通されてもよい。スリットの大きさと形状は電極１２の配置によって任意に決めることが可能である。スリットを設けることによって、基板５０に微細な穴をあけることなく、必要な貫通孔を容易に設けることができる。
第１の半導体チップ１０は、基板５０における配線パターン５２の形成されていない側の面に、電極１２の形成面が基板５０の側を向いて搭載されている。詳しく言うと、電極１２上に形成された導電部材は、穴５６に挿通されて、穴５６の一方の開口部に形成された配線パターン５２（ランド部）に電気的に接続される。すなわち、導電部材は、穴５６から露出した配線パターン５２（ランド部）に電気的に接続される。
これによれば、第１及び第２の半導体チップ１０、２０を、片面に配線パターン５２が形成された基板５０の両面に搭載することができる。したがって、両面に配線パターンが形成された基板に比べてコストと実装工程数を削減することができ、また、半導体装置の軽量化を図ることができる。ゆえに生産性に優れたマルチチップモジュールを開発することができる。
なお、本発明において導電部材はバンプに限定されない。他の導電部材の一例としては、導電ペースト、導電性ボールなどがある。また、導電部材は、基板５０における穴５６の配線パターン５２（ランド部）の側に形成されていてもよく、半導体チップ１０側に形成された導電部材と両方を導電部材としてもよい。
本実施の形態において、第１及び第２の半導体チップ１０、２０の外形の大きさは等しい。したがって、電極１２と電極２２とが配線パターン５２を挟んで接続されてもよい。言い換えると、電極１２と電極２２とは、配線パターン５２（ランド部）の表裏にそれぞれ接続されている違いはあるが、配線パターン５２における平面的な接続部は同じ位置とすることができる。これによって、第１及び第２の半導体チップ１０、２０がそれぞれミラー対称の回路構造を有する場合に、双方の素子に対して、同一の外部端子９０（外部端子９０の代わりとなるものも含む。図１０参照。）から電気的な接続を図ることができる。例えば、第１及び第２の半導体チップ１０、２０がメモリであるときに同一配列の外部端子９０から、それぞれのメモリの同じアドレスのメモリセルに、情報の読み出し又は書き込みを行うことができる。さらに、第１及び第２の半導体チップ１０、２０において、チップセレクト端子の接続においてのみ分離しておくことで、同一外部端子配列を用いて、少なくとも二つ（複数に可能である）の半導体チップを別々にコントロールすることができる。例えば、少なくとも二つの電極１２と基板５０を介してそれらと対をなす少なくとも二つの電極２２とにおいて、基板５０を介した一対の電極１２と電極２２のうちいずれか一方のみが配線パターン５２に電気的に接続されることによって、チップセレクト機能を有してもよい。また、電極１２又は電極２２が配線パターン５２に電気的に接続されるために必要な穴５６を選択的に形成することによって、チップセレクト機能を有してもよい。なお、本発明は第１及び第２の半導体チップ１０、２０は少なくとも一つずつ形成されていればよく、複数の第１の半導体チップ及び複数の第２の半導体チップを搭載してもよい。
第１の半導体チップ１０と基板５０との間には樹脂が設けられてもよい。詳しく言うと、基板５０の配線パターン５２の形成されていない面であって、少なくとも第１の半導体チップ１０の搭載領域（穴５６を含む）に樹脂が設けられる。また、第２の半導体チップ２０と基板５０との間に樹脂が設けられてもよい。第２の半導体チップにおける樹脂は、第１の半導体チップ１０における樹脂と同じ材料であってもよい。
本実施の形態では、第１の半導体チップ１０と基板５０との間と、第２の半導体チップ２０と基板５０との間との両方に樹脂が設けられている。樹脂は、異方性導電材料５４であってもよい。異方性導電材料５４は、接着剤（バインダ）に導電粒子（フィラー）が分散されたもので、分散剤が添加される場合もある。異方性導電材料５４の接着剤として、熱硬化性の接着剤が使用されることが多い。また、異方性導電材料５４として、予めシート状に形成された異方性導電膜が使用されることが多いが、液状のものを使用してもよい。異方性導電材料５４は、導電部材と配線パターン５２との間で押しつぶされて、導電粒子によって両者間での電気的導通を図るようになっている。なお、本発明はこれに限定するものではなく、第１及び第２の半導体チップ１０、２０の導電部材と配線パターン５２との電気的接続として、例えば導電樹脂ペーストによるもの、Ａｕ−Ａｕ、Ａｕ−Ｓｎ、ハンダなどによる金属接合によるもの、絶縁樹脂の収縮力によるものなどの形態があり、そのいずれの形態を用いてもよい。これらの、いずれのフェースダウン実装方式を用いる場合にも、半導体チップと基板との間には、熱応力を低減して信頼性を向上させるために絶縁樹脂が封入されることが多く、それに加えて異方性導電材料は接着剤及び電気的導通を兼ねている。
基板５０における配線パターン５２の形成された面とは反対側の面であって、少なくとも異方性導電材料５４を設ける領域は、粗面となっていてもよい。すなわち、基板５０の表面を、その平坦性をなくすように荒らしてもよい。基板５０の表面は、サンドプラストを用いて機械的に、又はプラズマや紫外線等を用いて物理的に、エッチング材等を用いて化学的に荒らすことができる。これらにより、基板５０と異方性導電材料５４の接着面積が増大させたり、物理的・化学的な接着力を増大させたりして、両者をより強く接着することができる。
基板５０には、認識用の穴（図示しない）とその穴の上に形成される認識パターン（図示しない）とが設けられていてもよい。認識用の穴及び認識パターンによって、導電部材を穴５６に容易かつ確実に挿通させることができる。したがって、認識用の穴及び認識パターンは、基板５０における第１の半導体チップ１０の搭載領域を避けた領域に形成されるのが好ましい。認識用の穴の形状と大きさは限定されなく、認識パターンが認識できればよい。認識パターンは、認識用の穴をまたいで形成されてもよく、形状は限定されない。また、認識パターンは、基板５０における配線パターン５２の形成面であって認識用の穴の開口部に形成される。例えば、認識パターンは基板５０の面上に設定される二次元座標のうちＸ軸方向に延びる第１のパターンと、Ｙ軸方向に延びる第２のパターンから構成されてもよい。いずれにしても、認識パターンは、基板平面状において半導体チップ１０の位置を二次元的に把握できる構成であることが好ましい。なお、基板５０に光透過性がある場合は必ずしも穴５６は形成しなくてもよく、その場合には、認識パターンは基板５０を通して認識されることになる。ランド部、外部端子、配線パターンの一部又は全部を認識パターンとしてもよいし、穴又は印刷、レーザー加工等で形成されたマーク等を認識パターンとして利用してもよい。
本実施の形態によれば、第１及び第２の半導体チップ１０、２０を、片面に配線パターン５２が形成された基板５０の両面に、搭載することができる。したがって、両面に配線パターンが形成された基板に比べてコストと実装工程数を削減することができ、また、半導体装置の軽量化を図ることができる。ゆえに生産性に優れたマルチチップモジュールを開発することができる。
次に、本実施の形態に係る半導体装置の製造方法について説明する。
図２Ａ〜図３Ｂは導電部材の形成方法の一例として、半導体チップの電極へのバンプの形成方法を示す図である。詳しく言うと、第１のバンプ１４の形成方法を示す図である。導電部材は、第１の半導体チップ１０の電極１２と、配線パターン５２と、の間に形成される。導電部材は、電極１２上に予め形成されてもよいが、配線パターン５２上に形成されても構わない。本実施の形態において、第１の半導体チップの電極１２上に形成される第１から第３のバンプ１４、１６、１８は任意の数のバンプを示し、少なくとも一つのバンプに適用が可能である。
図２Ａにあるように、第１の半導体チップ１０における電極１２が形成された面の側に、キャピラリ３４を配置する。キャピラリ３４には、ワイヤなどの導電線３０が挿通されている。導電線３０は、金、金−スズ、ハンダ、銅又はアルミニウムなどで構成されることが多いが、導電性の材料であれば特に限定されない。導電線３０には、キャピラリ３４の外側にボール３２が形成されている。ボール３２は、導電線３０の先端に、例えば電気トーチによって高電圧の放電を行って形成される。
なお、本工程において、第１のバンプ１４を形成するための導電線３０と、第２のバンプ１６を形成する（図示しない）ための導電線３０とは別部材であっても同一部材であってもよい。すなわち、第１から第３のバンプ１４、１６、１８は、それぞれ導電性を有する部材であればよく、必要に応じて部材を選定しても構わない。
そして、キャピラリ３４をいずれか一つの電極１２の上方に配置して、ボール３２をいずれか一つの電極１２の上方に配置する。クランパ３６を開放して、キャピラリ３４を下降させて、電極１２にボール３２を押圧する。ボール３２を一定の圧力で押しつけて電極１２に圧着を行っている間に超音波振動や熱等を印加する。こうして、図１Ｂに示すように、導電線３０が電極１２にボンディングされる。
そして、クランパ３６を閉じて導電線３０を保持し、図１Ｃに示すように、キャピラリ３４及びクランパ３６を同時に上昇させる。こうして、導電線３０は、引きちぎられて、ボール３２を含む部分が電極１２上に残る。バンプ形成の必要がある電極１２が複数ある場合には、以上の工程を、複数の電極１２について繰り返して行うことができる。
なお、電極１２上に残った導電線３０の一部（ボール３２を含む）は、圧着されたボール３２上で導電線３０が引きちぎられたような、もしくはルーピングによる凸状になっていることが多い。
次に、図３Ａ及び図３Ｂに示す工程を行う。すなわち、図３Ａに示すように、電極１２上にボンディングされた導電線３０の一部（ボール３２を含む）が残された第１の半導体チップ１０を台４０の上に載せて、図３Ｂに示すように、押圧治具４２によって導電線３０の一部を押しつぶす。なお、本実施の形態では、複数の電極１２上に残された導電線３０の一部を同時に押しつぶすが、一つの電極１２ごとに導電線３０の一部を押しつぶしても良い（フラットニングの工程）。この工程では、ギャングボンディング用のボンダーや、シングルポイントボンディング用のボンダーを使用することができる。
こうして、図３Ｂに示すように、各電極１２上に第１のバンプ１４が形成される。第１のバンプ１４は押圧治具４２によってつぶされたことで上端面が平坦になっていることが好ましい。
第２のバンプ１６の形成方法は、電極１２上に予め第１のバンプ１４が形成されていることを除いて図２Ａ〜図３Ｂと同様である。第３のバンプは、電極１２上に第１及び第２のバンプ１４、１６が積層されて形成された上に形成される。第２及び第３のバンプ１６、１８は第１のバンプ１４に対して垂直に積層されることが好ましい。
本工程は第１の半導体チップ１０について述べたが、第２の半導体チップ２０の電極２２上に導電部材を形成してもよく、導電部材としてバンプ２４を形成してもよい。バンプ２４の形成方法は、本工程と同様とすることができる。図１ではバンプ２４は一つであるが必要があれば複数のバンプを積層させても構わない。
前述した半導体チップの実装方法に従って、第１のバンプ１４以外の、例えば第２のバンプ１６は、第１のバンプ１４とは異なる材料としてもよい。例えば、第１のバンプ１４を金、第２のバンプ１６を金−スズ、ハンダなどの金よりも低融点金属で形成すれば、第２のバンプ１６形成後のフラットニング工程は、溶融加熱によりウェットバック工程などを採用でき、工程の簡略化が図れる。さらに、バンプ自身をロウ材とした半導体チップの実装が行われることは言うまでもない。
また、本実施例では、ボンディングワイヤを用いたボールバンプの例について述べてきたが、バンプの形成方法としては従来から行われている、電解メッキ法、無電解メッキ法、ペースト印刷法、ボール載置法などや、それらを適宜に組み合わせた手法を用いてもよい。なお、配線パターン５２上にバンプが形成されてもよく、これを導電部材として用いることもできる。
図４は、本実施の形態に係る半導体装置の製造方法を示す図である。
第１の半導体チップ１０を基板５０に搭載する。詳しくは、第１の半導体チップ１０を、基板５０における配線パターン５２が形成された面とは反対側の面に、フェースダウンボンディングする。本工程において、フェースダウンボンディングの形態は問わない。基板５０に認識用の穴及び認識パターンが形成されているときは、認識用の穴及び認識パターンによって、第１の半導体チップ１０の基板５０における位置を認識して搭載してもよい。このときに、導電部材（第１から第３のバンプ１４、１６、１８）を、穴５６に挿通させて配線パターン５２と接続する。第１の半導体チップ１０を、基板５０の側に向かって加熱加圧及び超音波振動などを与えることによって、導電部材を配線パターン５２に電気的に接続させることができる。
第２の半導体チップ２０を、基板５０における配線パターン５２が形成された面に、フェースダウンボンディングする。すなわち、第２の半導体チップは、配線パターン５２において第１の半導体チップ１０とは反対側の面に搭載される。本工程においてフェースダウンボンディングの形態は問わない。第２の半導体チップ２０を、配線パターン５２を介して第１の半導体チップ１０とは対称な位置に搭載してもよい。言い換えると、電極２２（バンプ２４）と、第１の半導体チップ１０の電極１２（第１から第３のバンプ１４、１６、１８）とを、配線パターン５２を挟んで接続してもよい。すなわち、電極２２（バンプ２４）を、配線パターン５２の一部であって穴５６の上を通る領域に接続してもよい。全てのバンプが基板５０において対称の位置にあるほうが、第１の半導体チップ１０と第２の半導体チップ２０とのバランスがとれるため好都合である。
第１の半導体チップ１０と第２の半導体チップ２０とは、いずれか一方を基板５０に搭載した後にいずれか他方を搭載してもよい。この場合、半導体チップのバンプに確実に圧力が伝達し、接続を完全にするために第１の半導体チップ１０から搭載する方が好ましい。また、第１及び第２の半導体チップ１０、２０を同時に基板５０に搭載してもよい。同時に搭載することによって、基板５０を中心に第１及び第２の半導体チップ１０、２０が対称性を有してフェースダウボンディングされる。このため、穴５６に設けられた配線パターン５２の一部に、圧力が両方向から加わるので、配線パターン５２に余分なストレスが加わらず、かつ、半導体チップの搭載時間も半減することができる。
基板５０における第１の半導体チップ１０の搭載領域（穴５６を含む）と、基板５０における第２の半導体チップ２０の搭載領域と、にそれぞれ樹脂を設けてもよい。それぞれに設ける樹脂は、同一材料でも別材料であってもよい。本工程は、前述のフェースダウンボンディング工程の前後のどちらでもよい。本工程をフェースダウンボンディング工程後に行う場合には、第１及び第２の半導体チップ１０、２０と基板５０との隙間から樹脂を注入して行うことができる。本実施の形態ではそれぞれの樹脂はともに異方性導電材料５４である。本実施の形態においては、第１及び第２の半導体チップ１０、２０を、異方性導電材料５４に含まれる導電粒子を使用してフェースダウンボンディングするので、異方性導電材料５４を予め基板５０上に設けた後に、それぞれの半導体チップをフェースダウンボンディングする。その場合、半導体チップと基板の電気的な接続と、機械的な接続とが同時に達成され、工程時間短縮に有利である。
樹脂を設ける工程は、いずれか一方の領域に設けた後に、いずれか他方に設けてもよく、双方の領域に同時に設けてもよい。同時に設けた場合において、例えば、基板５０に形成された穴５６の一方の開口部が配線パターン５２によって塞がれていない場合に、結果的に基板５０の両面に樹脂を設けることになるので、効率的に樹脂を設けることができる。基板５０の両面に設けられた樹脂上に第１及び第２の半導体チップ１０、２０を同時に搭載してもよい。
本実施の形態に係る半導体装置の製造方法では、図４に示す製造装置が使用される。製造装置は、第１及び第２治具６０、６２を含む。
接着剤、異方性導電材料、合金もしくは金属接合などで半導体チップを接続する場合は、以下の方法を採用することができる。
第１及び第２治具６０、６２を、基板５０に樹脂を介して載置された第１及び第２の半導体チップ１０、２０における、基板５０とは反対側の位置に配置する。第１及び第２治具６０、６２は、第１及び第２の半導体チップ１０、２０の電極形成面とは反対側の面を加圧する面を有するとともに、各半導体チップに熱を伝達する加熱手段を備えてもよい。第１及び第２治具６０、６２自体がヒーターとなっていてもよい。また、治具を透明とし治具を通して光照射を行い、それによって加熱や硬化をさせるようにしてもよい。
第１及び第２治具６０、６２を、第１及び第２の半導体チップ１０、２０の電極形成面とは反対側の面に接触させ、各半導体チップを加熱するとともに基板５０に向けて加圧させてもよい。これによって、基板５０と第１及び第２の半導体チップ１０、２０との間に設けた樹脂の接着力を発現させると同時に、各半導体チップの電極１２、２２を配線パターン５２に電気的に接続させることができる。さらに、第１及び第２の半導体チップ１０、２０を同時に基板５０に搭載させることが可能であるので、少ない工程で半導体装置を製造することができるとともに、各半導体チップを対称に実装することができ最適な実装条件の下に半導体装置を製造することができる。なお、第１及び第２治具６０、６２を用いて第１及び第２の半導体チップ１０、２０を別々に加圧及び加熱させてもよい。第１及び第２治具６０、６２は基板５０に搭載する半導体チップの個数に応じて、複数用意してもよいし、一つの治具を繰り返して用いてもよい。
さらに、第１及び第２の半導体チップ１０、２０の電極１２、２２を配線パターン５２に電気的に接続する工程として、各半導体チップを押圧し、さらに超音波振動を与えてもよい。超音波振動によれば確実に電極１２、２２と配線パターン５２とを電気的に接続させることができる。また、基板５０上の樹脂に接着力を発現させる工程として、温度、光などのエネルギーを与えてもよい。例えば、樹脂が紫外線硬化型のものであれば、紫外線を与えることによって樹脂に接着力を発現させることができる。
（第２の実施の形態）
本実施の形態に係る半導体装置を図５に示す。半導体装置２は、第１及び第２の半導体チップ７０、８０と、基板５０と、を含む。
第１及び第２の半導体チップ７０、８０は、それぞれの外形の大きさが異なることを除いて、前述に記載の第１及び第２の半導体チップ１０、２０と同様の構成となっている。製造方法も前述と同様の方法が使用できる。図５では、第１の半導体チップ７０は第２の半導体チップ８０より小さいが、第１の半導体チップ７０の方が大きくてもよい。すなわち、いずれか一方の半導体チップの電極を、いずれか他方の半導体チップの電極を避けた配線パターン５２の平面的位置にボンディングすることによって、各半導体チップの大きさが異なっても、本発明を適用することができる。
（第３の実施の形態）
本実施の形態に係る半導体装置を図６に示す。本実施の形態に係る半導体装置は、第１及び第２の半導体チップ１０、２０と、基板５０と、複数の外部端子９０と、を含む。
複数の外部端子９０は、配線パターン５２における基板５０を向く面と、その反対側の面とのいずれか一方の面に設けられる。基板５０には、複数の貫通孔９２が形成されてもよい。この場合において、配線パターン５２の一部は、基板５０における貫通孔９２の上を通って形成されている。外部端子９０が配線パターン５２における基板５０を向く面に設けられる場合において、外部端子９０は、貫通孔９２を介して基板５０における配線パターン５２が形成された面とは反対側から突出する。すなわち、外部端子９０は、配線パターン５２における貫通孔９２から露出する領域に設けられてもよい。
基板５０における外部端子９０の突出する側の面に搭載された半導体チップ（図６においては第１の半導体チップ１０）の搭載領域を避けて、外部端子９０は設けられる。例えば、第１及び第２の半導体チップ１０、２０が基板５０の中央に搭載された場合に、その外側に配線パターン５２の一部を引き出して外部端子９０を設けてもよい。これによって、第１及び第２の半導体チップ１０、２０の外形の大きさが異なる場合であっても、基板５０の平面を効率良く用いて外部端子９０を設けることができる。少なくとも外部端子９０の形成されている側の半導体チップ（図６では第１の半導体チップ１０）は、外部端子９０と干渉しないように、外部端子９０の形成された高さよりも薄く研削されていることが好ましい。
図６における半導体装置は、第１及び第２の半導体チップ１０、２０の搭載領域外のみに外部端子９０が設けられたＦＡＮ−ＯＵＴ型の半導体装置と称すことができる。同図において各半導体チップの外形の大きさは等しいが、本実施の形態はこれに限定するものではなく、大きさが異なっていてもよい。これは、以下の実施の形態にも当てはまる。
配線パターン５２の外部端子９０を設ける部分はランド部となっていてもよい。配線パターン５２の表面の露出する領域には保護層（図示しない）が形成されていてもよい。保護層は、ソルダレジストなどの絶縁部材であることが好ましく、特に配線パターン５２の表面を覆って保護するようになっている。外部端子９０はハンダで形成してもよく、ハンダ以外の金属や導電性樹脂などやそれらを組み合わせたものから形成してもよい。
本実施の形態の変形例に係る半導体装置を図７〜図９に示す。図７及び図９は、基板５０が平面的に拡げられた状態での半導体装置を示す。図８は、図７に示す半導体装置において、基板５０が屈曲した状態での半導体装置を示す図である。
基板５０は、屈曲可能な部材（例えば、一般的なフレキシブル基板）であればよく、それ以外の構成は前述の通りである。複数の外部端子９０の形態は前述の通りである。図７に示すように、基板５０が矩形である場合には、例えば、基板５０の一方の端部に外部端子９０の形成領域を設け、他方の端部に少なくとも１つずつの第１及び第２の半導体チップ１０、２０の搭載領域を設ける。そして、図８に示すように、基板５０を、第１及び第２の半導体チップ１０、２０と、外部端子９０と、を対向させるように屈曲させて半導体装置４を得ることができる。基板５０を屈曲したことによって、基板５０に囲まれた一方の半導体チップ（図８では第２の半導体チップ２０）における電極を有する面とは反対側の面と、その面に対向する基板５０との間は、接着剤５８で固定されてもよい。接着剤５８は、ハンダ耐熱性を有し、外部端子９０に加わる応力を低減するために、軟らかい樹脂、例えばシリコーン系やポリイミド系、エポキシ系樹脂が好ましい。
第１及び第２の半導体チップ１０、２０は、少なくとも一つずつ設けられていればよい。図７に示すように、第１及び第２の半導体チップ１０、２０が平面的に重なる位置に１つずつ搭載されてもよい。あるいは、図９に示すように、第１及び第２の半導体チップ１０、２０が平面的に重なる位置に１つずつ搭載され、さらに、基板５０における外部端子９０が突出する側とは反対側にいずれかの半導体チップ（図９では第２の半導体チップ２０）が搭載されてもよい。図９に示す例では、基板５０が、配線パターン５２の面で谷折りとして屈曲されることで、複数の半導体チップ（第２の半導体チップ２０）が積み重ねられる。この場合に、第２の半導体チップ２０における基板５０とは反対の面同士を、接着又は機械的に固定する。これによって、半導体装置の平面面積を無駄に増大させることなく、効率よく半導体チップを搭載することができる。
図８は、平面的には、外部端子９０が第１及び第２の半導体チップ１０、２０の搭載領域内のみに設けられたＦＡＮ−ＩＮ型の半導体装置となっている。これによれば、基板５０が屈曲してそれぞれの半導体チップ１０、２０が積み重ねられているので、半導体装置の平面の面積を小さくすることができる。なお、基板５０に搭載される第１及び第２の半導体チップ１０、２０は、それぞれ複数であってもよい。
さらに外部端子９０を積極的に形成しないで、配線パターン５２の貫通孔９２から露出した部分をそのままランドとして、いわゆるＬＧＡ（Land Grid Array）型の半導体装置としてもよい。これによって、外部端子の形成コストを削減することができる。
また、配線パターン５２における基板５０とは反対側を向く面の例えばランド部に外部端子９０を形成してもよく、この場合は貫通孔９２を形成しなくてもよく、基板５０を屈曲させる方向は図８とは逆となる。この場合も前述のようにＬＧＡ型の半導体装置としてもよい。この場合に、配線パターン５２のショートを防止するために、ランド以外にレジストなどを塗布することが好ましい。
（第４の実施の形態）
本実施の形態に係る半導体装置を図１０に示す。図１０は、屈曲可能な基板５０（フレキシブル基板）が屈曲される前の半導体装置を示す図である。本実施の形態に係る半導体装置は、第１及び第２の半導体チップ１０、２０と基板５０とを含む。
本実施の形態に係る半導体装置において、配線パターン５２は屈曲部５３を有する。屈曲部５３の形態は問わないが、基板５０の平面から突出している形態であってもよい。屈曲部５３に対応する基板５０の領域には貫通孔９２が形成されていてもよい。これにより、例えば凸部の形状を有する治具を、貫通孔９２に通して凸状の屈曲部５３を形成することができる。図１０では、基板５０における配線パターン５２を向く向きと同一方向に屈曲部５３が突出しているが、貫通孔９２を介して基板５０における配線パターン５２が形成された面とは反対側に向かって突出しても構わない。屈曲部５３を設けることによって、前述の外部端子９０と同様な機能を有する半導体装置を得ることができる。本実施の形態に係る半導体装置は、前述の外部端子９０の代わりに、これと同様の機能を有する配線パターン５２における屈曲部５３を含むので、外部端子９０を有する全ての実施の形態に適用することが可能である。
屈曲部５３以外の部分において配線パターン５２はレジストなどで覆われているほうが好ましい。
さらに、屈曲部５３中に軟らかい樹脂が充填してあってもよい。このように外部端子を屈曲部５３とすれば、外部端子の形成工程、コストが削減でき、さらにハンダ等よりも硬い銅箔等を外部端子とすることができるのでマザーボード実装時に、実装後の温度サイクル信頼性がさらに向上する。
（第５の実施の形態）
本実施の形態に係る半導体装置を図１１及び図１２に示す。図１１及び図１２は、基板１００が平面的に拡げられた状態での半導体装置を示す図である。
本実施の形態に示す半導体装置は、外部端子９０の領域から、複数方向（２方向、３方向又は４方向）に、第１又は第２の半導体チップ１０、２０の少なくともいずれか１つの搭載領域を有する基板の一部が延出されている。そして、複数方向に延出された基板の一部が、外部端子９０の領域に平面的に重ねられて、積層構造の半導体装置が製造される。
図１１に示す例では、複数の屈曲可能な基板１００、１１０（例えば、一般的なフレキシブル基板）が一部において接続されている。図１１に示す半導体装置は、複数の基板１００、１１０と、複数の第１及び第２の半導体チップ１０、２０と、を含む。半導体装置は、図７における半導体装置を組合わせたものであってもよい。基板１００、１１０は、一方の端部に第１及び第２の半導体チップ１０、２０が搭載され、他方の端部に外部端子９０を設ける領域（配線パターン同士を接続する領域を含む）が形成され、前記他方の端部が平面的に重ねられている。図示する例では、２つの基板１００、１１０が一部において重ねられているが、３つ又は４つの基板を互いに重ね合わせてもよい。基板１００、１１０は前述の基板５０と同様の構成とすることができる。
各基板に形成されたそれぞれの配線パターン１０２、１１２は、その一部が対向して直接的に接続されてもよい。いずれか一方の配線パターン１０２上に設けられた外部端子９０は、いずれか他方における配線パターン１１２と電気的に導通されていればよい。各配線パターン１０２、１１２の接続は、超音波振動印加や、加熱加圧印加などによる方式が簡便であるが、方式は特に問わない。例えば、一対の配線パターン１０２、１１２の一部同士が接続された領域におけるいずれか一方の配線パターン上に外部端子９０を設けてもよい。すなわち、同一外部端子配列を用いて複数の基板上に搭載された複数の半導体チップをコントロールできればよく、基板間における接続の形態、及び外部端子９０における形成の形態は問わない。
外部端子９０の代わりに屈曲部５３を一部に有する配線パターン５２を用いてもよい。この場合において、配線パターン５２の屈曲部５３を突出させたい方向に、対向する各配線パターン１０２、１１２を接続させたまま屈曲させ、基板の表面から突出させて外部端子としてもよい。
なお、基板は複数であればよく、接続する基板１００、１１０の配置は問わない。また、一対の第１及び第２の半導体チップ１０、２０が少なくとも一つあればよく、例えば、いずれか一方の基板に第１及び第２の半導体チップ１０、２０が搭載され、いずれか他方の基板に第１又は第２の半導体チップ１０、２０のいずれか一方のみが搭載された形態であってもよい。
上述の例とは別に、図１２に示すように、１つの基板１００において、外部端子９０の領域から複数方向に基板１００の一部が延出されてもよい。例えば、基板１００は、外部端子９０の領域を有し、その領域から上下左右の４方向における、少なくともいずれか２方向に一部が延出される。そして、延出された基板１００の一部が、外部端子９０の領域に平面的に重ねられる。これによれば、屈曲する前において、外部端子９０の領域の厚みを、基板１つ分の厚さに抑えることができるので、半導体装置の小型化、軽量化が図れる。
図１３は、複数の基板を接続する場合における、各配線パターンの接続形態の変形例を示したものであり、各配線パターン間の接続部分を示した半導体装置の一部を示す図である。本実施の形態の変形例では複数の基板１００、１１０を含み、基板１００における配線パターン１０２の形成面と、基板１１０における配線パターン１１２の形成面とは、同一方向を向いて接続される。
各配線パターン１０２、１１２は、少なくとも一つの基板に形成された複数の貫通孔９２を介して互いに接続されてもよい。詳しく言うと、それぞれの配線パターンのうちいずれか一方の配線パターンが、貫通孔９２の内側において、いずれか他方に向かって、屈曲して接続されてもよい。この場合に、いずれか他方が、いずれか一方の配線パターンの屈曲形状に伴って屈曲してもよい。接続は、超音波振動印加や、加熱加圧印加などによる方式が簡便であるが、方式は特に問わない。また、貫通孔９２内で接続された双方の配線パターン１０２、１１２が、外部端子となるために最も外側に位置する基板の貫通孔の開口部から突出してもよい。この場合、貫通孔９２の内側にハンダなどのロウ材や導電ペーストなどを充填して電気的な接続を確保しておけば、屈曲はともなわなくてもよい。貫通孔９２は、それぞれの基板１００、１１０が平面的に重なった領域であって各基板１００、１１０を貫通するように形成されてもよいが、各配線パターンが接続される形態であれば、貫通孔９２は少なくとも一つの基板に形成されてもよい。なお、基板は複数であればよく、それぞれの基板の接続の配置は問わない。
本実施の形態によれば、複数の基板１００、１１０が接続されてなる基板を用いてもよく、これにより多くの半導体チップを搭載することができる。ゆえに生産性に優れたマルチチップモジュールを開発することができる。
（第６の実施の形態）
本実施の形態に係る半導体装置を図１４に示す。図１４に記載の半導体装置５は、第１の半導体チップ１０と、第２の半導体チップ２０と、基板５０と、を含む。
本実施に形態では、第１及び第２の半導体チップ１０、２０のいずれか一方がフェースダウンボンディングされ、いずれか他方がワイヤボンディングによって実装されている。同図では、第２の半導体チップ２０の側において電極２２と配線パターン５２とがワイヤボンディングされている。本実施の形態においても、第１及び第２の半導体チップ１０、２０はそれぞれ複数であってもよく、例えば基板５０における一方の側において、いずれか一つの半導体チップをフェースダウンボンディング接続して、いずれか一つの半導体チップをワイヤボンディング接続してもよい。
第１の半導体チップ１０及び基板５０は前述に記載の通りである。図１４では、第２の半導体チップ２０における複数の電極２２と、配線パターン５２とは、ワイヤ１２４によって電気的に接続されている。ワイヤ１２４は前述の導電線３０であってもよい。接続方法は、電極２２と配線パターン５２とのいずれか一方からいずれか他方に接続すればよく、前述の記載の通りである。ワイヤ１２４と配線パターン５２との接続部は、穴５６上の配線パターン５２の一部（ランド部）であってもよいが、第２の半導体チップ２０の側でワイヤボンディングを行う場合は、穴５６を避けた配線パターン５２に接続してもよい。
第２の半導体チップ２０をフェースダウンボンディングし、第１の半導体チップ１０においてワイヤボンディングを用いてもよい。すなわち、ワイヤを穴５６の内側に露出する配線パターン５２の一部（ランド部）と接続させてもよい。
いずれにせよ本実施の形態を適用した場合でも、第１及び第２の半導体チップ１０、２０を、片面に配線パターン５２が形成された基板５０の両面に、搭載することができる。したがって、両面に配線パターンが形成された基板に比べてコストと実装工程数を削減することができ、また、半導体装置の軽量化を図ることができる。ゆえに生産性に優れたマルチチップモジュールを開発することができる。
なお、ワイヤボンディングを用いる側の半導体チップ２０の周囲は樹脂１２６で封止することが一般的である。樹脂１２６によって半導体チップ２０を外部環境から保護することができる。また、半導体チップ２０と基板５０との間にはダイボンディング材（図示しない。図１５参照。）によって接着してからワイヤボンディング工程を行うことが好ましい。
図１５に本実施の形態の変形例に係る半導体装置を示す。半導体装置６は、第１及び第２の半導体チップ１０、２０と、基板５０と、を含む。
同図においては、第１及び第２の半導体チップ１０、２０の両方がワイヤボンディングによって電気的接続が図られている。第１の半導体チップ１０の電極に接続されたワイヤ１３４は穴５６から露出する配線パターン５２の一部（ランド部）に接続される。すなわち、同図においてワイヤ１３４を前述の導電部材としてもよい。なお、第１及び第２の半導体チップ１０、２０の大きさは異なってもよく。それぞれのワイヤ１２４、１３４と配線パターン５２との接続部は、平面的に重なってもよく、異なっていてもよい。
半導体装置６の製造方法として、いずれか一方に搭載した半導体チップをワイヤボンディングした後に周囲を樹脂によって封止し、その後にいずれか他方において同様に行ってもよい。これによって、既存の製造装置を用いて半導体装置を製造することができる。
なお、図１４及び図１５において、さらに外部端子（図示しない）を形成してもよい。外部端子は前述又は後述の形態及び構造であってもよい。したがって、例えば基板５０のいずれか一方の面であって、半導体チップの搭載領域を避けて、配線パターン５２と電気的導通を有する外部端子を突出させてもよい。いずれにしても、外部端子を形成する場合は、配線パターン５２と電気的導通を有する端子を表面に露出させればよい。
前述の実施の形態では、外部端子９０又は屈曲部５３を一部に有する配線パターン５２を備える半導体装置について述べてきたが、基板５０の一部を延出し、そこから外部接続を図るようにしてもよい。基板５０の一部をコネクタのリードとしたり、コネクタを基板５０上に実装してもよい。
さらに、積極的に外部端子９０を形成せずマザーボード実装時にマザーボード側に塗布されるハンダクリームを利用し、その溶融時の表面張力で結果的に外部端子を形成してもよい。その半導体装置は、いわゆるランドグリッドアレイ型の半導体装置である。
上述の実施の形態に示した内容は、他の実施の形態においても可能な限り適用することができる。
図１６には、本実施の形態に係る半導体装置４を実装した回路基板２００が示されている。回路基板２００には例えばガラスエポキシ基板等の有機系基板を用いることが一般的である。回路基板２００には例えば銅などからなる配線パターン２１０が所望の回路となるように形成されていて、それらの配線パターンと半導体装置４の外部端子９０とを機械的に接続することでそれらの電気的導通を図る。
そして、本発明を適用した半導体装置を有する電子機器として、図１７にはノート型パーソナルコンピュータ１０００、図１８には携帯電話２０００が示されている。
なお、上記発明の構成要件で「半導体チップ」を「電子素子」に置き換えて、半導体チップと同様に電子素子（能動素子か受動素子かを問わない）を、基板に実装して電子部品を製造することもできる。このような電子素子を使用して製造される電子部品として、例えば、光素子、抵抗器、コンデンサ、コイル、発振器、フィルタ、温度センサ、サーミスタ、バリスタ、ボリューム又はヒューズなどがある。
さらに、前述した全ての実装の形態は、半導体チップとその他の上記のような電子素子とが基板上で混載実装される半導体装置（実装モジュール）であってもよい。
Claims (31)
- 複数の穴が形成され、配線パターンが一方の面に形成されるとともに、前記配線パターンの一部が前記穴と重なるように形成されてなる少なくとも一つの基板と、
複数の電極を有し、前記基板の他方の面に載置された少なくとも一つの第１の半導体チップと、
複数の電極を有し、前記一方の面に載置された少なくとも一つの第２の半導体チップと、
前記穴内に配置され、前記第１の半導体チップの前記電極と前記配線パターンとを電気的に接続するための導電部材と、
を含む半導体装置。 - 請求項１記載の半導体装置において、
前記第１の半導体チップと前記第２の半導体チップは、平面的な重なり部を有する半導体装置。 - 請求項１又は請求項２記載の半導体装置において、
前記第１及び第２の半導体チップの少なくとも一方の前記電極と、前記配線パターンと、がワイヤボンディングで接続された半導体装置。 - 請求項１又は請求項２記載の半導体装置において、
前記第１及び第２の半導体チップの少なくとも一方がフェースダウンボンディングされた半導体装置。 - 請求項１記載の半導体装置において、
前記第１及び第２の半導体チップはフェースダウンボンディングされており、
前記第１の半導体チップの前記電極は、前記穴に向けて配置された半導体装置。 - 請求項５記載の半導体装置において、
前記基板と前記第１の半導体チップとの間に樹脂が設けられた半導体装置。 - 請求項５記載の半導体装置において、
前記基板と前記第２の半導体チップとの間に樹脂が設けられた半導体装置。 - 請求項６記載の半導体装置において、
前記樹脂は、導電粒子が含まれた異方性導電材料である半導体装置。 - 請求項５記載の半導体装置において、
前記基板は複数設けられ、いずれか一対の前記基板のそれぞれの前記配線パターンの一部同士が対向するように配置され、前記配線パターン同士が電気的に接続された半導体装置。 - 請求項５記載の半導体装置において、
前記基板が屈曲されてなる半導体装置。 - 請求項１０記載の半導体装置において、
前記第１の半導体チップと前記第２の半導体チップとの少なくともいずれか一方は複数設けられ、
複数設けられた前記一方の各半導体チップが積み重ねられてなる半導体装置。 - 請求項５から請求項１１のいずれかに記載の半導体装置において、
前記導電部材は積層された複数のバンプである半導体装置。 - 請求項５から請求項１１のいずれかに記載の半導体装置において、
前記第１の半導体チップの外形は、前記第２の半導体チップの外形と等しい半導体装置。 - 請求項１３記載の半導体装置において、
前記第２の半導体チップは、前記第１の半導体チップに対してミラー対称の回路構造を有する半導体装置。 - 請求項５から請求項１１のいずれかに記載の半導体装置において、
前記第２の半導体チップの電極は、前記穴の上で前記配線パターンと接続された半導体装置。 - 請求項５から請求項１１のいずれかに記載の半導体装置において、
前記第２の半導体チップの電極は、前記穴の上を避けた位置で前記配線パターンと接続された半導体装置。 - 請求項１０記載の半導体装置において、
前記基板の前記第１及び第２の半導体チップが載置された領域以外の領域に、前記第１及び第２の半導体チップと電気的に接続された複数の外部端子が形成された半導体装置。 - 請求項９記載の半導体装置において、
複数の外部端子が、前記第１及び第２の半導体チップのうち少なくとも一方を載置する領域を避けて、前記配線パターン上に形成された半導体装置。 - 請求項１８記載の半導体装置において、
前記外部端子が、前記一対の配線パターンの一部同士が接続された領域におけるいずれか一方の前記配線パターン上に設けられた半導体装置。 - 請求項１７から請求項１９のいずれかに記載の半導体装置において、
前記基板には複数の貫通孔が形成されており、
前記配線パターンの一部は前記貫通孔上を通り、
前記外部端子は、前記貫通孔を介して、前記基板の前記第１の半導体チップの側から突出した半導体装置。 - 請求項１、２、５、６、７、８、９、１０、１１、１７、１８、１９のいずれかに記載の半導体装置が載置された回路基板。
- 請求項１、２、５、６、７、８、９、１０、１１、１７、１８、１９のいずれかに記載の半導体装置を有する電子機器。
- 複数の穴と、一方の面に形成され、一部が前記穴の上を通る配線パターンとを有する基板における他方の面に、第１の半導体チップを載置する工程と、
第２の半導体チップを、前記基板における前記配線パターンの形成面に載置する工程と、
を含み、
前記第１の半導体チップを載置する工程で、
前記第１の半導体チップの電極を前記穴に向けて配置し、前記穴の内側に設けられた導電部材を介して、前記電極と前記配線パターンとを電気的に接続する半導体装置の製造方法。 - 請求項２３記載の半導体装置の製造方法において、
前記導電部材は少なくとも一つのバンプであり、
前記バンプを前記第１の半導体チップの電極に予め設ける工程をさらに含む半導体装置の製造方法。 - 請求項２３記載の半導体装置の製造方法において、
前記基板における前記第１の半導体チップを載置する領域に、樹脂を設ける工程をさらに含む半導体装置の製造方法。 - 請求項２５記載の半導体装置の製造方法において、
前記基板における前記第２の半導体チップを載置する領域に、樹脂を設ける工程をさらに含む半導体装置の製造方法。 - 請求項２６記載の半導体装置の製造方法において、
前記基板と前記第１の半導体チップの間と、前記基板と前記第２の半導体チップの間とに、それぞれ前記樹脂を設ける工程を同時に行う半導体装置の製造方法。 - 請求項２５記載の半導体装置の製造方法において、
前記樹脂を設ける工程後に、前記第１及び第２の半導体チップを前記基板に載置して、それぞれの前記第１及び第２の半導体チップにおける前記基板を向く側の面とは反対側の面を、加圧及び加熱する工程を含む半導体装置の製造方法。 - 請求項２３から請求項２８のいずれかに記載の半導体装置の製造方法において、
前記第２の半導体チップは、前記第１の半導体チップに対してミラー対称の回路構造を有する半導体装置の製造方法。 - 請求項２３から請求項２８のいずれかに記載の半導体装置の製造方法において、
前記第２の半導体チップの電極を、前記穴の上で前記配線パターンと接続する半導体装置の製造方法。 - 請求項２３から請求項２８のいずれかに記載の半導体装置の製造方法において、
前記第２の半導体チップの電極を、前記穴の上を避けた位置で前記配線パターンと接続する半導体装置の製造方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11-281423 | 1999-10-01 | ||
| JP28142399 | 1999-10-01 | ||
| PCT/JP2000/006769 WO2001026155A1 (fr) | 1999-10-01 | 2000-09-29 | Dispositif a semi-conducteur, procede et dispositif permettant d'obtenir ce dernier, carte de circuit imprime et equipement electronique |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2001026155A1 JPWO2001026155A1 (ja) | 2003-04-22 |
| JP3633559B2 true JP3633559B2 (ja) | 2005-03-30 |
Family
ID=17638966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001529023A Expired - Fee Related JP3633559B2 (ja) | 1999-10-01 | 2000-09-29 | 半導体装置及びその製造方法、回路基板並びに電子機器 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6489687B1 (ja) |
| JP (1) | JP3633559B2 (ja) |
| KR (1) | KR100459971B1 (ja) |
| CN (1) | CN1199269C (ja) |
| TW (1) | TW473950B (ja) |
| WO (1) | WO2001026155A1 (ja) |
Families Citing this family (89)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6205654B1 (en) | 1992-12-11 | 2001-03-27 | Staktek Group L.P. | Method of manufacturing a surface mount package |
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- 2000-09-29 CN CNB00803317XA patent/CN1199269C/zh not_active Expired - Fee Related
- 2000-09-29 JP JP2001529023A patent/JP3633559B2/ja not_active Expired - Fee Related
- 2000-09-29 WO PCT/JP2000/006769 patent/WO2001026155A1/ja not_active Ceased
- 2000-09-29 KR KR10-2001-7006723A patent/KR100459971B1/ko not_active Expired - Fee Related
- 2000-09-29 US US09/856,923 patent/US6489687B1/en not_active Expired - Fee Related
- 2000-09-29 TW TW089120284A patent/TW473950B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010099816A (ko) | 2001-11-09 |
| WO2001026155A1 (fr) | 2001-04-12 |
| CN1199269C (zh) | 2005-04-27 |
| TW473950B (en) | 2002-01-21 |
| US6489687B1 (en) | 2002-12-03 |
| CN1339176A (zh) | 2002-03-06 |
| KR100459971B1 (ko) | 2004-12-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20040329 |
|
| A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20040517 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040525 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040722 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040914 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041109 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041207 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041220 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090107 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100107 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110107 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110107 Year of fee payment: 6 |
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