JP5527806B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関し、特に、複数の半導体パッケージを積層して構成される半導体装置の製造方法に関する。
従来の半導体パッケージとして、フレキシブルインターポーザー基板に半導体チップを搭載し、その半導体チップを覆うようにフレキシブルインターポーザー基板を折り曲げて構成されたものがある(例えば、特許文献1参照)。この半導体パッケージは、同様の構成を持つ他の半導体パッケージと積層して単一の半導体装置を構成することができる。
また、従来の半導体装置として、フレキシブル基板の同一面に2つの半導体素子を搭載し、フレキシブル基板を折り曲げて、2つの半導体素子を背中合わせに重ねたものもある(例えば、特許文献2参照)。
一方、基板に半導体チップを実装する方法として、異方性導電膜を用いる方法がある(例えば、特許文献3参照)。
また、基板に半導体装置を実装する方法として、一方の電極パッドに微細な凸部を、他方の電極パッドに微細な凹部を形成する方法がある(例えば、特許文献4参照)。
特開2004−146751号公報 特開2004−128418号公報 特開2003−124258号公報 特開2005−26492号公報
市販の半導体パッケージを用い、複数の半導体パッケージが積層された半導体装置を製造する方法が求められている。
特許文献1に記載された半導体装置は、特別な構造を有する半導体パッケージを積層するものである。また、この半導体装置では、積層された半導体パッケージ間の接続に半田バンプが用いられているため、積層方向に厚みがある。
また、特許文献2に記載された半導体装置は、複数の半導体素子を積層するものであるが、市販の半導体パッケージを積層することについては全く開示していない。
さらに、特許文献3及び4は、半導体チップ又は半導体装置の基板への実装方法を開示してはいるが、市販の半導体パッケージを積層することについては全く開示していない。
本発明は、市販の半導体パッケージを複数積層した半導体装置を製造する方法を提供しようとするものである。
本発明の一側面に係る半導体装置の製造方法は、表面側に形成された第1の接続パッドと、裏面側に形成された第2の接続パッドと、前記第1の接続パッド及び前記第2の接続パッドが形成された領域を覆う熱可塑性樹脂膜又は異方性導電膜と、を備えたフレキシブルプリント配線板と、裏面側に第3の接続パッドを備えた半導体パッケージとを用意し、前記第3の接続パッドが前記第1の接続パッドに接続されるように、前記半導体パッケージを前記フレキシブルプリント配線板の前記表面側に実装し、その後、前記第2の接続パッドが、前記半導体パッケージの表面の上方で、当該半導体パッケージの表面と同一方向を向くように、前記フレキシブルプリント配線板を加熱しつつ折り曲げる、ことを特徴とする。
熱可塑性樹脂膜又は異方性導電膜を備えたフレキシブルプリント配線板に半導体パッケージを実装することで、他の半導体パッケージとの積層を可能にする。
(a)は、本発明の第1の実施の形態に係る半導体装置の製造方法に用いられる第1の半導体パッケージの構成を示す概略図、(b)は、半田ボールが除去された状態の第1の半導体パッケージの概略図、(c)は、半田ボールが除去された接続パッドに微小バンプが形成された状態の第1の半導体パッケージの概略図である。 (a)は、本発明の第1の実施の形態に係る半導体装置の製造方法に用いられる第2の半導体パッケージの構成を示す概略図、(b)は、半田ボールが除去された状態の第2の半導体パッケージの概略図、(c)は、半田ボールが除去された接続パッドに微小バンプが形成された状態の第2の半導体パッケージの概略図である。 図1又は図2の一点鎖線円内の拡大図である。 本発明の第1の実施の形態に係る半導体装置の製造方法に用いられるフレキシブルプリント配線板の構成を示す概略図である。 (a)は、図4のフレキシブルプリント配線板に図1(c)の第1の半導体パッケージを搭載した状態を示す図、(b)は、フレキシブルプリント配線板を折り曲げ始めた状態を示す図、(c)は、フレキシブルプリント配線板を折り曲げ終えた状態を示す図である。 図5(c)の折り曲げられたフレキシブルプリント配線板に図2(c)の第2の半導体パッケージを搭載した状態を示す図である。 (a)は、本発明の第2の実施の形態に係る半導体装置の製造方法に用いられる第1の半導体パッケージの構成を示す概略図、(b)は、半田ボールが除去された状態の第1の半導体パッケージの概略図である。 (a)は、本発明の第2の実施の形態に係る半導体装置の製造方法に用いられる第2の半導体パッケージの構成を示す概略図、(b)は、半田ボールが除去された状態の第2の半導体パッケージの概略図である。 本発明の第2の実施の形態に係る半導体装置の製造方法に用いられるフレキシブルプリント配線板の構成を示す概略図である。 (a)は、図9のフレキシブルプリント配線板に図7(b)の第1の半導体パッケージを搭載した状態を示す図、(b)は、フレキシブルプリント配線板を折り曲げ始めた状態を示す図、(c)は、フレキシブルプリント配線板を折り曲げ終えた状態を示す図である。 図10(c)の折り曲げられたフレキシブルプリント配線板に図8(b)の第2の半導体パッケージを搭載した状態を示す図である。
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
図1乃至図6を参照して、本発明の第1の実施の形態に係る半導体装置の製造方法について説明する。ここでは、市販のBGA(Ball Grid Array)型の半導体パッケージを複数用意し、インターポーザーとなるフレキシブルプリント配線板(FPC)を用いて積層する。
まず、BGA型の半導体パッケージを複数(ここでは第1及び第2の2個)用意する。BGA型の半導体パッケージとして、CSP(Chip Size Package)と呼ばれるものが使用できる。
図1(a)及び図2(a)に、第1及び第2のBGA型の半導体パッケージ10,20の概略構成図をそれぞれ示す。図示のように、第1及び第2のBGA型の半導体パッケージ10,20は、半導体チップ(図示しない)を内蔵するパッケージ本体11,21と、その一面に形成された接続パッド(第3及び第4の接続バッド)12,22と、接続パッド12,22上に形成された半田ボール13,23とを有している。
次に、図1(b)及び図2(b)に示すように、半導体パッケージ10,20の半田ボール13,23を除去し、それぞれ接続パッド12,22を露出させる。そして、図1(c)及び図2(c)に示すように、露出させた接続パッド12,22の表面に、例えば、金(Au)からなる微小なバンプ(スタッドバンプ)14,24をバンプボンダーを用いて形成し、第1及び第2の半田パッケージ10−1,20−1とする。
図3に、接続パッド12又は22上に形成されたスタッドバンプ14,24の拡大図を示す。図3に示すように、接続パッド12,22の各々には、複数のスタッドバンプ14,24が形成されている。つまり、スタッドバンプ14,24の大きさは、各接続パッド12,22上に複数形成することができる程度の大きさである。換言すると、各スタッドバンプ14,24が占有する面積は、各接続パッド12,22の占有面積よりも小さい。
次に、スタッドバンプ14が形成された第1の半導体パッケージ10−1を、図4に示す構成のフレキシブルプリント配線板40に実装する。
図4のフレキシブルプリント配線板40は、絶縁層(図示せず)と配線層(図示せず)とを含む基板部41と、その表面側に形成された第1の接続パッド42と、裏面側(図の両サイド)に形成された第2の接続パッド43と、同じく裏面側(図の中央部)に形成された外部接続用接続パッド44とを有している。第1の接続パッド42、第2の接続パッド43及び外部接続用接続パッド44は、基板部41に含まれる配線層に接続されている。
また、フレキシブルプリント配線板40は、その表面側を覆う表面側熱可塑性樹脂膜45と、裏面側の少なくとも第2の接続パッド43が形成されている領域を覆う裏面側熱可塑性樹脂膜46とを有している。
図5(a)に、フレキシブルプリント配線板40に第1の半導体パッケージ10−1を実装した状態を示す。実装の際、第1の半導体パッケージ10−1は、スタッドバンプ14が形成された接続パッド12が、第1の接続パッド42に、一対一で接続されるように位置合わせされる。
実装には、第1の半導体パッケージ10−1を取り扱うことが可能な半導体マウンターを用いることができる。半導体マウンターにより、半導体パッケージ10−1を加熱しつつフレキシブルプリント配線板40に押し付けることで、第1の半導体パッケージ10−1の接続パッド12とフレキシブルプリント配線板40の第1の接続パッド42との間をスタッドバンプ14により接続する。このとき、表面側熱可塑性樹脂膜45は、半導体パッケージ10−1からの熱により接着性を示すようになり、第1の半導体パッケージ10−1の下面に貼り付く。つまり、表面側熱可塑性樹脂膜45は、加熱により接着性を示し、第1の半導体パッケージ10−1とフレキシブルプリント配線板40との間を接着する。
次に、第1の半導体パッケージ10−1を実装したフレキシブルプリント配線板40をヒーターステージ(図示せず)上に固定する。そして、フレキシブルプリント配線板40を加熱しながら折り曲げる。具体的には、図5(b)及び図5(c)に示すように、フレキシブルプリント配線板40を、第1の半導体パッケージ10−1の外形に沿って折り曲げ、半導体パッケージ10−1をフレキシブルプリント配線板40で包みこむ。このときもまた、表面側熱可塑性樹脂膜45は、ヒーターステージからの加熱により接着性を示し、第1の半導体パッケージ10−1の側面から上面にかけて貼り付く。その結果、フレキシブルプリント配線板40の第2の接続パッド43は、半導体パッケージ10−1の上方に位置する。また、その向きは、第1の接続パッド42と同じく、図の上方となる。
次に、半導体マウンターを用いて、図6に示すように、第2の半導体パッケージ20−1をフレキシブルプリント配線板40に搭載する。このとき、第2の半導体パッケージ20−1の接続パッド22とフレキシブルプリント配線板40の第2の接続パッド43とが1対1で接続されるように位置調整する。第1の半導体パッケージ10−1をフレキシブルプリント配線板40に搭載したときと同じように、第2の半導体パッケージ20−1を加熱することにより、第2の半導体パッケージ20−1の接続パッド22とフレキシブルプリント配線板40の第2の接続パッド43との間がスタッドバンプ24により接続される。また、第2の半導体パッケージ20−1とフレキシブルプリント配線板40との間が、裏面側熱可塑性樹脂膜46により接着される。
最後に、フレキシブルプリント配線板40の外部接続用接続パッド44にリフローにより半田ボール(図示せず)を設ける。この半田ボールは、図示しない他のプリント配線板に接続するために利用される。こうして、半導体パッケージ10−1,20−1は、フレキシブルプリント配線板40を介して、外部回路に接続可能となる。
以上のようにして、第1の半導体パッケージ10−1と第2の半導体パッケージ20−1とが積層された半導体装置を得ることができる。
以上のように、本実施の形態によれば、市販の半導体パッケージを用いて、積層構造(3次元構造)の半導体装置(半導体モジュール)を製造することができる。しかも、半田ボール13,23を除去した半導体パッケージ10−1,20−1を積層するようにしたことで、積層方向の高さを低減することができる。これにより、特別な半導体パッケージを設計することなく、薄型の半導体装置(モジュール)を製造することができ、設計や開発に要するコストを削減することができる。
さらに、本実施の形態では、半導体パッケージ10−1,20−1のフレキシブルプリント配線板40への接続に半田ではなくスタッドバンプを用いたことにより、半田を用いた場合に生じるおそれのある問題を回避することができる。即ち、半導体パッケージに加えられるリフロー加熱の回数を減らすことができ、半導体装置への熱ストレスを低減でき、信頼度を向上させることができる。また、図6に示す半導体装置を半田ボールを用いて図示しないプリント配線板に取り付ける際に、半導体パッケージ10−1,20−1をフレキシブルプリント配線板40に接続するために用いた半田が再溶融して、半田変形や、半田ショート、あるいは未接続等が発生するという事態を避けることもできる。
次に、図7乃至図11を参照して、本発明の第2の実施の形態に係る半導体装置の製造方法について説明する。
まず、図7(a)及び図8(a)に示すような、第1及び第2の半導体パッケージ70,80を用意する。この半導体装置は、図1(a)及び図2(a)に示す半導体パッケージと同様に構成されている。そして、図7(a)及び図8(b)に示すように、各半導体パッケージ70,80の半田ボールを除去し、接続パッド71,81が露出した第1及び第2の半導体パッケージ70−1,80−1を得る。
その一方で、図9に示すようなフレキシブルプリント配線板90を用意する。このフレキシブルプリント配線板90は、配線層(図示せず)と絶縁層(図示せず)とを含む基板部91と、その表面側に形成された第1の接続パッド92と、裏面側(図の両サイド)に形成された第2の接続パッド93と、同じく裏面側(図の中央部)に形成された外部接続用接続パッド94とを有している。第1の接続パッド92、第2の接続パッド93及び外部接続用接続パッド94は、基板部41に含まれる配線層に接続されている。
また、フレキシブルプリント配線板90は、その表面側の第1の接続パッド92が形成された領域を覆う表面側異方性導電樹脂膜(ACF:Anisotropic conductive film)95と、表面側のその他の領域を覆う熱可塑性樹脂膜96と、裏面側の第2の接続パッド43が形成された領域を覆う裏面側異方性導伝樹脂膜97とを有している。
次に、半導体マウンターを用いて、図10(a)に示すように、図9のフレキシブルプリント配線板90の表面上に図7(b)の第1の半導体パッケージ70−1を実装する。即ち、第1の半導体パッケージ70−1の接続パッド71とフレキシブルプリント配線板90の第1の接続パッド92とが互いに対向するように位置合わせし、半導体パッケージ70−1を加熱しつつフレキシブルプリント配線板90に押し付ける。異方性導伝樹脂膜95は、熱硬化性樹脂中に微小な導電体粒子が分散させたもので、熱と圧力とによって導電体粒子同士が接続されると導電性を示す。つまり、半導体パッケージ70−1が加熱されつつフレキシブルプリント配線板90に押し付けられると(熱圧着)、第1の半導体パッケージ70−1の接続パッド71とフレキシブルプリント配線板90の第1の接続パッド92との間を電気的に接続する。
次に、図10(b)及び図10(c)に示すように、ヒーターステージ(図示せず)上で、フレキシブルプリント配線板90を加熱しながら折り曲げて、第1の半導体パッケージ70−1をフレキシブルプリント配線板90で包みこむ。このとき、熱可塑性樹脂膜96は、ヒーターステージからの加熱により接着性を示し、第1の半導体パッケージ70−1の側面から上面にかけて貼り付く。その結果、フレキシブルプリント配線板90の第2の接続パッド93は、半導体パッケージ70−1の上方に、上向きに位置する。
次に、半導体マウンターを用いて、図11に示すように、第2の半導体パッケージ80−1をフレキシブルプリント配線板90に実装する。このとき、第2の半導体パッケージ80−1の接続パッド81とフレキシブルプリント配線板90の第2の接続パッド93とが1対1で接続されるように位置調整され、第2の半導体パッケージ80−1を加熱してフレキシブルプリント配線板90に押し付ける。これにより、第2の半導体パッケージ80−1の接続パッド81とフレキシブルプリント配線板90の第2の接続パッド93との間が異方性導電樹脂膜97の導電体粒子により接続される。
最後に、フレキシブルプリント配線板90の外部接続用接続パッド94にリフローにより半田ボールを設け、半導体装置が完成する。
本実施の形態によっても、市販の半導体パッケージを用いて、積層構造(3次元構造)の半導体装置を製造することができる。しかも、半田ボール13,23を除去した半導体パッケージ10−1,20−1を積層することで、積層方向の高さを低減することができる。また、第1の実施の形態と同様に、半導体パッケージと触れkしいぶるプリント配線板との間の接続に半田を用いた場合に生じる問題点を回避することができる。
以上、本発明についていくつかの実施の形態に即して説明したが、本発明は上記実施の形態に限定されず、種々の変形、変更が可能である。例えば、上記実施の形態では、2種類の半導体パッケージを積層する場合について説明したが、同種(同一形状)の半導体パッケージを積層することもできる。また、3以上の同種又は異種の半導体パッケージを積層することもできる。さらに、上記実施の形態では、BGAタイプの半導体パッケージを用いる場合について説明したが、他のタイプ、例えば、LGAタイプの半導体パッケージを積層することもできる。
また、上記の実施形態の一部又は全部は、以下の付記のようにも記載されうるが、以下には限られない。
(付記1)表面側に形成された第1の接続パッドと、裏面側に形成された第2の接続パッドと、前記第1の接続パッド及び前記第2の接続パッドが形成された領域を覆う熱可塑性樹脂膜又は異方性導電膜と、を備えたフレキシブルプリント配線板と、裏面側に第3の接続パッドを備えた半導体パッケージとを用意し、前記第3の接続パッドが前記第1の接続パッドに接続されるように、前記半導体パッケージを前記フレキシブルプリント配線板の前記表面側に実装し、その後、前記第2の接続パッドが、前記半導体パッケージの表面の上方で、当該半導体パッケージの表面と同一方向を向くように、前記フレキシブルプリント配線板を加熱しつつ折り曲げる、ことを特徴とする半導体装置の製造方法。
(付記2)前記半導体パッケージを前記フレキシブルプリント配線板に実装する前に、前記第3の接続パッド上に形成された半田ボールを除去することを特徴とする付記1に記載の半導体装置の製造方法。
(付記3)前記第1の接続パッド及び前記第2の接続パッドが形成された領域が前記熱可塑性樹脂膜により覆われており、前記半導体パッケージを前記フレキシブルプリント配線板に実装する前に、前記第3の接続パッド上に、当該第3の接続パッドに比べて占有面積の小さいバンプを形成する、ことを特徴とする付記1又は2に記載の半導体装置の製造方法。
(付記4)前記第1の接続パッド及び前記第2の接続パッドが形成された領域が前記異方性導電膜により覆われており、前記第3の接続パッドと前記第1の接続パッドとが熱圧着される、ことを特徴とする付記1又は2に記載の半導体装置の製造方法。
(付記5)裏面側に第4の接続パッドが形成された別の半導体パッケージをさらに用意し、前記フレキシブルプリント配線板を折り曲げた後、前記第4の接続パッドが前記第2の接続パッドに接続されるように、前記別の半導体パッケージを前記フレキシブルプリント配線板の前記裏面側に実装する、ことを特徴とする付記1乃至4のいずれか一つに記載の半導体装置の製造方法。
(付記6)前記別の半導体パッケージを前記フレキシブルプリント配線板に実装する前に、前記第4の接続パッド上に形成された半田ボールを除去することを特徴とする付記5に記載の半導体装置の製造方法。
(付記7)前記別の半導体パッケージを前記フレキシブルプリント配線板に実装する前に、前記第3の接続パッド上に、当該第3の接続パッドに比べて占有面積の小さいバンプを形成する、ことを特徴とする付記5又は6に記載の半導体装置の製造方法。
(付記8)前記第4の接続パッドと前記第2の接続パッドとが熱圧着される、
ことを特徴とする付記5又は6に記載の半導体装置の製造方法。
(付記9)付記1乃至8に記載の半導体装置の製造方法により製造された半導体装置。
10,20 半導体パッケージ
10−1,20−1 半導体パッケージ
11,21 パッケージ本体
12,22 接続パッド
13,23 半田ボール
14,24 バンプ
40 フレキシブルプリント配線板
41 基板部
42 第1の接続パッド
43 第2の接続パッド
44 外部接続用接続パッド
45 表面側熱可塑性樹脂膜
46 裏面側熱可塑性樹脂膜
70,80 半導体パッケージ
70−1,80−1 半導体パッケージ
71,81 接続パッド
90 フレキシブルプリント配線板
91 基板部
92 第1の接続パッド
93 第2の接続パッド
94 外部接続用接続パッド
95 表面側異方性導電樹脂膜
96 熱可塑性樹脂膜
97 裏面側異方性導電樹脂膜

Claims (9)

  1. 表面側に形成された第1の接続パッドと、裏面側に形成された第2の接続パッドと、前記第1の接続パッド及び前記第2の接続パッドが形成された領域を覆う熱可塑性樹脂膜又は異方性導電膜と、を備えたフレキシブルプリント配線板と、裏面側に第3の接続パッドを備えた半導体パッケージとを用意し、
    前記第3の接続パッドが前記第1の接続パッドに接続されるように、前記半導体パッケージを前記フレキシブルプリント配線板の前記表面側に実装し、
    その後、前記第2の接続パッドが、前記半導体パッケージの表面の上方で、当該半導体パッケージの表面と同一方向を向くように、前記フレキシブルプリント配線板を折り曲げる、
    ことを特徴とする半導体装置の製造方法。
  2. 前記半導体パッケージを前記フレキシブルプリント配線板に実装する前に、前記第3の接続パッド上に形成された半田ボールを除去することを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記第1の接続パッド及び前記第2の接続パッドが形成された領域が前記熱可塑性樹脂膜により覆われており、
    前記半導体パッケージを前記フレキシブルプリント配線板に実装する前に、
    前記第3の接続パッド上に、当該第3の接続パッドに比べて占有面積の小さいバンプを形成する、
    ことを特徴とする請求項1又は2に記載の半導体装置の製造方法。
  4. 前記第1の接続パッド及び前記第2の接続パッドが形成された領域が前記異方性導電膜により覆われており、前記第3の接続パッドと前記第1の接続パッドとが熱圧着される、
    ことを特徴とする請求項1又は2に記載の半導体装置の製造方法。
  5. 裏面側に第4の接続パッドが形成された別の半導体パッケージをさらに用意し、
    前記フレキシブルプリント配線板を折り曲げた後、前記第4の接続パッドが前記第2の接続パッドに接続されるように、前記別の半導体パッケージを前記フレキシブルプリント配線板の前記裏面側に実装する、
    ことを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置の製造方法。
  6. 前記別の半導体パッケージを前記フレキシブルプリント配線板に実装する前に、前記第4の接続パッド上に形成された半田ボールを除去することを特徴とする請求項5に記載の半導体装置の製造方法。
  7. 前記別の半導体パッケージを前記フレキシブルプリント配線板に実装する前に、
    前記第3の接続パッド上に、当該第3の接続パッドに比べて占有面積の小さいバンプを形成する、
    ことを特徴とする請求項5又は6に記載の半導体装置の製造方法。
  8. 前記第4の接続パッドと前記第2の接続パッドとが熱圧着される、
    ことを特徴とする請求項5又は6に記載の半導体装置の製造方法。
  9. 請求項1乃至8に記載の半導体装置の製造方法により製造された半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8363418B2 (en) 2011-04-18 2013-01-29 Morgan/Weiss Technologies Inc. Above motherboard interposer with peripheral circuits
KR20130042210A (ko) 2011-10-18 2013-04-26 삼성전자주식회사 멀티-칩 패키지 및 그의 제조 방법
US9349709B2 (en) * 2013-12-04 2016-05-24 Infineon Technologies Ag Electronic component with sheet-like redistribution structure
US10553557B2 (en) * 2014-11-05 2020-02-04 Infineon Technologies Austria Ag Electronic component, system and method
US10064287B2 (en) 2014-11-05 2018-08-28 Infineon Technologies Austria Ag System and method of providing a semiconductor carrier and redistribution structure
US10192846B2 (en) 2014-11-05 2019-01-29 Infineon Technologies Austria Ag Method of inserting an electronic component into a slot in a circuit board
US11201096B2 (en) * 2019-07-09 2021-12-14 Texas Instruments Incorporated Packaged device with die wrapped by a substrate

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3688755B2 (ja) * 1995-06-12 2005-08-31 株式会社日立製作所 電子部品および電子部品モジュール
US6300679B1 (en) * 1998-06-01 2001-10-09 Semiconductor Components Industries, Llc Flexible substrate for packaging a semiconductor component
WO2001026155A1 (fr) * 1999-10-01 2001-04-12 Seiko Epson Corporation Dispositif a semi-conducteur, procede et dispositif permettant d'obtenir ce dernier, carte de circuit imprime et equipement electronique
US20030234443A1 (en) * 2001-10-26 2003-12-25 Staktek Group, L.P. Low profile stacking system and method
US7071547B2 (en) * 2002-09-11 2006-07-04 Tessera, Inc. Assemblies having stacked semiconductor chips and methods of making same
JP4225036B2 (ja) * 2002-11-20 2009-02-18 日本電気株式会社 半導体パッケージ及び積層型半導体パッケージ
JP2009004454A (ja) * 2007-06-19 2009-01-08 Shinko Electric Ind Co Ltd 電極構造体及びその形成方法と電子部品及び実装基板
JP2009016557A (ja) * 2007-07-04 2009-01-22 Fujikura Ltd 半導体装置
KR101174056B1 (ko) * 2007-09-19 2012-08-13 닛본 덴끼 가부시끼가이샤 반도체 장치 및 그 제조 방법
JP5012612B2 (ja) * 2008-03-26 2012-08-29 日本電気株式会社 半導体デバイスの実装構造体及び実装構造体を用いた電子機器

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