JP2008218758A - 電子回路実装構造体 - Google Patents

Abstract

【課題】複数個の半導体素子を高密度に実装可能な電子回路実装構造体を提供する。
【解決手段】半導体素子１１の主面の周縁部を構成する４つの辺部のうち、半導体素子１１の長手方向に直交する方向おいて対向する２つの辺部（所定の辺部）には、バンプ１２を３列構成で、千鳥状に配列し、半導体素子１１の長手方向において対向する２つの辺部（他の辺部）には、バンプ１２を２列構成で、かつ千鳥状に配列して、バンプ１２の列数が少ない辺部からの樹脂接着層１６の樹脂のはみ出し量が、バンプ１２の列数が多い辺部からのはみ出し量よりも大きくなるようにするとともに、各半導体素子１１ａ〜１１ｆを、樹脂接着層１６の樹脂のはみ出し量が小さい所定の辺部同士が隣接する配置で実装した。
【選択図】図１

Description

本発明は、基板上に半導体素子がフリップチップ接続された電子回路実装構造体に関する。

近年、携帯電話を初めとした種々の電子機器に対して高機能化、小型化が要求されており、半導体装置には高密度化、微細化および高集積化が要求されている。このため、半導体素子を基板へ実装する実装技術についても、より高度な技術が要求されるようになってきた。

例えば、半導体素子の高機能化に伴い電極パッド数が増加していることから、従来のように半導体素子の周縁部に単純に１列で電極パッドを配置することが困難となってきており、周縁部を構成する各辺に沿って２列や３列に電極パッドを配列して実装することが行われている。

また、従来、半導体素子の電極パッドはワイヤボンディング法によって基板の電極端子に接続されていたが、大容量で高機能の電子回路を実現するためにフリップチップ接続方式が主として用いられるようになってきている。

以下、回路基板上に半導体素子がフリップチップ接続された従来の電子回路実装構造体について、図面を参照しながら説明する。例えば、特許文献１には、図９に示すような電子回路実装構造体の製造方法が開示されている。

図９は、従来の電子回路実装構造体の製造方法を説明するための図であり、（ａ）は半導体素子のバンプと回路基板の電極端子とを位置決めした状態を示す断面図、（ｂ）は加圧と加熱を行って半導体素子を回路基板に接合した後の状態を示す断面図である。

この従来の電子回路実装構造体の製造方法では、まず図９（ａ）に示すように、絶縁性で導電粒子を含まない熱硬化性樹脂シート９４を介在させながら、半導体素子９２の電極パッド（図示せず）上に形成されたバンプ９３と回路基板９１の電極端子９５とを位置合わせする。この位置合わせは、図９（ａ）に示すように、ボンディングツール９６に半導体素子９２を吸着させて行う。その後、加熱しながら、半導体素子９２を回路基板９１に対して押圧する。この加圧と加熱により、熱硬化性樹脂シート９４を流動／硬化させ、半導体素子９２のバンプ９３と回路基板９１の電極端子９５とを接合して電気的に接続するとともに、半導体素子９２と回路基板９１との間を熱硬化性樹脂シート９４により接着固定して、図９（ｂ）に示すような実装構造体を得る。

なお、熱硬化性樹脂シート９４としては、異方導電性樹脂シートまたは非導電性樹脂シートが用いられるが、異方導電性樹脂ペーストまたは非導電性樹脂ペーストをシート状に塗布して用いてもよいとされている。

しかしながら、この従来の電子回路実装構造体では、熱硬化性樹脂シート９４が、加圧と加熱により半導体素子９２の周縁部を越えてさらに外周領域の比較的広い範囲まで流れ出すため、半導体素子９２が実装された領域だけでなく、その外周領域の広い範囲にわたり他の半導体素子等の電子部品を実装することができなくなる。その結果、フリップチップ実装であっても、回路基板上へ高密度で半導体素子を含む電子部品を実装することができず、高機能で、かつ大規模な電子回路を有する小型電子機器を実現することが困難であるという問題があった。

また、特許文献２には、接合材料を半導体素子の周縁部まで均一に拡げることで樹脂封止性を改善することを目的として、半導体素子の主面にダミーバンプを形成した電子回路実装構造体が開示されている。

図１０は、この従来の電子回路実装構造体を説明するための図であり、（ａ）は従来一般的に用いられている半導体素子のバンプ形成面を示す平面図、（ｂ）は接合材料の流動を規制するためのダミーバンプを形成した半導体素子のバンプ形成面を示す平面図である。

図１０（ａ）に示すように、従来一般的に用いられている半導体素子１０１ａでは、ある隣接するバンプ１０２ａ間が、他の隣接するバンプ１０２ａ間より大きな間隔を有する構成となっていることが多い。このような構成の半導体素子１０１ａを回路基板上にフリップチップ接続する場合、まず接合材料１０３を回路基板または半導体素子１０１ａに供給した後、半導体素子１０１ａのバンプ１０２ａと回路基板上の電極端子とを位置合わせし、半導体素子１０１ａを加熱および加圧して熱圧着し、半導体素子１０１ａのバンプ１０２ａと回路基板の電極端子とが電気的に接触した状態で半導体素子１０１ａと回路基板との間の接合材料１０３を硬化させるが、半導体素子１０１ａを熱圧着させる際に、接合材料１０３の流動性が熱により増加し、接合材料１０３が、矢印Ｓで示すように均一に流れるだけでなく、矢印Ｒで示すように、間隔が大きいバンプ１０２ａ間の領域から周縁部を越えて外周領域まで容易に流れ出てしまい、その結果、半導体素子１０１ａの周縁部に充分な量の接合材料１０３が供給されず、封止の信頼性や電気的接続の信頼性が低下するという問題があった。

これに対して、図１０（ｂ）に示す半導体素子を用いた電子回路実装構造体では、間隔が大きいバンプ１０２ｂ間の領域に接合材料流動規制部材であるダミーバンプ１０４が形成されているので、半導体素子１０１ｂを熱圧着させる際に、そのダミーバンプ１０４により、接合材料１０３が半導体素子１０１ｂの周縁部から外周領域へ流動することが防止され、接合部材１０３の流れが矢印Ｓで示されるように全体として均一になり、その結果、接合材料１０３の充填不足や気泡の発生等を防止でき、封止の信頼性や電気的接続の信頼性を充分確保できるようになる。

また、特許文献３には、主面の周縁部を構成する各辺に沿って２列や３列に電極パッドが千鳥状に配列されている半導体素子を回路基板上にフリップチップ接続する際に、異方導電性フィルムを用いて半導体素子のバンプと回路基板の電極端子間を接続する場合、異方導電性フィルム中の樹脂の流れとともに導電ボールが移動してバンプ周辺にたまり、ショート不良が生じる現象を防止することを目的として、電極パッド列の間隔を所定間隔以上離間して配置した電子回路実装構造体が開示されている。

図１１は、この従来の電子回路実装構造体を説明するための図であり、（ａ）は液晶表示装置を例とした従来の電子回路実装構造体の要部断面図、（ｂ）はその電子回路実装構造体に用いられる半導体素子のバンプ形成面を示す平面図である。なお、図１１（ａ）に示す断面図は、液晶表示装置を図１１（ｂ）に示す１１Ａ−１１Ａ線の位置で切断した断面図である。

図１１（ａ）に示すように、液晶表示装置１１４は上部基板１１４ａと下部基板１１４ｂで構成されており、下部基板１１４ｂには液晶表示装置１１４から電極配線１１５ａが延在されている。なお、下部基板１１４ｂには、薄膜トランジスタが形成されており、さらに下部基板１１４ｂと上部基板１１４ａとの間には液晶が充填され、かつ周囲がシールされているが、これらについては図示していない。また、下部基板１１４ｂの端部には、外部との接続に用いられる電極配線１１５ｂが形成されている。

この下部基板１１４ｂの電極配線１１５ｂ、１１５ａの端部は、それぞれバンプ接続用の電極端子を構成しており、電極配線１１５ｂ、１１５ａと半導体素子１１１に形成されたバンプ１１２ｂ、１１２ｃとは、異方導電性樹脂１１３により電気的および機械的に接続され、固定および封止されている。

ここで、この従来の電子回路実装構造体では、導電ボールがバンプ周辺部にたまってショートが発生することを防止するために、図１１（ｂ）に示すようにバンプが配置されている。すなわち、この例では、半導体素子１１１の主面の周縁部を構成する各辺部に、入力ライン用バンプ１１２ｂ、ゲートライン用バンプ１１２ａおよびデータライン用バンプ１１２ｃが設けられており、ゲートライン用バンプ１１２ａとデータライン用バンプ１１２ｃは、それぞれ千鳥配置されている。そして、その千鳥配置の２つの列の間の間隔はゲートライン用バンプ１１２ａおよびデータライン用バンプ１１２ｃのそれぞれ半分以上に設定されている。

このような間隔に設定することにより、加熱と加圧を受けた異方導電性樹脂１１３は、導電ボールとともに半導体素子１１１の外周領域に押し出されて徐々に硬化する。その結果、導電ボールがバンプの周辺にたまることがなくなりショート発生を防止できるとしている。
特開２００１−７１５９号公報 特開２００１−３５８１７５号公報 特開２００４−２５２４６６号公報

以上のように、従来から、基板上に半導体素子をフリップチップ実装するのに様々な工夫がなされてきた。本発明は、上述した従来の電子回路実装構造体とは全く異なる発想でなされた電子回路実装構造体を提供することを目的とする。

すなわち、図９を用いて説明したように、従来より、熱硬化性樹脂シート等の樹脂接着層が、半導体素子の周縁部を越えてさらに外周領域の比較的広い範囲まで流れ出し、その外周領域の広い範囲にわたり他の半導体素子等の電子部品を実装することができなくなるという問題があったが、本発明は、同一基板上に複数個の半導体素子がフリップチップ接続された電子回路実装構造体において、各半導体素子の各辺部からの樹脂接着層のはみ出し量をコントロールするとともに、各半導体素子を、樹脂接着層のはみ出し量が小さい辺部同士が隣接する配置で実装することにより、複数個の半導体素子を高密度に実装することが可能な電子回路実装構造体を提供することを目的とする。

上記目的を達成するために、本発明の請求項１記載の電子回路実装構造体は、主面の周縁部を構成する各辺部にそれぞれ１列以上の配列構成で形成されたバンプを有し、前記各辺部のうちの少なくとも１つの所定の辺部に形成された前記バンプが、前記各辺部のうちの他の辺部に形成された前記バンプの列数よりも多い列数で設けられるか、あるいは前記他の辺部に形成された前記バンプの配列ピッチよりも短い配列ピッチで設けられた複数個の半導体素子と、前記各半導体素子の前記バンプに対応する位置に設けられた電極端子を有する基板と、前記半導体素子ごとに設けられ、前記各半導体素子の前記バンプと前記基板の前記電極端子とを電気的に接続した状態で前記各半導体素子を前記基板上に接着する各樹脂接着層と、を備え、前記各樹脂接着層は、前記各半導体素子の前記所定の辺部からのはみ出し量が、前記他の辺部からのはみ出し量よりも小さく、前記各半導体素子は、前記樹脂接着層のはみ出し量が小さい前記所定の辺部同士が隣接する配置で実装されていることを特徴とする。

このように、他の半導体素子を密接させたい所定の辺部に、他の辺部のバンプ列数よりも多いバンプ列数でバンプを設けるか、あるいは他の辺部におけるバンプの配列ピッチよりも短い配列ピッチでバンプを設けることで、その所定の辺部からの樹脂接着層のはみ出し量を、他の辺部からの樹脂接着層のはみ出し量を多くすることで抑制する構成としたので、半導体素子間の間隔を小さくしても、はみ出した樹脂接着層が他の半導体素子を実装するときの妨げとならず、半導体素子同士を密接して実装することができる。さらに、樹脂接着層のはみ出し量が小さい辺部に対して、受動部品等の電子部品を密接に実装することもできる。その結果、高密度実装が可能となるので、小型、薄型で、かつ高機能を有する電子回路実装構造体を実現することができる。

また、本発明の請求項２記載の電子回路実装構造体は、請求項１記載の電子回路実装構造体であって、前記半導体素子の少なくとも１個においては、前記樹脂接着層のはみ出し量が小さい前記所定の辺部に形成された前記バンプにダミーバンプが含まれ、且つ前記ダミーバンプを含む前記バンプが２列以上で、かつ千鳥状に配置されており、前記基板の前記電極端子は、前記ダミーバンプ以外の前記バンプに対応する位置に設けられていることを特徴とする。

このように、他の半導体素子を密接させたい所定の辺部にダミーバンプを設けることで、その所定の辺部に設けたバンプ群により樹脂接着層が堰き止められ、その所定の辺部からの樹脂接着層のはみ出し量を確実に抑制することができる。

また、本発明の請求項３記載の電子回路実装構造体は、請求項１もしくは２のいずれかに記載の電子回路実装構造体であって、前記樹脂接着層は、その材料が絶縁性の熱硬化型樹脂または異方導電性樹脂からなることを特徴とする。

このような材料を用いることにより、半導体素子を押圧してバンプと電極端子とを接触させた状態で樹脂接着層により接着して実装するか、あるいはバンプと電極端子間に導電ボールを介在させて電気的接続を行った状態で樹脂接着層による実装を行うことができる。

なお、前記した特許文献２には、接合材料を半導体素子の周縁部まで均一に拡げることで樹脂封止性を改善することを目的として、間隔が大きいバンプ間の領域にダミーバンプを形成した構成が開示されているのみであり、本発明のように、他の半導体素子を密接させたい所定の辺部からの樹脂接着層のはみ出し量を、他の辺部からのはみ出し量を多くすることで抑制することについては全く考慮されていない。

また、前記した特許文献３には、異方導電性フィルム中の樹脂の流れとともに導電ボールが移動してバンプ周辺にたまり、ショート不良が生じる現象を防止することを目的として、電極パッド列の間隔を所定間隔以上離間して配置した構成が開示されているのみであり、本発明のように、他の半導体素子を密接させたい所定の辺部からの樹脂接着層のはみ出し量を、他の辺部からのはみ出し量を多くすることで抑制することについては全く考慮されていない。

本発明によれば、半導体素子の所定の辺部からの樹脂接着層のはみ出し量を小さく制御できるので、その所定の辺部に密接させて他の半導体素子等を実装することが可能となり、回路基板上での高密度実装を実現できる。

（実施の形態１）
以下、本発明の実施の形態１について、図面を参照しながら説明する。なお、同じ要素には同じ符号を付しており、説明を省略する場合がある。図１は、本発明の実施の形態１に係る電子回路実装構造体を説明するための平面図である。また図２は、この電子回路実装構造体の断面図であり、（ａ）は図１に示す１Ａ−１Ａ線に沿った断面図、（ｂ）は１Ｂ−１Ｂ線に沿った断面図である。

この電子回路実装構造体１０は、図１、図２に示すように、主面の周縁部を構成する各辺部の電極パッド１３上にバンプ１２が形成された６個の半導体素子１１ａ〜１１ｆと、これらの半導体素子１１ａ〜１１ｆのバンプ１２に対応する位置に電極端子１５を有する回路基板１４と、各半導体素子１１ａ〜１１ｆごとに設けられ、各半導体素子１１ａ〜１１ｆのバンプ１２と回路基板１４の電極端子１５とを電気的に接続した状態で各半導体素子１１ａ〜１１ｆを回路基板１４上に接着する各樹脂接着層１６と、１２個のチップコンデンサ１７とを備え、６個の半導体素子１１ａ〜１１ｆと１２個のチップコンデンサ１７が回路基板１４上に実装された構成をしている。以下、各半導体素子１１ａ〜１１ｆに共通の説明については、半導体素子１１として説明する。

この電子回路実装構造体１０では、半導体素子１１の主面の周縁部を構成する各辺部にそれぞれ２列または３列の配列構成でバンプ１２が形成されている。具体的には、周縁部を構成する４つの辺部のうち、半導体素子１１の長手方向に直交する方向（第１方向）おいて対向する２つの辺部（所定の辺部）に形成されたバンプ１２は３列構成で、千鳥状に配列されている。また、半導体素子１１の長手方向（第２方向）において対向する２つの辺部（他の辺部）に形成されたバンプ１２は２列構成で、かつ千鳥状に配列されている。このように、この電子回路実装構造体１０では、第１の方向において対向する所定の辺部に形成されたバンプ１２が、第２方向において対向する他の辺部に形成されたバンプ１２の列数よりも多い列数で設けられている。

このように構成することで、バンプ１２の列数が少ない辺部からの樹脂接着層１６の樹脂のはみ出し量が、バンプ１２の列数が多い辺部からのはみ出し量よりも大きくなるので、各半導体素子１１ａ〜１１ｆを、各樹脂接着層１６の樹脂のはみ出し量が小さい所定の辺部同士が隣接する配置で実装することで、高密度実装を実現できる。

さらに詳細に説明すると、半導体素子１１のバンプ１２と回路基板１４上の電極端子１５とを位置合わせし、半導体素子１１を加熱および加圧して熱圧着し、半導体素子１１のバンプ１２と回路基板１４の電極端子１５とが接触して電気的に接続した状態で、半導体素子１１と回路基板１４との間を樹脂接着層１６により接着、固定するが、半導体素子１１を回路基板１４へ押圧するときの加熱と加圧により樹脂接着層１６は粘度が大きく低下して流動しやすくなる。しかしながら、第１方向において対向する所定の辺部では、バンプ１２が３列構成で千鳥状に配列されているため、その辺部から半導体素子１１の外周領域への樹脂接着層１６の樹脂の流動が妨げられる。一方、第２方向において対向する他の辺部では、バンプ１２が２列構成で千鳥状に配列されているので、その辺部から半導体素子１１の外周領域への樹脂接着層１６の樹脂の流動は、所定の辺部から半導体素子１１の外周領域への樹脂の流動に比べて容易となる。

よって、半導体素子１１を押圧することで半導体素子１１と回路基板１４との間隙が小さくなるために生じる樹脂接着層１６の余分な樹脂を、バンプ１２の列数が少ない辺部から容易に外周領域へ逃がすことができ、その結果、バンプ１２の列数が多い辺部から外周領域へ流れ出す樹脂の量を最小限度に抑制することができる。このため、図１、図２に示すように、各半導体素子１１ａ〜１１ｆを、バンプ１２の列数が多い辺部同士が隣接する配置で実装すれば、半導体素子１１ａ〜１１ｃ間および半導体素子１１ｄ〜１１ｆ間の距離Ｘ１を、半導体素子１１ａ、１１ｄ間、半導体素子１１ｂ、１１ｅ間、および半導体素子１１ｃ、１１ｆ間の距離Ｙ１よりも小さくすることができ、複数個の半導体素子１１を回路基板１４上に高密度に実装することができる。

以上のように、この電子回路実装構造体１０によれば、複数個の長方形状の半導体素子１１を回路基板１４に効率よく実装して、小型、薄型で、かつ高機能の電子回路実装構造体１０を実現することができる。

続いて、この電子回路実装構造体１０の製造方法の一例を図３から図５を用いて説明する。図３は、回路基板１４上に半導体素子１１ａを実装する工程を説明するための断面図であり、（ａ）は回路基板１４の断面図、（ｂ）は樹脂接着層１６を形成した工程の断面図、（ｃ）は半導体素子１１ａをボンディングツール１９により吸着して位置合せした後、加熱と加圧をする工程の断面図である。また、図４は、樹脂接着層１６の樹脂の流れを説明するための断面図であり、（ａ）は第１方向の断面図、（ｂ）は第２方向の断面図である。さらに、図５は、半導体素子１１ａの両側の半導体素子１１ｂ、１１ｃを実装する工程を説明するための断面図であり、（ａ）は半導体素子１１ａを実装した工程の断面図、（ｂ）は半導体素子１１ｂを実装した工程の断面図、（ｃ）は半導体素子１１ｃを実装した工程の断面図である。

まず、図３（ａ）に示すように、半導体素子１１ａ〜１１ｆのバンプ１２に対応する位置に電極端子１５が形成された回路基板１４を準備する。ただし、回路基板１４には、電極端子１５が形成されている面上に導体配線も設けられているが、図面の簡単化のために図示していない。なお、電極端子が形成されている面上に限らず、その裏面にも導体配線が形成されている回路基板や、多層配線構成の回路基板等を用いてもよい。このような回路基板としては、ガラスエポキシ樹脂やポリイミド樹脂等からなる樹脂基板が最も一般的に用いられるが、セラミック基板やガラス基板等を用いてもよい。また、回路基板１４上の電極端子１５および図示しない導体配線は、例えば銅（Ｃｕ）パターン上に金（Ａｕ）めっきした構成とすることが好ましいが、この構成に限定されるものではなく、銅（Ｃｕ）パターンのみの構成でもよいし、ニッケル（Ｎｉ）パターンや、導電性樹脂を印刷により形成した導体パターンを用いて構成してもよい。

次に、図３（ｂ）に示すように、回路基板１４の半導体素子１１ａを実装する領域に樹脂接着層１６を形成する。ここで、樹脂接着層１６は、例えば絶縁性の熱硬化型樹脂材料をシート状に加工したものを貼り付けてもよい。この場合、半導体素子１１ａを実装する領域全体を覆うような形状で貼り付けてもよいし、あるいは半導体素子１１ａの内部領域に対応する領域のみに貼り付けるようにしてもよい。または、絶縁性の熱硬化型樹脂材料をペースト状にして、例えば印刷により形成してもよい。あるいは、導電ボールが分散された異方導電性樹脂からなる樹脂材料を用いてもよい。この場合には、半導体素子１１ａを実装する領域全体を覆うように形成することが必要とされる。

次に、図３（ｃ）に示すように、回路基板１４を基板保持具１８上に載置した後、半導体素子１１ａのバンプ１２を回路基板１４の電極端子１５に位置合わせする。その後、ボンディングツール１９で半導体素子１１ａを矢印Ｆで示す方向に加圧し、同時に加熱する。この工程で、樹脂接着層１６の粘度が低下して流動性が増加するとともに、樹脂接着層１６は半導体素子１１ａにより加圧される。

このような加圧を受けると、半導体素子１１ａと回路基板１４との間隔が小さくなることから、樹脂接着層１６の樹脂の一部は半導体素子１１ａの周縁部から外周領域へ流れ出る。この場合、前述したように、第１方向において対向する２つの辺部にはバンプ１２が３列で、かつ千鳥状に配置されているので、図４（ａ）の矢印Ｇで示すように、その辺部から外周領域への樹脂接着層１６の樹脂の流動が妨げられる。一方、第２方向において対向する２つの辺部に設けられたバンプ１２は千鳥状であるが、２列しか配置されていないので、その辺部からは、第１方向に対向する２つの辺部から外周領域への樹脂の流動に比べて、樹脂が流動し易い。したがって、図４（ｂ）の矢印Ｈで示すように、第２方向において対向する２つの辺部からは、樹脂接着層１６の樹脂が外周領域の比較的広い範囲まではみ出す。

このように、半導体素子１１ａの主面の周縁部を構成する少なくとも１つの辺部のバンプ１２の列数を他の辺部よりも多くすることで、バンプ１２の列数が少ない辺部から外周領域へ樹脂接着層１６の樹脂が流れやすくなり、その結果としてバンプの列数が多く設けられている辺部から外周領域へ樹脂が流れ出す量を少なく制御することができる。このような作用については、他の半導体素子１１ｂ〜１３ｆについても同様である。

このようにして、図５（ａ）に示すように、回路基板１４上に半導体素子１１ａが実装される。なお、半導体素子１１の電極パッド１３上に形成するバンプ１２には、ワイヤボンディグ法により形成するワイヤバンプ、めっき法により形成するめっきバンプ、あるいは樹脂ボール等を導電性接着剤により貼り付けて形成する樹脂バンプ等、種々の方式のバンプを用いることができる。ただし、バンプ１２は、樹脂接着層１６を突き抜けて回路基板１４の電極端子１５に電気的に接続させるために比較的高度が大きいことが要求される。そのため、材料としては、半田バンプや、金バンプ、あるいは銅バンプ等を用いることが好ましい。

次に、半導体素子１１ａと同じ工程を行い、図５（ｂ）に示すように半導体素子１１ｂをさらに実装する。その後、図５（ｃ）に示すように、半導体素子１１ｃを実装する。このようにして、さらに次の段にも半導体素子１１ｄ〜１１ｆを実装することで、６個の半導体素子１１ａ〜１１ｆの実装が完了する。その後、チップコンデンサ１７を所定の位置に実装すれば、図１に示す電子回路実装構造体１０が得られる。

以上説明したように、半導体素子１１の長手方向に直交する方向において対向する２つの辺部からはみ出す樹脂の量が少なく制御されるので、半導体素子１１同士を密接して実装することが可能となり、高密度で、かつ高信頼性の電子回路実装構造体１０を実現することができる。

なお、本実施の形態１では、半導体素子１１ａ、半導体素子１１ｂ、半導体素子１１ｃの順で実装したが、この順番は特に限定されるものではなく、例えば半導体素子１１ｃ、半導体素子１１ａ、半導体素子１１ｂの順で実装してもよい。また、半導体素子１１ｄを最初に実装するようにしてもよく、実装の順番については特に制約はない。

また、本実施の形態１では、６個の半導体素子１１と１２個のチップコンデンサ１７を実装した電子回路実装構造体について説明したが、本発明はこのような構成に限定されるものではない。

また、同じ形状からなる半導体素子を実装する場合について説明したが、同じ形状である必要はない。また、長方形状の半導体素子を実装する場合について説明したが、半導体素子の形状は長方形状に限定されるものではない。

また、同じバンプ構成からなる半導体素子を実装する場合について説明したが、同じバンプ構成である必要はない。例えば、図１において、半導体素子１１ｂ、１１ｃについては、半導体素子１１ａに隣接する辺部に設けるバンプの配列を３列とし、回路基板１４の周縁部に隣接する辺部に設けるバンプの配列を２列としてもよい。このようなバンプ構成としても、半導体素子１１ｂ、１１ｃの半導体素子１１ａに隣接する辺部からの樹脂接着層１６の樹脂のはみ出し量を抑制できる。この場合、図１に示す電子回路実装構造体１０よりも回路基板１４の幅を大きくする必要が生じるが、全体としては高密度での実装が可能である。

（実施の形態２）
以下、本発明の実施の形態２について、図面を参照しながら説明する。なお、同じ要素には同じ符号を付しており、説明を省略する場合がある。図６は、本発明の実施の形態２に係る電子回路実装構造体を説明するための平面図である。但し、前述した実施の形態１において説明した部材と同一の部材には同一符号を付して、説明を省略する。

この電子回路実装構造体２０は、図６に示すように、主面の周縁部を構成する各辺部の電極パッド（図示せず）上にバンプ２２が形成された４個の半導体素子２１ａ〜２１ｄと、これらの半導体素子２１ａ〜２１ｄのバンプ２２に対応する位置に電極端子（図示せず）を有する回路基板２４と、各半導体素子２１ａ〜２１ｄごとに設けられ、各半導体素子２１ａ〜２１ｄのバンプ２２と回路基板２４の電極端子とを電気的に接続した状態で各半導体素子２１ａ〜２１ｄを回路基板２４上に接着する各樹脂接着層２５と、８個のチップコンデンサ２６とを備え、４個の半導体素子２１ａ〜２１ｄと８個のチップコンデンサ２６が回路基板２４上に実装された構成をしている。以下、各半導体素子２１ａ〜２１ｄに共通の説明については、半導体素子２１として説明する。

また、各半導体素子２１の主面上には、電気的に接続されないダミーバンプ２３が形成されている。詳しくは、各半導体素子２１の主面の周縁部を構成する各辺部には、それぞれ２列の配列構成でバンプ２２（以下、ダミーバンプ２３と区別するために接続用バンプ２２と称す。）が形成されている。さらに、周縁部を構成する４つの辺部のうち、他の半導体素子と隣り合う辺部（所定の辺部）にはダミーバンプ２３が形成されており、その所定の辺部ではバンプがダミーバンプ２３を含めて３列構成で、かつ千鳥状に配列されている。また、他の辺部にはダミーバンプ２３を形成せず、他の辺部では接続用バンプ２２が２列構成で、かつ千鳥状に配列されている。

以上の構成によれば、ダミーバンプ２３を形成してバンプ列数を３列とした辺部と、ダミーバンプ２３を形成せずにバンプ列数を２列とした辺部を設けることで、外周領域への樹脂接着層２５の樹脂のはみ出し量が、ダミーバンプ２３を形成した辺部よりも、ダミーバンプ２３を形成しない辺部において大きくなり、ダミーバンプ２３を形成した辺部からの樹脂接着層２５の樹脂のはみ出し量を抑制することができる。

よって、ダミーバンプを形成することで樹脂接着層の樹脂のはみ出し量を小さくした所定の辺部同士を隣接させる配置で複数個の半導体素子を実装すれば、高密度実装を実現できる。

さらに詳細に説明すると、半導体素子２１の接続用バンプ２２と回路基板２４上の電極端子とを位置合わせし、半導体素子２１を加熱および加圧して熱圧着し、半導体素子２１の接続用バンプ２２と回路基板２４の電極端子とが接触して電気的に接続した状態で、半導体素子２１と回路基板２４との間を樹脂接着層２５により接着、固定するが、半導体素子２１を回路基板２４へ押圧するときの加熱と加圧により樹脂接着層２５は粘度が大きく低下して流動しやすくなる。しかしながら、他の半導体素子と隣り合う所定の辺部ではバンプがダミーバンプ２３を含めて３列構成で、かつ千鳥状に配列されているため、その辺部から半導体素子２１の外周領域への樹脂接着層２５の樹脂の流動が妨げられる。一方、接続用バンプ２２が２列構成で、かつ千鳥状に配列されているのみの辺部から半導体素子２１の外周領域への樹脂接着層２５の樹脂の流動は、所定の辺部からの樹脂の流動に比べて容易となる。

このように、半導体素子２１を押圧することで半導体素子２１と回路基板２４との間隙が小さくなるために生じる樹脂接着層２５の余分な樹脂を、他の半導体素子に隣接しない辺部から容易に外周領域へ逃がすことができ、その結果、他の半導体素子と隣り合う辺部から外周領域へ流れ出す樹脂の量を最小限度に抑制することができる。このため、図６に示すように、各半導体素子２１ａ〜２１ｄを、バンプ列数が少ない所定の辺部同士が隣接する配置で実装すれば、半導体素子２１ａ、２１ｂ間および半導体素子２１ｃ、２１ｄ間の距離Ｘ１を、半導体素子２１ａ、２１ｄ間および半導体素子２１ｂ、２１ｃ間の距離Ｙ１よりも小さくすることができ、複数個の半導体素子２１を回路基板２４上に高密度に実装することができる。

以上のように、この電子回路実装構造体２０によれば、複数個の長方形状の半導体素子２１を回路基板２４に効率よく実装して、小型、薄型で、かつ高機能の電子回路実装構造体２０を実現することができる。

なお、回路基板２４については、前述した実施の形態１で説明した回路基板１４と同様な材料および構成のものを用いることができるので、詳しい説明は省略する。また、樹脂接着層２５についても、前述した実施の形態１で説明した樹脂接着層１６と同様のものを用いることができるので、詳しい説明は省略する。また、接続用バンプ２２についても、前述した実施の形態１で説明したバンプ１２と同様のものを用いることができるので、詳しい説明は省略する。また、ダミーバンプ２３についても、前述した実施の形態１で説明したバンプ１２と同様のものを用いることができる。よって、接続用バンプ２２と同じ材料、プロセスでダミーバンプ２３を形成することができる。但し、ダミーバンプ２３は、接続用バンプ２２と異なる材料、プロセスで形成してもよい。また、ダミーバンプ２３は、前述した実施の形態１で説明したバンプ１２と同様のものを用いる場合に限定されるものではない。

また、本実施の形態２では、４個の半導体素子２１と８個のチップコンデンサ２６を実装した電子回路実装構造体について説明したが、本発明はこのような構成に限定されるものではない。

また、同じ形状からなる半導体素子を実装する場合について説明したが、同じ形状である必要はない。また、長方形状の半導体素子を実装する場合について説明したが、半導体素子の形状は長方形状に限定されるものではない。

また、同じバンプ構成からなる半導体素子を実装する場合について説明したが、同じバンプ構成である必要はない。例えば、、図７に示すような半導体素子３１ａ〜３１ｄを用いた電子回路実装構造体３０の構成であってもよい。図７は、本発明の実施の形態２に係る電子回路実装構造体の第１の変形例を説明するための平面図である。

図７に示す電子回路実装構造体３０は、上記した電子回路実装構造体２０と比べて、半導体素子のバンプ構成、特にダミーバンプの配置および個数が異なる。すなわち、この電子回路実装構造体３０に用いる半導体素子３１ａ〜３１ｄでは、半導体素子の長手方向に直交する方向において対向する辺部のうちの他の半導体素子に隣接する辺部の接続用バンプ２２の個数が、上記した電子回路実装構造体２０と比べて少ないため、その辺部においては、接続用バンプ２２間を埋めるようにダミーバンプ２３を設けている。なお、その他の辺部のバンプについては、上記した電子回路実装構造体２０と同じである。このように、他の半導体素子に隣接する辺部において接続用バンプの個数が少なく、バンプ間の間隔が大きくなる場合にはダミーバンプを挿入して、３列構成で、千鳥状の配列をすることで樹脂のはみ出し量を抑制することができる。

さらに、図８に示すような構成とすることもできる。図８は、本発明の実施の形態２に係る電子回路実装構造体の第２の変形例を説明するための平面図である。図８に示す電子回路実装構造体４０は、外形寸法の大きな２個の半導体素子４１ａ、４１ｂと外形寸法の小さな２個の半導体素子４１ｃ、４１ｄを回路基板２４上に実装した構成からなる。

この場合、外形寸法の小さな半導体素子４１ｃ、４１ｄは、周縁部を構成する辺部のうちの３つの辺部で他の半導体素子とそれぞれ密接するため、その３つの辺部にダミーバンプ２３を設けて、その３つの辺部のバンプ構成を３列構成で、かつ千鳥状の配列とし、他の１つの辺部のバンプ構成を２列構成で、且つ千鳥状の配列としている。

一方、外形寸法の大きな半導体素子４１ａ、４１ｂは、主として長手方向において対向する２つの辺部に接続用バンプ２２が集中して設けられており、長手方向に直交する方向において対向する２つの辺部には接続用バンプ２２がほとんど設けられていない。このため、長手方向に直交する方向において対向する２つの辺部にダミーバンプ２３を挿入することで、半導体素子４１ｃ、４１ｄに密接する辺部のバンプ構成を３列構成で、かつ千鳥状の配列とし、他の半導体素子に密接しない辺部のバンプ構成を２列構成で、千鳥状の配列としている。

このようにダミーバンプを挿入することで、他の半導体素子に密接する辺部から外周領域へ樹脂接着層の樹脂が大きくはみ出すことを抑制している。これにより、図８に示すように、半導体素子４１ｃ、４１ｄについては、３つの辺部で半導体素子間の距離Ｘ１を小さくすることができる。

なお、本発明では、半導体素子等を密接させたい辺部においてバンプを複数列で、千鳥状に配列し、他の少なくとも１つの辺部ではその列数より少ない列数でバンプを配列することで、そのバンプの列数が少ない辺部から樹脂接着層の樹脂を外周領域へ大きくはみ出させ、バンプの列数が多い辺部からのはみ出し量を抑制できる。したがって、前記した各実施の形態１、２では、半導体素子等を密接させたい辺部のバンプ配列を３列とし、他の辺部のバンプ配列を２列としたが、半導体素子等を密接させたい辺部のバンプを２列で、千鳥状に配列する場合には、他の少なくとも１つの辺部のバンプ配列を１列としてもよい。

また、前記した各実施の形態１、２では、半導体素子等を密接させたい辺部においてバンプを複数列で、千鳥状に配列し、他の少なくとも１つの辺部ではその列数より少ない列数でバンプを配列したが、半導体素子等を密接させたい辺部においてバンプの配列ピッチを狭くし、他の少なくとも１つの辺部ではその配列ピッチより長い配列ピッチでバンプを配列してもよい。但し、この場合、樹脂接着層として異方性樹脂を用いるときには、導電ボールがバンプ周辺にたまらないような配列ピッチにする必要がある。

また、ダミーバンプの配列ピッチについては、接続用バンプの配列ピッチよりも狭くしてもよい。このようにダミーバンプの配列ピッチを狭くすれば、樹脂の流れ出しをさらに確実に抑制することができる。

本発明にかかる電子回路実装構造体は、他の半導体素子を密接させる辺部からの樹脂接着層の樹脂のはみ出す量を制御でき、複数個の半導体素子を密接して実装することが可能であり、高密度、小型の電子回路実装構造体を実現でき、種々の電子機器に有用である。

本発明の実施の形態１に係る電子回路実装構造体を説明するための平面図 同実施の形態１に係る電子回路実装構造体の断面図であり、（ａ）は図１に示す１Ａ−１Ａ線に沿った断面図、（ｂ）は図１に示す１Ｂ−１Ｂ線に沿った断面図 同実施の形態１に係る電子回路実装構造体の製造方法を説明するための断面図であり、（ａ）は回路基板の断面図、（ｂ）は樹脂接着層を形成した工程の断面図、（ｃ）は半導体素子をボンディングツールにより吸着して位置合せした後、加熱と加圧をする工程の断面図 同実施の形態１に係る電子回路実装構造体の製造過程における樹脂接着層の樹脂の流れを説明するための断面図であり、（ａ）は半導体素子の長手方向に直交する方向の断面図、（ｂ）は半導体素子の長手方向の断面図 同実施の形態１に係る電子回路実装構造体の製造方法を説明するための断面図であり、（ａ）は中央の半導体素子を実装した工程の断面図、（ｂ）は中央の半導体素子の長手方向に直交する方向において対向する両辺のうちの一方に隣接する半導体素子を実装した工程の断面図、（ｃ）は他方に隣接する半導体素子を実装した工程の断面図 本発明の実施の形態２に係る電子回路実装構造体を説明するための平面図 同実施の形態２に係る電子回路実装構造体の第１の変形例を説明するための平面図 同実施の形態２に係る電子回路実装構造体の第２の変形例を説明するための平面図 従来の電子回路実装構造体の製造方法を説明するための断面図であり、（ａ）は半導体素子のバンプと回路基板の電極端子とを位置決めした状態を示す断面図、（ｂ）は加圧と加熱を行って半導体素子を回路基板に接合した後の状態を示す断面図 従来の別の構成の電子回路実装構造体を説明するための図であり、（ａ）は従来一般的に用いられている半導体素子のバンプ形成面を示す平面図、（ｂ）は接合材料の流動を規制するためのダミーバンプを形成した半導体素子のバンプ形成面を示す平面図 従来のさらに別の構成の電子回路実装構造体を説明するための図であり、（ａ）は液晶表示装置を例とした従来の電子回路実装構造体の要部断面図、（ｂ）はその電子回路実装構造体に用いられる半導体素子のバンプ形成面を示す平面図である。

符号の説明

１０、２０、３０、４０ 電子回路実装構造体
１１ａ〜１１ｆ、２１ａ〜２１ｄ、３１ａ〜３１ｄ、４１ａ〜４１ｄ 半導体素子
１２、２２ バンプ（接続用バンプ）
１３ 電極パッド
１４、２４ 回路基板
１５ 電極端子
１６、２５ 樹脂接着層
１７、２６ チップコンデンサ
１８ 基板保持具
１９ ボンディングツール
２３ ダミーバンプ
９１ 回路基板
９２ 半導体素子
９３ バンプ
９４ 熱硬化性樹脂シート
９５ 電極端子
９６ ボンディングツール
１０１ａ、１０１ｂ 半導体素子
１０２ａ、１０２ｂ バンプ
１０３ 接合材料
１０４ ダミーバンプ
１１１ 半導体素子
１１２ａ ゲートライン用バンプ
１１２ｂ 入力ライン用バンプ
１１２ｃ データライン用バンプ
１１３ 異方導電性樹脂
１１４ 液晶表示装置
１１４ａ 上部基板
１１４ｂ 下部基板
１１５ａ、１１５ｂ 電極配線

Claims (3)

1. 主面の周縁部を構成する各辺部にそれぞれ１列以上の配列構成で形成されたバンプを有し、前記各辺部のうちの少なくとも１つの所定の辺部に形成された前記バンプが、前記各辺部のうちの他の辺部に形成された前記バンプの列数よりも多い列数で設けられるか、あるいは前記他の辺部に形成された前記バンプの配列ピッチよりも短い配列ピッチで設けられた複数個の半導体素子と、
   前記各半導体素子の前記バンプに対応する位置に設けられた電極端子を有する基板と、
   前記半導体素子ごとに設けられ、前記各半導体素子の前記バンプと前記基板の前記電極端子とを電気的に接続した状態で前記各半導体素子を前記基板上に接着する各樹脂接着層と、を備え、
   前記各樹脂接着層は、前記各半導体素子の前記所定の辺部からのはみ出し量が、前記他の辺部からのはみ出し量よりも小さく、
   前記各半導体素子は、前記樹脂接着層のはみ出し量が小さい前記所定の辺部同士が隣接する配置で実装されている
   ことを特徴とする電子回路実装構造体。
2. 前記半導体素子の少なくとも１個においては、前記樹脂接着層のはみ出し量が小さい前記所定の辺部に形成された前記バンプにダミーバンプが含まれ、且つ前記ダミーバンプを含む前記バンプが２列以上で、かつ千鳥状に配置されており、
   前記基板の前記電極端子は、前記ダミーバンプ以外の前記バンプに対応する位置に設けられている
   ことを特徴とする請求項１記載の電子回路実装構造体。
3. 前記樹脂接着層は、その材料が絶縁性の熱硬化型樹脂または異方導電性樹脂からなることを特徴とする請求項１もしくは２のいずれかに記載の電子回路実装構造体。

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