JP2012033875A - 積層型半導体装置 - Google Patents

積層型半導体装置 Download PDF

Info

Publication number
JP2012033875A
JP2012033875A JP2011093906A JP2011093906A JP2012033875A JP 2012033875 A JP2012033875 A JP 2012033875A JP 2011093906 A JP2011093906 A JP 2011093906A JP 2011093906 A JP2011093906 A JP 2011093906A JP 2012033875 A JP2012033875 A JP 2012033875A
Authority
JP
Japan
Prior art keywords
semiconductor
semiconductor package
heat
stacked
wiring board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2011093906A
Other languages
English (en)
Inventor
Takehiro Suzuki
岳洋 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP2011093906A priority Critical patent/JP2012033875A/ja
Priority to US13/701,605 priority patent/US8779603B2/en
Priority to PCT/JP2011/064611 priority patent/WO2012002294A1/en
Publication of JP2012033875A publication Critical patent/JP2012033875A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

【課題】積層型半導体装置の半導体素子の温度低減効果を高めること。
【解決手段】積層型半導体装置５０は、半導体パッケージ１の上に、半導体パッケージ５が接続端子８を介して積層されて構成され、マザー基板５１に３次元実装される。積層型半導体装置５０は、半導体パッケージ１，５の間に配置された放熱部材１０を備えている。放熱部材１０は、半導体パッケージ１，５の両方に熱的に接触する接触部１０ａと、半導体パッケージ１，５の外周縁部よりも外方に張り出す張り出し部１０ｂとを有している。放熱部材１０の接触部１０ａには、複数の接続端子８が貫通する開口部１１が形成されている。
【選択図】図１

Description

本発明は、配線基板に半導体素子を実装した半導体パッケージを、２層以上積み重ねて３次元的に実装した積層型半導体装置に関するものである。
近年、デジタルカメラ、デジタルビデオカメラ、携帯電話を初め各種のデジタル機器では、軽薄短小化が進んでいる。それに伴い、より高密度な実装が可能な半導体パッケージが必要となっている。
現在、高密度実装が可能な形態として積層型半導体装置が注目されている。積層型半導体装置は、半導体素子を配線基板に実装した１つの半導体パッケージ上に、更に、別の半導体パッケージを接続して構成されている。半導体パッケージを３次元的に配置することで、実装面積を小さくすることができ高密度実装を可能としている。
しかしながら積層型半導体装置は、熱源である半導体素子が３次元的に配置されている。そのため、半導体素子からの放熱が十分でなく、半導体素子の温度上昇により、誤動作や、接続端子の接続不良を引き起こす可能性があった。すなわち、通常の半導体パッケージの場合は、半導体素子からの熱の多くは、接続端子を経由してマザー基板へ放出される。これに対して積層型半導体装置の場合、マザー基板に直接実装されていない半導体パッケージに実装されている半導体素子からの熱は、マザー基板への放熱を十分に行うことができなかった。
このような問題点を解決するため、特許文献１では、積層型半導体装置において、個々の半導体パッケージのそれぞれ放熱部材を貼り付け、空気中へ放熱させる方法が提案されている。
特開平８−２３６６９４号公報
特許文献１に記載の方法は、マザー基板に直接実装されていない半導体パッケージに実装された半導体素子から発生した熱を、放熱部材を介して空気中に放熱するものである。しかしながら、空気の熱伝導率は０．０２Ｗ／ｍＫと低いため、空気中への放熱効果は高いとは言い難い。
半導体素子から発生する熱は、半導体素子の機能アップに伴い多くなる。また、放熱効率は、高密度実装のために接続端子の小型化および多ピン化に伴い低下する。従って、発熱量が多い場合は、放熱部材を大きくするなどの対策が必要となるが、放熱部材の大きさには限度があり、あまり極端に大きくすることは現実的には不可能である。
そこで、本発明は、強制空冷を用いず、半導体パッケージサイズを極力大きくすることなく、各半導体パッケージの半導体素子の放熱効果を高めることができる積層型半導体装置を提供することを目的とするものである。
前述の目的を達成するために本発明における積層型半導体装置は、配線基板に実装された半導体素子を有する半導体パッケージを複数備え、前記複数の半導体パッケージが積層して配置され、前記複数の半導体パッケージのうち隣り合う一対の半導体パッケージの配線基板同士が複数の接続端子により電気的に接続され、マザー基板に実装される積層型半導体装置において、前記一対の半導体パッケージの間に配置され、前記一対の半導体パッケージの両方に熱的に接触する接触部と、前記接触部から前記一対の半導体パッケージの外周縁部よりも外方に張り出す張り出し部と、を有する放熱部材を備え、前記接触部には、前記複数の接続端子が貫通する開口部が形成されていることを特徴とする。
本発明によれば、一対の半導体パッケージの間に配置された放熱部材が、両方の半導体パッケージに熱的に接触している。従って一対の半導体パッケージのうち相対的にマザー基板とは反対側に配置された半導体パッケージの半導体素子により発生した熱は、放熱部材を介して相対的にマザー基板側に配置された半導体パッケージに伝熱され、最終的にマザー基板に伝熱させることができる。このように、空気に放熱する経路の他にマザー基板に伝熱する経路が形成されるので、各半導体パッケージの半導体素子の温度低減効果を向上させることができる。
本発明の第１の実施の形態に係る積層型半導体装置の概略構成を示す説明図であり、（ａ）は積層型半導体装置の断面図、（ｂ）は（ａ）の矢印Ｘ方向から見た放熱部材の平面図である。 本発明の第１の実施の形態に係る積層型半導体装置の第２の半導体パッケージと放熱部材の端部を拡大した断面図である。（ａ）は第２の半導体パッケージが第１の半導体パッケージ上に積層される前の断面図、（ｂ）は、第２の半導体パッケージが第１の半導体パッケージ上に積層された後の断面図である。 本発明の第１の実施の形態に係る積層型半導体装置の第１の半導体パッケージの断面図である。 本発明の第１の実施の形態に係る積層型半導体装置の放熱部材の平面図であり、（ａ）は放熱部材の開口部を２つの領域に形成した場合、（ｂ）は放熱部材の開口部を４つの領域に形成した場合を示している。 比較例の積層型半導体装置の模式図であり、（ａ）は比較例１の積層型半導体装置の模式図、（ｂ）は比較例２の積層型半導体装置の模式図、（ｃ）は比較例３の積層型半導体装置の模式図である。 本発明の第２の実施の形態に係る積層型半導体装置の断面図である。
（第１の実施の形態）
以下、本発明を実施するための第１の実施の形態を、図面を参照しながら詳細に説明する。図１（ａ）は、本発明の第１の実施の形態に係る積層型半導体装置５０の断面図である。
積層型半導体装置５０は、半導体パッケージを複数備えており、本実施の形態では、一対の半導体パッケージ、即ち第１の半導体パッケージ１及び第２の半導体パッケージ５を備えている。これら複数の半導体パッケージ１，５は、接続端子８としてのボール電極を介して積層され、マザー基板５１に３次元的に実装されている。つまり、第１の半導体パッケージ１の上に、第２の半導体パッケージ５が積層されている積層型半導体装置５０が、マザー基板５１上に実装されている。
第１の半導体パッケージ１は、第１の配線基板２（インターポーザとも言う）と、第１の配線基板２の一方の面（表面）に実装された第１の半導体素子３とを有している。第１の配線基板２の他方の面（裏面）には、複数の接続端子４が配置されている。接続端子４は、ボール電極としてのはんだボールである。第１の半導体パッケージ１の第１の配線基板２は、複数の接続端子４により、マザー基板５１に電気的に接続されている。第１の配線基板２の他方の面には、複数の電極パッド２１が設けられており、マザー基板５１の上面には複数の電極パッド５２が設けられている。これら電極パッド２１と電極パッド５２とが接続端子４により電気的・機械的に接続されている。
第２の半導体パッケージ５は、第２の配線基板６（インターポーザとも言う）と、第２の配線基板６の一方の面（表面）に実装された第２の半導体素子７とを有している。第２の配線基板６の他方の面（裏面）には、複数の接続端子８が配置されている。接続端子８は、ボール電極としてのはんだボールである。第１の半導体パッケージ１の第１の配線基板２の一方の面と、第２の半導体パッケージ５の第２の配線基板６の他方の面とは、複数の接続端子８により電気的に接続されている。第２の配線基板６の他方の面には、複数の電極パッド６１が形成されており、第２の配線基板６の一方の面には複数の電極パッド２２が形成されている。これら電極パッド６１と電極パッド２２とが接続端子８により電気的・機械的に接続されている。
一対の配線基板２，６は、各半導体素子３，７よりも平面の面積が大きく形成されている。したがって、第１の半導体パッケージ１の平面視の外形は、配線基板２の平面視の外形であり、第２の半導体パッケージ５の平面視の外形は、配線基板６の平面視の外形である。つまり、第１の半導体パッケージ１の外周縁部は、配線基板２の外周縁部であり、第２の半導体パッケージ５の外周縁部は配線基板６の外周縁部である。配線基板２，６は正方形形状に形成されており、そのサイズは一片が１１ｍｍ〜１４ｍｍが一般的である。また、半導体素子３、７も正方形形状に形成されており、そのサイズは一片が５ｍｍ〜９ｍｍで、厚さが０．１ｍｍ〜０．２ｍｍが一般的である。そして、複数の接続端子８は、半導体素子３のまわりに配置され、配線基板同士２，６を接続している。
隣り合う一対の半導体パッケージ１，５の間には、放熱部材１０が配置されている。放熱部材１０は、平板状に形成されている。放熱部材１０は、一対の半導体パッケージ１，５の両方に熱的に接触している接触部１０ａを有している。放熱部材１０の接触部１０ａは、第２の半導体パッケージ５の第２の配線基板６の裏面に熱伝導性接着剤９により接着固定されている。また放熱部材１０の接触部１０ａは、第１の配線基板２に実装された第１の半導体素子３の上面（実装面とは逆の面）に熱伝導性接着剤９により接着固定されている。これにより、放熱部材１０の接触部１０ａは、第２の半導体パッケージ５の第２の配線基板６に下面に面接触し、第１の半導体パッケージ１の第１の半導体素子３に上面に面接触している。
図１（ｂ）は、図１（ａ）の放熱部材１０を矢印Ｘ方向から見た平面図である。放熱部材１０の接触部１０ａには、各接続端子８との電気的な接触を避けるため、各接続端子８に対応した数の複数の貫通孔１１１，１１１…からなる開口部１１が形成されている。つまり、開口部１１は、各接続端子８に対応する位置に形成されたそれぞれの貫通孔１１１で構成されている。
開口部１１の各貫通孔１１１の大きさは、接続端子８の径よりも大きく設定されている。このような構成とすることで、放熱部材１０を半導体パッケージ１，５の全周から張り出させることを可能としている。このような構成により、特許文献１に記載されているように、接続端子を並列に配置し、その間に放熱部材を配置する場合に比べて、放熱効率は格段に高くなる。また、接続端子の数を３０〜４０％多く設置することの可能となる。
なお、熱伝導性接着剤９は、例えば、銀、アルミナ等の熱伝導性の高い材料をエポキシ系の樹脂に添加した材料等である。また、放熱部材１０の材料としては、例えば、銅（３９８Ｗ／ｍＫ）、アルミニウム（２３６Ｗ／ｍＫ）等の熱伝導性の高い材料等である。
放熱部材１０は、一対の半導体パッケージ１，５の外周縁部よりも外方に張り出す張り出し部１０ｂを有している。これにより、第２の半導体パッケージ５に実装された第２の半導体素子７から発せられる熱は、放熱部材１０により空気中への放出が行われる。本実施の形態では、張り出し部１０ｂは、一対の半導体パッケージ１，５の外周縁部の全体から張り出すように形成されている。
ここで、放熱部材１０の放熱効果は、放熱部材１０の張り出し部１０ｂにおける張り出し量に依存することが判明している。シミュレーション結果によると、張り出し量が６ｍｍまでは放熱効果は高いが、それ以上では除々に放熱効果は低くなり、２０ｍｍを越えると放熱効果が殆ど変わらなくなる。放熱効果を高めるために張り出し量を６ｍｍ程度まで大きくする方が放熱効果は高くなるが、隣接する部品との距離を考慮して張り出し量を片側２ｍｍ程度とする。つまり、放熱部材１０のサイズは１３ｍｍ〜１６ｍｍとし、厚さは０．１ｍｍ〜０．２ｍｍとするのが好ましい。なお、配線基板２，６の熱伝導率は、０．５〜０．６Ｗ／ｍＫ、はんだ電極である接続端子４，８の熱伝導率は、５０〜６０Ｗ／ｍＫ、半導体素子３，７の熱伝導率は、１１０〜１３０Ｗ／ｍＫ、放熱部材１０の熱伝導率は、１３０〜１４０Ｗ／ｍＫである。
次に、積層型半導体装置５０の製造方法について簡単に説明する。第２の半導体パッケージ５の第２の配線基板６の第２の半導体素子７が設置されていない面に熱伝導性接着剤９を塗布し、放熱部材１０をマウンタ等で位置合わせして、各接続端子８が開口部１１の各貫通孔１１１を貫通するように設置する。そして、放熱部材１０は搭載後、熱印加を行い熱伝導性接着剤９を硬化させる。なお、熱伝導性接着剤９は熱伝導性接着シートを使用しても良い。
熱伝導性接着剤としては、エポキシ系接着剤やウレタン系接着剤等を使用することができるが、熱伝導率は１０Ｗ／ｍＫ以上であることが好ましい。
次に、第２の半導体パッケージ５の接続端子８にはんだペーストを転写等の方法により付着させる。次に、第１の半導体パッケージ１の第１の半導体素子３の非能動面に熱伝導性接着剤９を塗布する。または、熱伝導性接着シートを予め第１の半導体素子３の非能動面に設置しておく。次に、第１の半導体パッケージ１と第２の半導体パッケージ５を位置合わせし、マウンタ等で第１の半導体パッケージ１の上に第２の半導体パッケージ５を搭載する。
その後、リフロー工程等により、接続端子８を介して第１の半導体パッケージ１と第２の半導体パッケージ５を電気的、機械的に接続し、更に、放熱部材１０を第１の半導体素子３とを接着させる。尚、熱伝導性接着剤の硬化が不足の場合は別途キュアを行い放熱部材１０と第１の半導体素子３を接着させる。本製造方法により、放熱部材を設置した積層型半導体装置５０が完成する。
なお、接続端子８と放熱部材１０が接触し電気的にショートするのを防ぐため、次のような工夫をすることができる。図２（ａ）は、第２の半導体パッケージ５が第１の半導体パッケージ１上に積層される前の断面図であり、図２（ｂ）は、第２の半導体パッケージ５が第１の半導体パッケージ１上に積層された後の断面図である。
図２（ａ）及び図２（ｂ）に示すように、放熱部材１０に形成された開口部１１の各貫通孔１１１は、第２の半導体パッケージ５側から第１の半導体パッケージ１側に向かって漸次広がるテーパ形状に形成されている。これは、図２（ａ）に示す実装前の接続端子８ａは、実装後は、図２（ｂ）に示すように縦方向が縮まり、横方向が広がる。そのため、実装後の接続端子８ｂの形状に合わせて、開口部１１の各貫通孔１１１を、第２の半導体パッケージ側から第１の半導体パッケージ側に向かって漸次広がるテーパ形状に形成することが有効である。
通常、開口部１１の各貫通孔１１１における第２の半導体パッケージ５の第２の配線基板６側の開口径は、放熱部材１０を搭載する際の搭載精度を考慮して、接続端子８ａの径と比較して０．０２ｍｍ程度大きくする。すなわち、接続端子８ａの径がΦ０．２〜０．３ｍｍ程度であれば第２の配線基板６側の開口径はΦ０．２２〜０．３２ｍｍ程度とする。一方、第２の半導体パッケージ５を第１の半導体パッケージ１に実装すると、接続端子８の形状は１５％程度横方向に広がる。従って、接続端子８の径はΦ０．２３〜０．３５ｍｍ程度となるため、第１の配線基板２側の開口径はΦ０．２５〜０．３７ｍｍ程度とする。
また、図３に示すように、開口部１１の各貫通孔１１１に絶縁処理を施してもよい。本実施の形態では、貫通孔１１１の側面１１１ａに絶縁部材１５を塗布している。絶縁部材１５は、例えば、絶縁性樹脂等がよく、更に、放熱効果を損なわないようにするために開口部１１の各貫通孔１１１のみに設置することが望ましい。
また、開口部１１の各貫通孔の形状は、図１（ｂ）に示したように接続端子毎に形成する以外に、接続端子の配置や間隔に応じて、図４（ａ）及び図４（ｂ）に示すように２つの領域もしくは４つの領域とすることも可能である。１つの領域には複数の接続端子が配置されている。
図４（ａ）においては、複数の接続端子８を２つの端子群８１Ａ，８１Ｂに区分けし、開口部１１は、それぞれの端子群８１Ａ，８１Ｂに対応する位置に形成されたそれぞれの貫通孔１１１Ａ，１１１Ｂで構成されている。図４（ｂ）においては、複数の接続端子８を４つの端子群８１Ａ，８１Ｂ，８１Ｃ，８１Ｄに区分けしている。開口部１１は、それぞれの端子群８１Ａ，８１Ｂ，８１Ｃ，８１Ｄに対応する位置に形成されたそれぞれの貫通孔１１１Ａ，１１１Ｂ，１１１Ｃ，１１１Ｄで構成さている。図１（ｂ）に示す形状が放熱効率は最も高いが、製造の容易さを考慮して、図４（ａ）及び図４（ｂ）としても良い。
このように、放熱部材１０には接続端子８に接触しないように接続端子８に対応する位置に開口部１１が形成されるので、放熱部材１０を接続端子８の数や位置に依存せずに半導体パッケージ１，５の外周縁部から外側に張り出して形成することができる。これにより、放熱部材１０が半導体パッケージ１，５の外周縁部から張り出す方向の自由度が増すので、放熱部材１０の張り出し部１０ｂによる空気中への放熱効果が高くなり、各半導体パッケージの半導体素子の温度低減効果を向上させることができる。
本実施の形態の積層型半導体装置５０では、放熱部材１０により一対の半導体パッケージ１，５を熱的に接触させている。これにより、第２の半導体パッケージ５の第２の半導体素子７から発せられる熱は、以下の５つの経路により放出される。
（１）第２の半導体パッケージ５の上方の空気中へ伝わる第１の放熱経路
（２）第２の半導体パッケージ５の下方の空気中へ伝わる第２の放熱経路
（３）第２の配線基板６、放熱部材１０及び半導体素子３を経由して第１の配線基板２に伝わる第１の伝熱経路
（４）第２の配線基板６及び接続端子８を経由して第１の配線基板２に伝わる第２の伝熱経路
（５）放熱部材１０を経由して空気中へ伝わる第３の放熱経路
これらの５つの経路を形成することにより、第２の半導体素子７の放熱効果を向上させることができる。
なお、第１の配線基板２に伝わった熱は、接続端子４を経由してマザー基板５１へ伝わることとなる。また、空気に放熱する経路においても、放熱部材１０が第２の半導体パッケージ５の外周縁部全体から張り出して形成されているので、放熱部材１０による空気中への放熱効果が高くなる。
以上、一対の半導体パッケージ１，５のうち相対的にマザー基板５１とは反対側に配置された半導体パッケージ５の半導体素子７により発生した熱は、放熱部材１０を介して相対的にマザー基板側に配置された半導体パッケージ１に伝熱される。そして、最終的にマザー基板５１に伝熱させることができる。このように、空気に放熱する経路の他にマザー基板５１に伝熱する経路が形成されるので、各半導体パッケージ１，５の半導体素子３，７の温度低減効果を向上させることができる。
なお、一般的に使用されている半導体素子は、温度が１２０℃を超えると誤動作を起こす可能性が高くなる。また１２０℃から１４０℃の間では、温度が１℃上昇する毎に誤動作の可能性は高くなる。また１４０℃以上の温度になると、その可能性は非常に高いが、温度に上昇による影響はあまりないことが知られている。従って、１２０℃から１４０℃の間において半導体素子の温度を１℃下げることは、技術的に非常に大きな意味を持つ。
尚、上記実施の形態では、ボール電極がはんだボールの場合について説明したが、これに限定するものではなく、ボール電極が球形状の剛体にはんだを塗布して構成される電極であってもよい。
また、上記実施の形態では、各配線基板に１つの半導体素子が実装される場合について説明したが、複数の半導体素子が実装される場合であっても本願発明は適用可能である。その際、半導体素子の実装される形態は、スタックドパッケージや、シングルパッケージのいずれであっても構わない。
また、上記実施の形態では、２つの半導体パッケージの場合について説明したが、３つ以上の半導体パッケージが積層される場合であっても本願発明は適用可能である。この場合、３つ以上の半導体パッケージのうち隣り合う一対の半導体パッケージが、第１の半導体パッケージ及び第２の半導体パッケージである。そして、一対の半導体パッケージの間に放熱部材をそれぞれ配置すればよい。
また、上記実施の形態において第２の半導体パッケージ５は、第２の半導体素子７を覆う封止樹脂を有しているが、本発明はこれに限られるものではない。また、上記実施の形態では、第１の半導体パッケージ１および第２の半導体パッケージ５は、ともに一つの半導体素子が実装されているが、複数の半導体素子が実装されていても構わない。
また、上記実施の形態では、半導体素子が配線基板におけるマザー基板とは反対側の面に実装される場合について説明したが、これとは逆に、半導体素子が配線基板におけるマザー基板側の面に実装される場合についても適用可能である。
また、上記実施の形態では、半導体パッケージが正方形形状の場合について説明したが、正方形以外の四角形でもよく、また、四角形以外の多角形でもよく、辺と辺とが交差する角部をカットしたものや湾曲させたもの等も含まれる。また、多角形以外の形状、例えば円形や楕円形など、平面視であらゆる形状のものが含まれる。
また、配線基板に半導体素子を実装する形態としては、特に限定するものではなく、フリップチップ実装や、ワイヤーボンディングにて接続しモールド樹脂等で覆ったものでもよい。
（実施例１）
積層型半導体装置５０の熱低減効果を確認するために、熱流体解析ソフト（ＦＬｏＴＨＥＲＭ Ｖ８．２ メンターグラフィックス社製）を使ってシミュレーションを実施した。積層型半導体装置５０のシミュレーションモデル形状、サイズを以下に示す。
第１の半導体パッケージ１の第１の配線基板２は、１１．５ｍｍ×１１．５ｍｍの正方形形状の基板である。その熱伝導率は平面方向で８０Ｗ／ｍｋ、厚さ方向で０．５Ｗ／ｍｋである。第１の半導体素子３は、５ｍｍ×５ｍｍの正方形形状であり、厚さは０．０５ｍｍである。その熱伝導率は２５℃において平面方向で１１７．５Ｗ／ｍｋである。接続端子４は１２０個形成し、その形状は、断面が０．３４ｍｍ×０．３４ｍｍの正方形形状で、高さが０．２ｍｍの正四角柱形状とした。
第２の半導体パッケージ５の第２の配線基板６は、１１．５ｍｍ×１１．５ｍｍの正方形形状の基板である。その熱伝導率は平面方向で８０Ｗ／ｍｋ、厚さ方向で０．５Ｗ／ｍｋである。第２の半導体素子７は、５ｍｍ×５ｍｍの正方形形状であり、厚さは０．１ｍｍである。その熱伝導率は２５℃において平面方向で１１７．５Ｗ／ｍｋである。第２の半導体素子７を覆う樹脂部は、１１．５ｍｍ×１１．５ｍｍの正方形形状であり、厚さは０．４５ｍｍである。その熱伝導率は０．８Ｗ／ｍｋである。接続端子８は４４１個形成し、その形状は断面が０．３４ｍｍ×０．３４ｍｍの正方形形状で、高さが０．２ｍｍの正四角柱形状とした。
放熱部材１０は、図４（ｂ）に示した、開口部１１の貫通孔が４箇所設けられているものを使用した。放熱部材の外径は、１３．５ｍｍ×１３．５ｍｍの正方形形状であり厚さは０．１ｍｍである。放熱部材１０は半導体パッケージ１および２の各辺のから１ｍｍ張り出した位置に配置されている。外径面積は１８２．２５ｍｍ２であり、第２の配線基板６と接着されている箇所のサイズは５ｍｍ×５ｍｍであり、開口部の貫通孔の１箇所の面積は２３．５６２５ｍｍ２であり、４つの貫通孔の面積の合計は９４．２５ｍｍとした。放熱部材１０の熱伝導率は平面方向で１３７Ｗ／ｍｋとした。
シミュレーションは、第１の半導体パッケージ１に１．５Ｗ、第２の半導体パッケージ５に１．２Ｗを印加して、半導体パッケージ５からの熱の挙動を求めた。シミュレーションの結果、半導体パッケージ５から上方の空気中への放熱量は０．２５Ｗであり、下方の空気中への放熱量は０．１６Ｗであった。また、半導体パッケージ５から放熱部材１０を経由して第１の半導体パッケージ１への伝熱量は０．１８Ｗであり、接続端子８を経由して第１の半導体パッケージ１への伝熱量は０．４６Ｗであった。また、半導体パッケージ５から放熱部材１０を経由して空気中への放熱量は０．１４Ｗであった。また、この時の第１の半導体素子３の温度は１２６℃、第２の半導体素子７の温度は１３４℃であった。それらの結果を表１に示す。
実施例１の場合、第２の半導体パッケージ５に印加された１．２Ｗの熱のうち０．５５Ｗが放熱され０．６４Ｗが伝熱される。従って、トータル１．１９Ｗの熱が第２の半導体パッケージ５から放出され、第２の半導体パッケージ５にとどまる熱量は０．０１Ｗである。
（比較例１）
比較のため、実施例１に対して放熱部材を配置せず、第１の半導体パッケージ１と第２の半導体パッケージ５は、熱的には接続端子８のみで接続されている積層型半導体装置１００を比較例１とした。模式図を図５（ａ）に示す。第１の半導体パッケージ１、第２の半導体パッケージ５の仕様は実施例１と同様であるが、接続端子８の数は１６０とした。
比較例１の場合、第２の半導体パッケージ５の第２の半導体素子７から発せられる熱は、以下の３つの経路により放出される。
（１）第２の半導体パッケージの上方の空気中へ伝わる放熱経路
（２）第２の半導体パッケージの下方の空気中へ伝わる放熱経路
（４）接続端子８を経由して第１の配線基板２に伝わる伝熱経路
実施例１と同様に、第１の半導体パッケージ１に１．５Ｗ、第２の半導体パッケージ５に１．２Ｗを印加して、半導体パッケージ５からの熱の挙動を求めた。シミュレーションの結果、半導体パッケージ５から上方の空気中への放熱量は０．３１Ｗであり、下方の空気中への放熱量は０．２５Ｗであった。また、接続端子８を経由して第１の配線基板２への伝熱量は０．６１Ｗであった。また、この時の第１の半導体素子３の温度は１２６℃、第２の半導体素子７の温度は１４２℃であった。それらの結果を表１に示す。
比較例１の場合、第２の半導体パッケージ５に印加された１．２Ｗの熱のうち０．５６Ｗが放熱され０．６１Ｗが伝熱される。従って、トータル１．１７Ｗの熱が第２の半導体パッケージ５から放出され、第２の半導体パッケージ５にとどまる熱量は０．０３Ｗである。すなわち、実施例１と比較すると３倍の熱量が第２の半導体パッケージ５にとどまるっている。これにより、第２の半導体素子７の温度が８℃高くなっている。
（比較例２）
実施例１に対して放熱部材を配置せず、第１の半導体パッケージ１に実装された半導体素子３と第２の半導体パッケージ５は、導電性樹脂２１０で接続されている積層型半導体装置２００を比較例２とした。模式図を図５（ｂ）に示す。第１の半導体パッケージ１、第２の半導体パッケージ５の仕様は実施例１と同様であるが、接続端子８の数は１６０とした。
比較例２の場合、第２の半導体パッケージ５の第２の半導体素子７から発せられる熱は、以下の４つの経路により放出される。
（１）第２の半導体パッケージの上方の空気中へ伝わる放熱経路
（２）第２の半導体パッケージの下方の空気中へ伝わる放熱経路
（３）導電性樹脂２１０及び半導体素子３を経由して第１の配線基板２に伝わる伝熱経路
（４）接続端子８を経由して第１の配線基板２に伝わる伝熱経路
実施例１と同様に、第１の半導体パッケージ１に１．５Ｗ、第２の半導体パッケージ５に１．２Ｗを印加して、第２の半導体パッケージ５からの熱の挙動を求めた。シミュレーションの結果、第２の半導体パッケージ５から上方の空気中への放熱量は０．２９Ｗであり、下方の空気中への放熱量は０．１５Ｗであった。また、第２の半導体パッケージ５から導電性樹脂２１０及び半導体素子３を経由して第１の配線基板２に伝わる伝熱量は０．２７Ｗであり、接続端子８を経由して第１の配線基板２への伝熱量は０．４７Ｗであった。また、この時の第１の半導体素子３の温度は１２９℃、第２の半導体素子７の温度は１３６℃であった。それらの結果を表１に示す。
比較例２の場合、第２の半導体パッケージ５に印加された１．２Ｗの熱のうち０．４４Ｗが放熱され０．７４Ｗが伝熱される。従って、トータル１．１８Ｗの熱が第２の半導体パッケージ５から放出され、第２の半導体パッケージ５にとどまる熱量は０．０２Ｗである。すなわち、実施例１と比較すると２倍の熱量が第２の半導体パッケージ５にとどまるっている。これにより、第２の半導体素子７の温度が２℃高くなっている。
（比較例３）
実施例１に対して放熱部材は配置するが、放熱部材３１０は第２の半導体パッケージ５にのみ導電性樹脂で接続されている積層型半導体装置３００を比較例２とした。模式図を図５（ｃ）に示す。このとき第１の半導体パッケージ１と第２の半導体パッケージ５は、熱的には接続端子８のみにより接続されている。第１の半導体パッケージ１、第２の半導体パッケージ５、放熱部材３１０の仕様は実施例１と同様であるが、接続端子８の数は１２０とした。
比較例３の場合、第２の半導体パッケージ５の第２の半導体素子７から発せられる熱は、以下の４つの経路により放出される。
（１）第２の半導体パッケージの上方の空気中へ伝わる放熱経路
（２）第２の半導体パッケージの下方の空気中へ伝わる放熱経路
（４）接続端子８を経由して第１の配線基板２に伝わる伝熱経路
（５）放熱部材１０を経由して空気中へ伝わる放熱経路
実施例１と同様に、第１の半導体パッケージ１に１．５Ｗ、第２の半導体パッケージ５に１．２Ｗを印加して、第２の半導体パッケージ５からの熱の挙動を求めた。シミュレーションの結果、第２の半導体パッケージ５から上方の空気中への放熱量は０．２８Ｗであり、下方の空気中への放熱量は０．１１Ｗであった。また、接続端子８を経由して第１の半導体パッケージ１への伝熱量は０．５０Ｗであり、第２の半導体パッケージ５から放熱部材３１０を経由して空気中への放熱量は０．３０Ｗであった。また、この時の第１の半導体素子３の温度は１２６℃、第２の半導体素子７の温度は１３７℃であった。それらの結果を表１に示す。
比較例３の場合、第２の半導体パッケージ５に印加された１．２Ｗの熱のうち０．６９Ｗが放熱され０．５０Ｗが伝熱される。従って、トータル１．１９Ｗが放熱もしくは伝熱され、第２の半導体パッケージ５にとどまる熱量は０．０１Ｗであり実施例１と同じである。しかしながら、伝熱に比べ放熱は温度上昇を抑制する効果が少なくなるため、第２の半導体素子７の温度が３℃高くなっている。
Figure 2012033875
（第２の実施の形態）
次に、本発明を実施するための第２の実施の形態を、図面を参照しながら詳細に説明する。図６は、本発明の第２の実施の形態に係る積層型半導体装置６０の断面図である。なお、図１と同様の部材には同じ符号を付している。
図６における放熱部材１０の張り出し部１０ｂの先端が下方（マザー基板方向）に折り曲げられた形状となっている。なお折り曲げ形状部分は、張り出し部１０ｂの少なくとも１辺に設けられていれば良い。折り曲げる方向は、雰囲気温度が低い方向に折り曲げたほうが効率は良く、本実施の形態においては、マザー基板５１に直接実装され、熱が放出され易い第１の半導体パッケージ１側に折り曲げられている。
張り出し部分の形状に関して、その放熱効果を実施例１と同様のシミュレーションで検証した。シミュレーションは、張り出し部分を水平方向に１．５ｍｍ張り出した場合と、水平方向に１ｍｍ張り出し、更に下方に０．５ｍｍ折り曲げられた形状の場合で比較した。その結果、第２の半導体パッケージ５の温度は、下方に折り曲げられた形状の方が、１．５℃温度が低くなることが確認できた。
１ 第１の半導体パッケージ
２ 第１の配線基板
３ 第１の半導体素子
５ 第２の半導体パッケージ
６ 第２の配線基板
７ 第２の半導体素子
８ 接続端子
１０ 放熱部材
１０ａ 接触部
１０ｂ 張り出し部
１１ 開口部
５０，６０ 積層型半導体装置
５１ マザー基板

Claims (7)

  1. 配線基板に実装された半導体素子を有する半導体パッケージを複数備え、前記複数の半導体パッケージが積層して配置され、前記複数の半導体パッケージのうち隣り合う一対の半導体パッケージの配線基板同士が複数の接続端子により電気的に接続され、マザー基板に実装される積層型半導体装置において、
    前記一対の半導体パッケージの間に配置され、前記一対の半導体パッケージの両方に熱的に接触する接触部と、前記接触部から前記一対の半導体パッケージの外周縁部よりも外方に張り出す張り出し部と、を有する放熱部材を備え、
    前記接触部には、前記複数の接続端子が貫通する開口部が形成されていることを特徴とする積層型半導体装置。
  2. 前記開口部は、前記各接続端子に対応する位置に形成されたそれぞれの貫通孔で構成されていることを特徴とする請求項１に記載の積層型半導体装置。
  3. 前記開口部は、前記複数の接続端子を区分けして得られるそれぞれの端子群に対応する位置に形成されたそれぞれの貫通孔で構成されていることを特徴とする請求項１に記載の積層型半導体装置。
  4. 前記接触部は、前記一対の半導体パッケージのうち一方の半導体パッケージの配線基板に面接触し、かつ他方の半導体パッケージの半導体素子に面接触していることを特徴とする請求項２又は３に記載の積層型半導体装置。
  5. 前記接続端子は、ボール電極であり、前記貫通孔は、前記一方の半導体パッケージ側から前記他方の半導体パッケージ側に向かって漸次広がるテーパ形状に形成されていることを特徴とする請求項４に記載の積層型半導体装置。
  6. 前記張り出し部は、マザー基板側に折り曲げられた形状であることを特徴とする請求項１乃至５のいずれか１項に記載の積層型半導体装置。
  7. 第１の配線基板に第１の半導体素子が実装された第１の半導体パッケージと、第２の配線基板に第２の半導体素子が実装された第２の半導体パッケージと、を備え、前記第１の半導体パッケージの上に前記第２の半導体パッケージが積層して配置され、前記第１の配線基板と前記第２の配線基板とが複数の接続端子により電気的に接続され、マザー基板に実装される積層型半導体装置において、
    前記第１の半導体パッケージと前記第２の半導体パッケージとの間に配置され、前記第１の半導体素子及び前記第２の配線基板の両方に熱的に接触する接触部と、前記接触部から前記第１の半導体パッケージ及び前記第２の半導体パッケージの外周縁部よりも外方に張り出す張り出し部と、を有する放熱部材を備え、
    前記第２の半導体素子の熱を、前記第２の配線基板、前記放熱部材及び前記第１の半導体素子を経由して前記第１の配線基板へ伝熱する第１の伝熱経路と、前記第２の半導体素子の熱を、前記第２の配線基板及び前記複数の接続端子を経由して前記第１の配線基板へ伝熱する第２の伝熱経路と、が形成されていることを特徴とする積層型半導体装置。
JP2011093906A 2010-06-30 2011-04-20 積層型半導体装置 Withdrawn JP2012033875A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2011093906A JP2012033875A (ja) 2010-06-30 2011-04-20 積層型半導体装置
US13/701,605 US8779603B2 (en) 2010-06-30 2011-06-20 Stacked semiconductor device with heat dissipation
PCT/JP2011/064611 WO2012002294A1 (en) 2010-06-30 2011-06-20 Stacked semiconductor device with heat dissipating member

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010150242 2010-06-30
JP2010150242 2010-06-30
JP2011093906A JP2012033875A (ja) 2010-06-30 2011-04-20 積層型半導体装置

Publications (1)

Publication Number Publication Date
JP2012033875A true JP2012033875A (ja) 2012-02-16

Family

ID=44513324

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011093906A Withdrawn JP2012033875A (ja) 2010-06-30 2011-04-20 積層型半導体装置

Country Status (3)

Country Link
US (1) US8779603B2 (ja)
JP (1) JP2012033875A (ja)
WO (1) WO2012002294A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015012170A (ja) * 2013-06-28 2015-01-19 キヤノン株式会社 積層型半導体装置、プリント回路板及び積層型半導体装置の製造方法
US9029998B2 (en) 2013-05-16 2015-05-12 Samsung Electronics Co., Ltd. Semiconductor package device
KR20160065676A (ko) * 2014-12-01 2016-06-09 삼성전자주식회사 열전도 필름을 가진 반도체 패키지

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102522380B (zh) 2011-12-21 2014-12-03 华为技术有限公司 一种PoP封装结构
KR20150049622A (ko) 2013-10-30 2015-05-08 삼성전자주식회사 패키지 온 패키지 장치
FR3012670A1 (fr) * 2013-10-30 2015-05-01 St Microelectronics Grenoble 2 Systeme electronique comprenant des dispositifs electroniques empiles munis de puces de circuits integres
KR102190390B1 (ko) 2013-11-07 2020-12-11 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
FR3079068B1 (fr) * 2018-03-13 2023-05-26 St Microelectronics Grenoble 2 Dispositifs electroniques et procedes de fabrication
US11538731B2 (en) * 2019-03-28 2022-12-27 Intel Corporation Thermal solutions for package on package (PoP) architectures
US11557526B2 (en) 2020-06-24 2023-01-17 Micron Technology, Inc. Substrates for semiconductor device assemblies and systems with improved thermal performance and methods for making the same
CN113113374A (zh) * 2021-04-08 2021-07-13 重庆群崴电子材料有限公司 一种封装用圆球及其封装结构

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2944449B2 (ja) 1995-02-24 1999-09-06 日本電気株式会社 半導体パッケージとその製造方法
US6297960B1 (en) * 1998-06-30 2001-10-02 Micron Technology, Inc. Heat sink with alignment and retaining features
US20050056921A1 (en) * 2003-09-15 2005-03-17 Staktek Group L.P. Stacked module systems and methods
US20060056921A1 (en) 2004-08-30 2006-03-16 Simmons Robert J Slab-embedded precision height-and-tilt-adjustable plinth anchoring for a column base
JP5116268B2 (ja) 2005-08-31 2013-01-09 キヤノン株式会社 積層型半導体装置およびその製造方法
JP4800253B2 (ja) * 2007-04-04 2011-10-26 新光電気工業株式会社 配線基板の製造方法
US7863732B2 (en) 2008-03-18 2011-01-04 Stats Chippac Ltd. Ball grid array package system
US8039942B2 (en) 2008-06-17 2011-10-18 Stats Chippac Ltd. Ball grid array package stacking system
US7871862B2 (en) 2008-09-08 2011-01-18 Stats Chippac Ltd. Ball grid array package stacking system
JP2010150242A (ja) 2008-11-19 2010-07-08 Daiichi Sankyo Healthcare Co Ltd アンレキサノクスとエフェドリン類を含有する経口用医薬組成物

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9029998B2 (en) 2013-05-16 2015-05-12 Samsung Electronics Co., Ltd. Semiconductor package device
JP2015012170A (ja) * 2013-06-28 2015-01-19 キヤノン株式会社 積層型半導体装置、プリント回路板及び積層型半導体装置の製造方法
KR20160065676A (ko) * 2014-12-01 2016-06-09 삼성전자주식회사 열전도 필름을 가진 반도체 패키지
KR102335771B1 (ko) 2014-12-01 2021-12-06 삼성전자주식회사 열전도 필름을 가진 반도체 패키지

Also Published As

Publication number Publication date
US20130075887A1 (en) 2013-03-28
WO2012002294A1 (en) 2012-01-05
US8779603B2 (en) 2014-07-15

Similar Documents

Publication Publication Date Title
JP2012033875A (ja) 積層型半導体装置
TWI529878B (zh) 集成電路封裝件及其裝配方法
JP5579402B2 (ja) 半導体装置及びその製造方法並びに電子装置
JP5543125B2 (ja) 半導体装置および半導体装置の製造方法
US20140029201A1 (en) Power package module and manufacturing method thereof
KR101388737B1 (ko) 반도체 패키지, 반도체 모듈, 및 그 실장 구조
US10461061B2 (en) Apparatuses and methods for semiconductor die heat dissipation
CN111627871A (zh) 半导体封装件
JP2006196709A (ja) 半導体装置およびその製造方法
JP2017188545A (ja) インターポーザ付き電子部品
US8803304B2 (en) Semiconductor package and manufacturing method thereof
JP5527806B2 (ja) 半導体装置の製造方法
US9635762B2 (en) Semiconductor package
JP2009135391A (ja) 電子装置およびその製造方法
US10964627B2 (en) Integrated electronic device having a dissipative package, in particular dual side cooling package
JP4894347B2 (ja) 半導体集積回路素子搭載用基板および半導体装置
JP4942452B2 (ja) 回路装置
TWI435667B (zh) 印刷電路板組件
JP2012190871A (ja) 半導体装置およびその製造方法
JP4657262B2 (ja) 半導体装置
JP2012227320A (ja) 半導体装置
JP2012178607A (ja) リードフレーム
CN210928114U (zh) 一种散热型轻质多层电路板
JP6141120B2 (ja) 半導体装置
WO2014171403A1 (ja) 半導体装置

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20120203

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20130228

A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20140701