JP5579402B2 - 半導体装置及びその製造方法並びに電子装置 - Google Patents

半導体装置及びその製造方法並びに電子装置 Download PDF

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Description

本発明は、半導体装置及びその製造方法並びに電子装置に関し、特にチップ積層体を備えた半導体装置及びその製造方法並びに電子装置に関する。
近年、実装面積を小さくするため、垂直方向に複数のチップを積層した、チップ・オン・チップ（ＣＯＣ）型の半導体装置が注目されている。このようなＣＯＣ型半導体装置としては、特開２００６−２６９８６１号公報（特許文献１）または特開２００７−６６９３２号公報（特許文献２）に記載されたものが知られている。
これら特許文献に開示されているＣＯＣ型半導体装置は、下部配線基板、所定の配線等が形成された配線基板、貫通電極を介して他の半導体チップと電気的に接続されたチップ積層体、前記チップ積層体の上方に配置された上部基板、及び下部配線基板と上部基板の間に配置されて半導体チップを封止する封止体とから構成されている。
またＣＯＣ型の半導体装置として、放熱板を支持体として用いる技術として、例えば特開２００６−３１９２４３号公報（特許文献３）がある。
この特許文献３では、チップ積層体の間にモールドが入りきらないことによって発生するボイドを防止するため、モールド樹脂の形成前に、チップ積層体の隙間にアンダーフィル材を充填して、隙間を埋め、その後にモールド樹脂を形成している。
特開２００６−２６９８６１号公報 特開２００７−６６９３２号公報 特開２００６−３１９２４３号公報
しかしながら、特許文献３では、チップ積層体にアンダーフィル材を注入する際に、図１５（ａ）に示すように、アンダーフィル材１３４がチップ積層体１２０の隙間に十分行き渡る前に、アンダーフィル材１３４が金属板１１２の上面１１２ａ上に広がってフィレット部１３４ａの形状が不安定になる。その後、図１５（ｂ）に示すように、アンダーフィル材１３４を覆うための樹脂封止体を１３６を形成すると、チップ積層体１２０を構成する半導体チップ１２２、１２２の間にボイドＢが発生する恐れがある。このボイドＢの発生によっては、リフロー時のクラック等が更に生じ、半導体装置の信頼性を低下させてしまうことになる。
本発明の半導体装置は、チップ搭載部を有すると共に、チップ搭載部の周囲に封止材流出防止体が設けられた基板と、複数の半導体チップが相互に積層されてなると共にチップ搭載部上に搭載されたチップ積層体と、複数のチップの間を埋めるよう形成された第１の封止体と、を備えることを特徴とする。
また、本発明の半導体装置の製造方法は、チップ搭載部を有すると共に、チップ搭載部の周囲に封止材流出防止体が設けられた基板を用意する工程と、複数の半導体チップが相互に積層されてなるチップ積層体を、基板のチップ搭載部上に搭載する工程と、未硬化状態の第１の封止体をチップ搭載部の周囲に設けられた封止材流出防止体によって堰き止めた状態でチップ積層体の側面を覆うと共に複数の半導体チップの間に充填する工程と、第１の封止体を硬化する工程と、を備えることを特徴とする。
本発明の半導体装置は、基板上において、チップ搭載部の周囲に封止材流出防止体が設けられていることにより、複数のチップ間を埋めるよう形成された第１の封止体の基板上での広がりを制限することができ、複数の半導体チップ間に第１の封止体を十分行き渡らせることができ、ボイドの発生を防止することができる。
また、本発明の半導体装置の製造方法は、未硬化状態の第１の封止体をチップ搭載部の周囲に設けられた封止材流出防止体によって堰き止めた状態でチップ積層体の側面を覆うと共に複数の半導体チップの間に充填する工程を備えることによって、未硬化状態の第１の封止材の基板上での広がりを制限することができ、複数の半導体チップ間に第１の封止体を十分行き渡らせることができ、ボイドの発生を防止することができる。
本発明によれば、第１の封止体の基板上での広がりを防ぎ、積層された半導体チップ間におけるボイドの発生が防止され、半導体装置の信頼性を高めることができる。
本発明の第１の実施形態を示すＣＯＣ型半導体装置の外部端子面を示す平面図である。 図１のＡ−Ａ‘線の断面図である。 本発明の第１の実施形態の半導体装置の製造に用いるメタル基板を示す図であって、（ａ）は平面図であり、（ｂ）は（ａ）のＢ−Ｂ‘線に対応する断面図である。 本発明の第１の実施形態の半導体装置の製造方法を説明する断面図である。 本発明の第１の実施形態の半導体装置の製造方法を説明する断面図である。 本発明の第１の実施形態の半導体装置の製造方法を説明する断面図である。 本発明の第１の実施形態の半導体装置の製造方法を説明する断面図である。 本発明の第１の実施形態の半導体装置の製造方法を説明する断面図である。 本発明の第１の実施形態の半導体装置の製造方法を説明する断面図である。 本発明の第２の実施形態の半導体装置を示す断面図である。 本発明の第２の実施形態の半導体装置の製造に用いるメタル基板を示す図であって、（ａ）は平面図であり、（ｂ）は（ａ）のＦ−Ｆ‘線に対応する断面図である。 本発明の第２の実施形態の半導体装置の製造方法を説明する断面図である。 本発明の第２の実施形態の半導体装置の製造方法を説明する断面図である。 本発明の第１の実施形態の半導体装置を実装した電子装置を示す断面図である。 従来の半導体装置を示す断面模式図である。
以下、本発明の第１の実施形態である半導体装置について図面を参照して詳述する。
図１は、本発明の第１の実施形態を示すＣＯＣ型半導体装置の外部端子面を示す平面図であり、図２は、図１のＡ−Ａ‘線の断面図である。
ＣＯＣ型半導体装置１０は、略四角形のメタル基板１２を備えている。メタル基板１２は、例えば０．２ｍｍ厚の鉄・ニッケル合金の４２アロイからなる。メタル基板１２の主表面１２ａには、以下に述べるチップ積層体２０を載置する凹部１６が形成されている。メタル基板１２の凹部１６は、チップ積層体２０を載置するチップ搭載部１４を構成している。メタル基板１２の凹部１６の厚さは、メタル基板１２の他の部位より薄く、例えば０．１ｍｍ厚程度である。メタル基板１２の主表面１２ａと凹部１６との間の段差部には、傾斜面からなる壁状堰止部１８（封止材流出防止体）が設けられている。すなわち、メタル基板１２の主表面１２ａに凹部１６が形成され、凹部１６にチップ搭載部１４が設けられ、チップ搭載部１４の周囲には壁状堰止部１８（凸部）が設けられている。このようにして、封止材流出防止体は基板１２と同じ材料で形成される。壁状堰止部１８の高さは、後述するチップ積層体用封止体３４（第１の封止体）が壁状堰止部１８を越えてメタル基板１２の主表面１２ａ上に流れ出さない程度の高さにすればよい。また、壁状堰止部１８は、傾斜面でなく垂直な面であってもよい。
メタル基板１２のチップ搭載部１４上に、チップ積層体２０が搭載される。チップ積層体２０は、例えばダイナミック・ランダム・アクセスメモリ（ＤＲＡＭ）の回路層２２ａが形成されたＤＲＡＭチップ２２（半導体チップ）を４個と、これらＤＲＡＭチップ２２を制御するためのインターフェース（ＩＦ）チップ２４（半導体チップ）とが積層されて構成されている。ＩＦチップ２４には、ＩＦ回路を有する回路層２４ａが形成されている。ＤＲＡＭチップ２２及びＩＦチップ２４には、それぞれ主表面側及び裏面側に複数の柱状のバンプ電極２６、２８が形成されている。各半導体チップの主表面側のバンプ電極２６は、貫通電極３０を介して、裏面側のバンプ電極２８に電気的に接続されている。ＤＲＡＭチップ２２とＩＦチップ２４は、回路層２２ａ、２４ａをメタル基板１２側に向けて積層されている。そして、それぞれの半導体チップのバンプ電極２６と、隣接する別の半導体チップのバンプ電極２８とが電気的に接合されている。
チップ積層体２０は、絶縁性の接着部材３２、例えばポリイミド基材の両面に接着層が形成されたダイ・アタッチド・フィルム材（ＤＡＦ）によって、メタル基板１２の略中央位置に接着固定されている。メタル基板１２とメタル基板１２に隣接するＤＲＡＭチップ２２のバンプ電極２８とは、ＤＡＦ材３２によって絶縁されている。また、ＤＡＦ材として熱伝導性の高い材料を用いることにより、チップ積層体２０からの熱を効率的にメタル基板１２に伝達することができ、放熱性が向上する。なお、メタル基板１２は銅等の放熱性の高い材料を用いることにより、さらに放熱性を向上させることができる。
また、メタル基板１２上には、チップ積層体２０を覆うチップ積層体用封止体３４（第１の封止体）が形成されている。チップ積層体用封止体３４は、ＩＦチップ２４の主表面２４ｂ側（配線基板３８と対向する面側）を露出させた状態でチップ積層体２０を覆っている。チップ積層体用封止体３４は、絶縁性材料からなるアンダーフィル材で構成されており、メタル基板１２上のチップ積層体２０を構成する各々の半導体チップ２２，２４の間に充填されるとともに、チップ積層体２０の側面を覆っている。また、チップ積層体用封止体３４は、壁状堰止部１８によってメタル基板１２上で係止されている。そして、チップ積層体用封止体３４のうち、チップ積層体２０の側面を覆う部分がフィレット部３４ａとされている。本実施形態におけるフィレット部３４ａは、流動状態の封止体が壁状堰止部１８によって堰き止められて硬化されたことで、チップ積層体２０の側面全周に渡って一定の形状を有している。
更に、メタル基板１２上には、チップ積層体用封止体３４を更に囲むようにモールド成形された樹脂封止体３６（第２の封止体）が設けられている。樹脂封止体３６は、チップ積層体用封止体３４と異なる材料にて半導体チップ２２，２４の側面（チップ積層体２０の側面）に形成されている。また、封止材流出防止体の外周が、樹脂封止体３６と同一平面になるよう形成されている。
ＩＦチップ２４の主表面２４ｂ側には、メタル基板１２より小さい面積でほぼ四角形状を有する配線基板３８が配置されている。配線基板３８は、チップ積層体２０のチップ搭載部１４と反対側の面に配置されると共にチップ積層体２０と電気的に接続されている。配線基板３８は、例えば１００μｍ厚のポリイミド基材からなるフレキシブル基板であり、配線基板３８の両面に所定の配線４５が形成されている。配線基板３８の主表面３８ａ側の配線４５は、絶縁膜、例えばソルダーレジスト４０で覆われている。配線基板３８の主表面３８ａと反対側の面には、複数の接続パッド４１が形成されている。また、配線基板３８の主表面３８ａには、複数のランド部４２が形成されている。接続パッド４１とランド部４２とはそれぞれ配線４５により電気的に接続されている。複数のランド部４２は、配線基板３８上に所定の間隔、例えば０．８ｍｍの間隔で格子状に配置されている。チップ積層体２０とフレキシブルな配線基板３８とは、フリップチップ接合により接合される。
ＩＦチップ２４の主表面２４ｂ側に設けられた主表面側バンプ電極２６ａには、それぞれ金等からなるワイヤバンプもしくは半田バンプ４４が形成されている。主表面側バンプ電極２６ａは、半田バンプ４４を介して配線基板３８の接続パッド４１に電気的に接続されている。また、配線基板３８の裏面側とＩＦチップの主表面側との間にはアンダーフィル材からなる配線基板間用封止体４６が充填されており、この配線基板間用封止体４６により半田バンプ４４を保護し、かつ配線基板３８を接着固定している。また、配線基板３８の主表面３８ａの複数のランド部４２には半導体装置の外部端子となる半田ボール４８がそれぞれ搭載されている。
以上、説明したように、貫通電極３０を介することにより電気的に接続された、複数のＤＲＡＭチップ２２（半導体チップ）とＩＦチップ２４（半導体チップ）からなるチップ積層体２０と、チップ積層体２０を搭載するメタル基板１２と、チップ積層体２０のＩＦチップ２４と電気的に接続された配線基板３８とから半導体装置１０を構成することにより、大容量で電気特性の高い小型の半導体装置１０を実現できる。また、チップ積層体２０を載設するメタル基板１２を設けたことにより、高放熱、かつ機械的強度を向上できる。
また、メタル基板１２の主表面１２ａのチップ搭載部１４をメタル基板１２の他の部位より薄く、チップ搭載部位の周辺部位を厚く構成したことにより、半導体装置１０を薄型化できるとともにメタル基板１２の強度を確保することができる。
さらに、メタル基板１２のチップ搭載部１４を他の部位より薄く構成したことで、メタル基板１２とチップ積層体用封止体３４との接着面積が大きくなり、メタル基板１２とチップ積層体用封止体３４の接着強度を向上することができ、半導体装置１０の機械的強度を向上できる。
また、メタル基板１２のチップ搭載部１４を構成する凹部１６に、壁状堰止部１８（封止材流出防止体）を形成する。かくして、チップ積層体用封止体３４が、チップ搭載部１４からメタル基板１２の主表面上に流れ出ることを防止でき、よってチップ積層体用封止体３４のメタル基板１２上への広がりを防止できる。これによりチップ積層体２０の周囲でチップ積層体用封止体３４が良好なフィレット部３４ａを形成することができ、各半導体チップ間におけるボイドの発生を低減させ、半導体装置１０の信頼性を向上できる。
また、チップ積層体２０と、メタル基板１２より小さい面積のフレキシブルの配線基板３８とをフリップチップ接合で接合するので、外部端子から加わる応力を緩和でき、半導体装置１０の二次実装の信頼性が向上する。さらに、配線基板３８の設計変更により半導体装置１０の半田ボール４８（外部端子）の配置を容易に変更することができる。
次に、本発明の半導体装置の製造方法について、図面を参照して説明する。
図３（ａ）は、半導体装置の製造に用いるメタル基板を示す平面図、図３（ｂ）は、図３（ａ）のＢ−Ｂ‘線の断面図である。
メタル基板１２は、例えば０．２ｍｍ厚の鉄・ニッケル合金の４２アロイからなる板状のものを用意する。メタル基板１２は、モールド・アレイ・プロセス（ＭＡＰ）方式で処理されており、中央領域に複数のチップ搭載部１４がマトリックス状に配置されている。メタル基板１２の中央領域を囲む外側の領域には基板枠部５０が配置されており、基板枠部５０にはメタル基板１２の搬送及び位置決めのために所定の間隔で複数の位置決め孔５２が形成されている。メタル基板１２の主表面の基板枠部５０にはダイシングライン７０の位置を示すダイシング用マーク５４が設けられており、中央領域を封止した後もダイシングラインを認識可能にしている。
メタル基板１２のチップ搭載部１４は、メタル基板１２に凹部１６を設けることによって区画形成されており、他の部位より薄く、例えば０．１ｍｍ厚程度とされている。メタル基板１２のチップ搭載部１４を形成する凹部１６の外縁部には、傾斜面を有する壁状堰止部１８（凸部）が形成されている。メタル基板１２のチップ搭載部１４の基板厚は、薄く構成しているが、メタル基板１２の縦横を格子状に基板厚の厚い部位を設けているため、メタル基板の強度を確保できる。
次に、図４（ａ）〜図４（ｄ）は、半導体チップの積層工程を示す。
半導体チップの積層工程では、複数のＤＲＡＭチップ２２とＩＦチップ２４を積層し、各チップ２２，２４をそれぞれ、該貫通電極３０によって電気的に接続することで、チップ積層体２０をチップ搭載部１４上に形成する。
まず図４（ａ）に示すように、メタル基板１２のそれぞれのチップ搭載部１４上に接着部材であるＤＡＦ材３２を接着固定する。その後に、複数の貫通電極３０が形成されたＤＲＡＭチップ２２を、メタル基板１２に設けられたＤＡＦ材３２上に低温、例えば１５０℃で仮に固着される。次に、メタル基板１２に仮固着された１段目のＤＲＡＭチップ２２のバンプ電極２６に２段目のＤＲＡＭチップ２２のバンプ電極２８を例えば１５０℃で仮に固着することで、ＤＲＡＭチップ２２同士を積層する。さらに、図４（ｂ）に示すように、第２段目のＤＲＡＭチップ２２と同様に、３段目のＤＲＡＭチップ２２、４段目のＤＲＡＭチップ２２を順に仮固着する。なお、第２段目以降のＤＲＡＭチップ２２は、第１段目のＤＲＡＭチップ２２と同様にその回路層２２ａをメタル基板１２側に向けて積層される。
次に、ＩＦチップ２４を、積層したＤＲＡＭチップ２２上に積層する。ＩＦチップ２４は、図４（ｃ）に示すようにＩＦチップ２４のバンプ電極２８を第４段目以降のＤＲＡＭチップ２２の対向するバンプ電極２６に例えば１５０℃で仮固着することで積層する。このようにして、チップ積層体２０を形成する。その後、チップ積層体２０に高温、例えば３００℃で荷重を加えて、それぞれの半導体チップ２２、２４のバンプ電極２６，２８間を本圧着することでチップ積層体２０のそれぞれの半導体チップ２２，２４間が貫通電極を介して電気的に接合される。このようにしてメタル基板１２上の全てのチップ搭載部１４にチップ積層体２０が搭載される。なお、半導体チップ２２，２４の接合は、荷重だけでなく超音波も印加するようにしても良い。
次に、未硬化状態の積層体用封止体３４によってチップ積層体２０の側面を覆い、かつ未硬化状態の積層体用封止体３４をＤＲＡＭチップ２２同士の間及びＤＲＡＭチップ２２とＩＦチップ２４の間に充填するとともに、壁状堰止部１８によって未硬化の積層体用封止体３４を堰き止め、その後、積層体用封止体３４を硬化する。
まず図４（ｄ）に示すように、メタル基板１２上のそれぞれのチップ積層体２０の外周部に、未硬化状態の積層体用封止体３４を供給する。供給された未硬化状態の積層体用封止体３４は、毛細管現象によって、ＤＲＡＭチップ２２同士の間及びＤＲＡＭチップ２２とＩＦチップ２４の間の隙間に充填される。ここでメタル基板１２のチップ搭載部１４の周囲には、傾斜面からなる壁状堰止部１８が設けられている。このため、未硬化状態の積層体用封止体３４は、壁状堰止部１８によって堰き止められ、メタル基板１２の主表面１２ａ上への流出が防止される。その後、メタル基板１２を、例えば１８０℃程度でキュアすることで未硬化状態の積層体用封止体３４を硬化する。これによりチップ積層体２０の周囲に、良好なフィレット部３４ａを有するチップ積層体用封止体３４を形成できる。
次に、図５（ａ）〜図５（ｃ）には、半導体装置のモールド工程の工程図を示す。また、図６（ａ）は、モールド完了後のメタル基板の平面図を示し、図６（ｂ）には、図６（ａ）のＣ−Ｃ‘線の断面図を示す。
モールド工程では、チップ積層体２０を搭載したメタル基板１２を、図５（ａ）に示すようにトランスファモールド装置５６の上型金型５８と下型金型６０からなる成形金型にセットする。成形金型にはキャビティ６２が形成されており、キャビティ内にメタル基板１２上のチップ積層体２０が配置される。また、上型金型５８には弾力性のあるシート６４が配置されており、シート６４を介して上型金型５８と下型金型６０を型締めすることで、チップ積層体２０のＩＦチップ２４の主表面２４ｂに封止樹脂が回り込まないようにしている。また、成形金型にはゲート部６６が設けられている。
次に、図５（ｂ）に示すように、ゲート部６６からキャビティ６２に加熱溶融された封止樹脂を注入する。封止樹脂は、例えばエポキシ樹脂等の熱硬化性樹脂が用いられる。図５（ｃ）に示すように、メタル基板１２の一面側のキャビティ６２が封止樹脂で充填された状態で、所定の温度、例えば１８０℃程度でキュアすることで封止樹脂が熱硬化される。このようにして、図６（ａ）及び図６（ｂ）に示すように、メタル基板１２の複数のチップ搭載部１４を一括的に覆う樹脂封止体３６が形成される。その後、樹脂封止体３６を形成したメタル基板１２は、所定の温度、例えば２４０℃程度でリフローすることで硬化された樹脂封止体３６が得られる。ＩＦチップ２４の主表面２４ｂは、シート６４を介して上型金型５８に密着配置しているため、チップ積層体用封止体３４からＩＦチップ２４の主表面２４ｂが露出し、同時に主表面側パッド電極２６ａが露出するようになる。なお、チップ積層体２０の半導体チップ２２，２４間にチップ積層体用封止体３４を充填した後に、メタル基板１２を一括的に覆う樹脂封止体３６を形成することで、モールド時のチップ間へのボイド発生を低減できる。
次に、図７（ａ）〜図７（ｃ）には、半導体装置の配線基板の搭載工程を断面図で示す。
チップ積層体用封止体３４が形成されたメタル基板１２においては、図６に示すようにチップ積層体用封止体３４からＩＦチップ２４の主表面２４ｂが露出されている。そして図７（ａ）に示すように、ＩＦチップ２４の主表面２４ｂに配置された複数のバンプ電極２６ａ上に、それぞれワイヤバンプ４４を形成する。ワイヤバンプ４４は、例えば金等からなり、図示しないボンディング装置により溶融され、先端にボールが形成されたワイヤをＩＦチップ２４のバンプ電極２６ａ上に超音波で熱圧着することで接続し、その後ワイヤの後端を引き切ることで形成される。ＩＦチップ２４の全てのバンプ電極２６ａにワイヤバンプ４４を形成する。
次に、ＩＦチップ２４の主表面２４ｂ以外の部位に図示しない印刷用マスクを搭載し、図示しないスキージにてアンダーフィル材を供給する。これにより図７（ｂ）に示すように、ＩＦチップ２４の主表面２４ｂ上にアンダーフィル材を選択的に供給して配線基板間用封止体４６を形成する。なお、アンダーフィル材は配線基板の搭載後、ＩＦチップ２４と配線基板３８との隙間に注入して配線基板間用封止体４６を形成してもよい。
次に、各ＩＦチップ２４上に、図７（ｃ）に示すように配線基板３８を搭載する。配線基板３８は、略四角形でポリイミド基材の両面に配線が形成されたフレキシブル配線基板であり、メタル基板１２のチップ搭載部１４の面積より小さい面積で構成されている。ＩＦチップ２４のワイヤバンプ４４と配線基板３８の裏面に形成された複数の接続パッド４１とを熱圧着することで、チップ積層体２０と配線基板３８とが電気的に接続される。これに伴いＩＦチップ２４上に設けられた配線基板間用封止体４６は、配線基板３８の端部に広がり、メタル基板１２のチップ搭載部１４上に配線基板３８が接着固定される。チップ搭載部１４より小さい面積の配線基板３８を搭載するので、配線基板３８の搭載時に隣接する配線基板３８同士が接触する恐れや、配線基板間用封止体４６が隣接する配線基板３８側に流れ込む可能性を低減でき、良好に配線基板３８を搭載できる。なお、配線基板間用封止体４６が塗布されたＩＦチップ２４と配線基板３８との接続を容易にするためにワイヤバンプ４４を形成したが、ＩＦチップ２４のバンプ電極２６ａと配線基板３８の接続パッド４１とを直接に接続するようにしてもよい。
次に、図８（ａ）は、半田ボール搭載後のメタル基板を示す平面図であり、図８（ｂ）は、図８（ａ）のＤ−Ｄ‘線の断面図である。
ＩＦチップ２４上に配線基板３８を搭載したメタル基板１２は、ボールマウント工程に移行され、図８に示すように配線基板３８の主面に形成されたランド部４２に導電性の金属ボール、例えば半田ボール４８を搭載し、外部端子となるバンプ電極を形成する。
ボールマウント工程では、配線基板３８上に配置された複数のランド部４２に合わせて複数の吸着孔が形成され、図示しないボールマウンターのマウントツールを用いて半田等からなる半田ボール４８をマウントツールに吸着保持し、吸着保持された半田ボール４８にフラックスを転写形成し、配線基板３８上の複数のランド部に一括搭載する。そして、全ての配線基板３８へ半田ボール４８を搭載後、メタル基板１２をリフローすることでバンプ電極４８が形成される。
次に、図９（ａ）には、基板ダイシング後のメタル基板を平面図で示し、図９（ｂ）には、図９（ａ）のＥ−Ｅ‘線の断面図を示す。
半田ボールが搭載されたメタル基板１２は、基板ダイシング工程に移行され、図９に示すようにメタル基板１２を切断し、個々のチップ搭載部１４毎に分離させる。
基板ダイシング工程では、メタル基板１２の主表面１２ａと反対側の面をダイシングテープ６８に貼着し、ダイシングテープ６８によってメタル基板１２を支持する。その後、図示しないダイシング装置のダイシングブレードにより縦横にダイシングライン７０を切断してチップ搭載部１４毎に切断分離する。なお、メタル基板１２には、チップ搭載部１４を一体的に覆う封止樹脂体３６が形成されているが、枠部にダイシング用マークを形成しているため切断位置の認識及びチップ搭載部１４毎の切断分離が可能となる。また、本実施形態では、チップ搭載部１４のサイズより小さいサイズの配線基板３８を搭載するように構成しているため、配線基板３８にダイシングブレードが接触することなくメタル基板１２を切断できる。そして、メタル基板１２の切断分離後、ダイシングテープ６８からピックアップすることで図１及び図２に示すような半導体装置１０が得られる。
本実施形態では、チップ積層体２０をメタル基板１２に搭載し、チップ積層体２０のメタル基板１２から離れた側のＩＦチップ２４の主表面２４ｂを露出するようにメタル基板１２上のチップ積層体２０を封止し、その露出したＩＦチップ２４の主表面２４ｂ上に配線基板３８を搭載する。これにより、貫通電極により電気特性が良く、大容量で小型の半導体装置を製造することができる。
また、メタル基板１２を用いてチップ積層体２０を支持する構造としたことで、製造工程での反りを低減すると共に、多連化が容易で量産効率を向上することができる。また既存のボール・グリッド・アレイ（ＢＧＡ）の組み立て装置を利用することもできる。
メタル基板１２のチップ搭載部１４を構成する凹部１６に、壁状堰止部１８（封止材流出防止体）を設けたため、チップ積層体用封止体３４が、チップ搭載部１４からメタル基板１２の主表面１２ａ上に流れ出るのを防止できる。これにより、チップ積層体用封止体３４のメタル基板１２上への広がりを防止できる。このため、チップ積層体２０の周囲でチップ積層体用封止体３４が良好なフィレット部３４ａを形成でき、各チップ間におけるボイドの発生を低減でき、半導体装置１０の信頼性を向上できる。
次に、本発明の第２の実施形態である半導体装置を図面を参照して詳述する。
図１０は、第２の実施形態の半導体装置を示す断面図である。
図１０に示す半導体装置７２は、略四角形のメタル基板１１２を有している。メタル基板１１２は、例えば０．２ｍｍ厚の鉄・ニッケル合金の４２アロイからなる。第１の実施形態のメタル基板１２と異なるのは、メタル基板１１２の主表面１１２ａのチップ搭載部１４の外周には傾斜面を有する壁に代えてメタル基板１１２の主表面から突出して形成された凸状堰止部７４が形成されている点であり、それ以外は同じである。
メタル基板１１２は、チップ搭載部１４の外周部にメタル基板１１２の主表面から突出して凸状堰止部７４（封止材流出防止体）が設けられている。この封止材流出防止体は基板１２とは異なる材料で形成されている。また、封止材流出防止体の外周は、樹脂封止体３６と同一平面になるよう形成されている。凸状堰止部７４により、チップ積層体用封止体３４が、凸状堰止部７４を越えてメタル基板１１２の主表面１１２ａに流出するのを防止し、かつチップ積層体用封止体３４のメタル基板１１２上での広がりを防止できるため、チップ積層体２０の周囲にチップ積層体用封止体３４の良好なフィレット部３４ａを形成できる。これにより、各半導体チップ２２、２４間におけるボイドの発生を低減でき、半導体装置７２の信頼性を向上できる。凸状堰止部７４は、樹脂で形成してもよく、金属等で形成してもよい。
次に、第２の実施形態である半導体装置の製造方法について説明する。
図１１（ａ）は、第２の実施形態の半導体装置の製造方法に用いるメタル基板を示す平面図であり、図１１（ｂ）は、図１１（ａ）のＦ−Ｆ‘線の断面図である。
メタル基板１１２は、例えば０．２ｍｍ厚の鉄・ニッケル合金の４２アロイからなる板状の基板であり、ＭＡＰ方式で処理されるように構成されており、中央領域に複数のチップ搭載部１４がマトリック状に配置されている。中央領域の外側には基板枠部５０が配置されており、基板枠部５０には所定の間隔で複数の位置決め孔５２が形成され、メタル基板１１２の搬送及び位置決めできるように構成している。また、メタル基板１１２の主表面１１２ａの基板枠部５０にはダイシングライン７０の位置を示すダイシング用マーク５４が形成されており、中央領域を封止した後もダイシングライン７０を認識可能に構成している。図１１に示すようなメタル基板１１２が準備される。
次に、図１２（ａ）〜図１２（ｄ）には、半導体チップの積層工程を断面図で示す。
半導体チップの積層工程では、図１２（ａ）〜図１２（ｄ）の工程が行われる。図１２（ａ）〜図１２（ｄ）の工程は、第１の実施形態１の図４（ａ）〜図４（ｅ）と同じであるので詳細は省略する。
メタル基板１１２のチップ搭載部１４の外周部にメタル基板１１２の主表面１１２ａから突出して凸状堰止部７４を設ける。凸状堰止部７４は、チップ搭載部１４を囲むように環状に設ける。凸状堰止部７４の凸状の高さは、チップ積層体用封止体３４が凸状堰止部７４の高さを越えてメタル基板１１２上に流出しない所定の高さを有していればよく、凸状堰止部７４の断面形状は問わない。このようにチップ搭載部１４の周囲に凸状堰止部７４が設けられているため、凸状堰止部７４によってチップ積層体用封止体３４を堰き止めて、チップ積層体用封止体３４が凸状堰止部７４を越えてメタル基板１１２の主表面１１２ａに流出するのを防止できる。これによりチップ積層体用封止体３４の広がりを防止できるため、チップ積層体２０の周囲にチップ積層体用封止体３４のフィレット部３４ａを安定して形成できる。
次に、第１の実施形態の図５〜図９と同様な工程を経て、切断分離されたメタル基板１１２をダイシングテープ６８から取り上げることで、図１０に示すような半導体装置７２が得られる。
本実施形態では、チップ積層体２０をメタル基板１１２に搭載し、チップ積層体２０のメタル基板１１２から離れた側のＩＦチップ２４の主表面２４ｂを露出するようにメタル基板１１２上のチップ積層体２０を封止し、その露出したＩＦチップ２４の主表面２４ｂ上に配線基板３８を搭載する。これにより、貫通電極３０により電気特性が良く、大容量で小型の半導体装置７２を製造することができる。また、既存のＢＧＡの組立装置を利用することも可能となる。
図１３（ａ）〜図１３（ｄ）は、第１の実施形態の半導体装置の他の製造方法を断面図で示す。半導体チップの積層工程までは第１の実施形態と同様であり説明は省略する。
この他の製造方法における積層工程では、図１３（ａ）に示すように、治具７６上のチップ収容部７８に１段目のＤＲＡＭチップ２２が回路形成面２２ａを冶具７６に向けて収容する。冶具７６のチップ収容部７８には真空吸引用の開口部８０が設けられており、図示しない真空装置等を用いて開口部８０から真空吸引することでチップ収納部７８に収納されたＤＲＡＭチップ２２を保持固定する。
次に、冶具７８に収容された１段目のＤＲＡＭチップ２２のバンプ電極２６に２段目のＤＲＡＭチップ２２の対応するバンプ電極２８を本圧着することで積層搭載する。さらに、２段目と同様に３段目及び４段目のＤＲＡＭチップ２２、さらにはＩＦチップ２４が本圧着により順次積層搭載され、図１３（ｂ）に示すようにチップ積層体２０が形成される。
その後、冶具７８からチップ積層体２０を取り出し、図１３（ｃ）に示すようにメタル基板１２のチップ搭載部１４に一括搭載する。メタル基板１２のチップ搭載部１４には絶縁性の接着部材或いはＤＡＦ材３２が接着固定されており、チップ積層体２０を接着固定する。
次に、第１の実施形態と同様にメタル基板１２上のチップ積層体２２の端部にチップ積層体用封止体３４を供給する。供給されたチップ積層体用封止体３４は、毛細管現象により半導体チップ２２，２４間の隙間に充填される。ここでメタル基板１２のチップ搭載部１４には傾斜面を有する壁状堰止部１８が設けられているため、壁状堰止部１８によってチップ積層体用封止体３４の流出を防止できる。また、チップ積層体用封止体３４の広がりを防止できるため、チップ積層体２０の周囲に、チップ積層体用封止体３４のフィレット部３４ａを安定して形成することができる。
その後、チップ積層体用封止体３４を備えたメタル基板１２を、例えば１８０℃程度でキュアすることで硬化させ、図１３（ｄ）に示すようにメタル基板１２のチップ積層体２０の側面及び半導体チップ間にチップ積層体用封止体３４が形成される。
その後、基板ダイシング工程を経て図１及び図２に示すような半導体装置を製造できる。
本例においては、第１の実施形態と同様の効果が得られると共に、冶具７６を用いて仮固着なしでチップ積層体２０を形成することで、メタル基板１２にチップ積層体２０を一括搭載することができ、処理効率を向上できる。
なお、本例において、第１の実施形態のメタル基板１２に代えて、第２の実施形態のメタル基板１１２にチップ積層体２０を搭載してもよい。
また、図１４は、第１の実施形態の半導体装置を実装した電子装置、例えばメモリモジュールを示す断面図である。
メモリモジュール等の電子装置８２は、例えば所定の配線が形成されたモジュール基板（実装基板）８４を有しており、モジュール基板８４には図１４に示すように第１の実施形態で詳述した構成の半導体装置１０が複数個搭載される。更に、モジュール基板８４には、複数の半導体装置１０を制御する制御用半導体装置８６が搭載されている。モジュール基板８４の端部には図示しないコネクタ部が形成されており、コネクタにより他の電子装置に接続可能に構成されている。
このように、電子装置８２の実装基板８６に大容量で小型の半導体装置１０を実装することで、電子装置８２の部品搭載面積を低減することができ、これにより電子装置８２の小型化を図ることができる。
なお、電子装置８２に搭載する半導体装置として、第２の実施形態の半導体装置７２を搭載することは勿論可能である。
以上、本発明を実施形態に基づいて詳述したが、本発明では、複数のチップ搭載部毎に、切断位置を考慮した別の封止体を形成する必要性がないため、製品毎にモールド金型を準備する必要もなくなる。
また、本発明はチップ積層体が、モールドされていないチップ、たとえば、ペレット状態のチップや、ベア状態のチップによって構成されているときに、積層されたチップ間の保護などのためにアンダーフィル材を充填する場合にボイドによる影響を受けやすいため、特に効果的である。
本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
また、本実施形態では、ＤＲＡＭチップとＩＦチップを貫通電極により積層したチップ積層体について詳述したが、モールドを必要とするチップ積層体であればメモリチップとロジックチップの組み合わせ等、どのような機能のチップの組み合わせでもよい。
本実施形態では４つのＤＲＡＭコアチップと１つのＩＦチップを積層した場合について詳述したが、２段以上のチップ積層体であれば積層数は何段でもよい。
本実施形態ではポリイミド基材からなる配線基板を用いた場合について詳述したが、ガラスエポキシ基板等、他の基材の配線基板に適用することも可能である。また、ＢＧＡ型の半導体装置について説明したが、ランド・グリッド・アレイ（ＬＧＡ）等、他の半導体装置に適用してもよい。
１０、７２…半導体装置、１２、１１２…メタル基板（基板）、１４…チップ搭載部、１６…凹部、１８…壁状堰止部、２０…チップ積層体、２２…ＤＲＡＭチップ（半導体チップ、メモリチップ）、２４…ＩＦチップ（半導体チップ、インターフェイスチップ）、２６、２６ａ…バンプ電極、２８…バンプ電極、３０…貫通電極、３２…ＤＡＦ材、３４…チップ積層体用封止体（第１の封止体）、３６…樹脂封止体（第２の封止体）、３８…配線基板、４０…ソルダーレジスト、４２…ランド部、４４…ワイヤバンプ、４６…配線基板間用封止体、４８…半田ボール（バンプ電極）、５０…基板枠部、５２…位置決め孔、５４…ダイシング用マーク、５６…トランスファモールド装置、５８…上型金型、６０…下型金型、６２…キャビティ、６４…シート、６６…ゲート、６８…ダイシングテープ、７０…ダイシングライン、７４…凸状堰止部、７６…冶具、７８…チップ収容部、８０…真空吸引用の開口部、８２…電子装置、８４…モジュール基板、８６…制御用半導体装置。

Claims (15)

  1. チップ搭載部を有すると共に、チップ搭載部の周囲に封止材流出防止体が設けられたメタル基板を備え、当該チップ搭載部の厚さが前記封止材流出防止体の厚さよりも薄くなるように、前記チップ搭載部は、前記メタル基板に凹状に形成されており、
    複数の半導体チップが相互に積層されてなると共に前記チップ搭載部上に搭載されたチップ積層体と、
    前記複数の半導体チップの間を埋めるよう形成された第１の封止体とを備えることを特徴とする半導体装置。
  2. 前記第１の封止体と異なる材料にて前記複数の半導体チップの側面に形成された第２の封止体を備えることを特徴とする請求項１記載の半導体装置。
  3. 前記チップ積層体の前記チップ搭載部と反対側の面に配置されると共に前記チップ積層体と電気的に接続された配線基板を備えることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記封止材流出防止体は前記基板と同じ材料で形成されていることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 前記封止材流出防止体は前記基板と異なる材料で形成されていることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
  6. 前記封止材流出防止体の外周は、前記第２の封止体と同一平面になるよう形成されていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  7. 前記チップ積層体を構成する複数の半導体チップの各々は、それぞれ他の半導体チップと貫通電極を介して接続されていることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
  8. 前記チップ積層体は、複数のメモリチップと、前記複数のメモリチップを制御するインターフェイスチップとを備えることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
  9. 請求項１乃至８のいずれか一項に記載の半導体装置をモジュール基板上に設けたことを特徴とする電子装置。
  10. チップ搭載部を有すると共に、チップ搭載部の周囲に封止材流出防止体が設けられたメタル基板を用意する工程を備え、当該チップ搭載部の厚さが前記封止材流出防止体の厚さよりも薄くなるように、前記チップ搭載部は、前記メタル基板に凹状に形成されており、
    複数の半導体チップが相互に積層されてなるチップ積層体を、前記基板のチップ搭載部上に搭載する工程と、
    未硬化状態の第１の封止体を前記チップ搭載部の周囲に設けられた封止材流出防止体によって堰き止めた状態で前記チップ積層体の側面を覆うと共に前記複数の半導体チップの間に充填する工程と、
    前記第１の封止体を硬化する工程とを備えることを特徴とする半導体装置の製造方法。
  11. 前記基板を用意する工程は、
    前記基板に凹部を設けて、前記凹部をチップ搭載部として形成すると共に前記チップ搭載部の周囲に形成された凸部を前記封止材流出防止体として形成する工程と、を含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 前記基板を用意する工程は、前記チップ搭載部の周囲に前記基板の主表面から突出して形成された凸状堰止部からなる前記封止材流出防止手段を設ける工程を含むことを特徴とする請求項１０に記載の半導体装置の製造方法。
  13. 前記チップ積層体上に、前記チップ積層体と電気的に接続される配線基板を設ける工程をさらに備えることを特徴とする請求項１０乃至１２のいずれか一項に記載の半導体装置の製造方法。
  14. 前記チップ積層体を搭載する工程は、前記基板のチップ搭載部上において、前記複数の半導体チップを順次積層し、前記チップ搭載部上に前記チップ積層体を形成する工程を含むことを特徴とする請求項１０乃至１３のいずれか一項に記載の半導体装置の製造方法。
  15. 前記チップ積層体を搭載する工程は、前記基板のチップ搭載部にあらかじめ積層した前記チップ積層体を搭載する工程を含むことを特徴とする請求項１０乃至１３のいずれか一項に記載の半導体装置の製造方法。
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