JP2003234362A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2003234362A
JP2003234362A JP2002034039A JP2002034039A JP2003234362A JP 2003234362 A JP2003234362 A JP 2003234362A JP 2002034039 A JP2002034039 A JP 2002034039A JP 2002034039 A JP2002034039 A JP 2002034039A JP 2003234362 A JP2003234362 A JP 2003234362A
Authority
JP
Japan
Prior art keywords
solder
substrate
dam
semiconductor device
flip chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2002034039A
Other languages
English (en)
Inventor
Katsutoshi Sakakibara
勝利 榊原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yokogawa Electric Corp
Original Assignee
Yokogawa Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yokogawa Electric Corp filed Critical Yokogawa Electric Corp
Priority to JP2002034039A priority Critical patent/JP2003234362A/ja
Publication of JP2003234362A publication Critical patent/JP2003234362A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
    • H01L2224/26175Flow barriers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector

Abstract

(57)【要約】 【課題】 樹脂の流出を防ぐダムの形成に必要な面積を
減少させ一括形成が可能な半導体装置を実現する。 【解決手段】 フリップチップの実装時にフリップチッ
プと基板の間に樹脂を注入して固化させる半導体装置に
おいて、基板と、この基板上に形成された複数個の半田
バンプと、これらの半田バンプにより基板にボンディン
グされるフリップチップと、基板とフリップチップとの
間に注入され固化する樹脂と、基板上にフリップチップ
の周囲を囲むように形成され基板上への樹脂の流出を堰
き止める半田ダムとを設ける。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、フリップチップの
実装時にフリップチップと基板の間に樹脂を注入して固
化させる半導体装置に関し、特に基板上への樹脂の流出
を防ぐダムの形成に必要な面積を減少させ、一括形成が
可能な半導体装置に関する。
【0002】
【従来の技術】従来のフリップチップを実装する半導体
装置では、温度サイクル試験での信頼性を向上させる手
段としてフリップチップと基板との間にエポキシ等の樹
脂(以下、アンダーフィルと呼ぶ。)を注入して固化さ
せる方法が取られていた。
【0003】図11はこのような方法を用いた従来の半
導体装置の一例を示す構成断面図である。図11におい
て1は基板、2はフリップチップ、3は半田バンプ、4
はアンダーフィルである。
【0004】基板1とフリップチップ2とは複数の半田
バンプ3によってボンディングされ、基板1とフリップ
チップ2との間であって半田バンプが存在しない部分に
はアンダーフィル4が注入されて固化される。
【0005】但し、基板1とフリップチップ2との間の
様な狭い隙間にアンダーフィル4を注入する場合には、
アンダーフィル4の粘度を下げる必要性があるものの、
アンダーフィル4の粘度が低くいと図11中”SK0
1”に示すように隙間に注入したアンダーフィル4があ
る程度流出してしまう。
【0006】このため、従来ではアンダーフィル4の流
出を防止するためにフリップチップ2の周囲に樹脂でダ
ムを形成してからアンダーフィル4を注入していた。
【0007】図12はこのようなダムを形成した従来の
半導体装置の一例を示す構成断面図である。図12にお
いて1,2及び3は図11と同一符号を付してあり、5
及び6はフリップチップ2の周囲に形成されたダム、7
は基板1とフリップチップ2との間に注入されるアンダ
ーフィルである。
【0008】基板1とフリップチップ2とは複数の半田
バンプ3によってボンディングされると共にダム5及び
6に囲まれ、基板1とフリップチップ2との間であって
半田バンプが存在しない部分にはアンダーフィル7が注
入されて固化される。
【0009】図12に示すようにアンダーフィル7の粘
度が低い場合であっても図12中”SK11”に示すよ
うにアンダーフィル7の流出はダム5によって堰き止め
られるので、アンダーフィル7の流出を防止することが
可能になる。
【0010】
【発明が解決しようとする課題】しかし、図12に示す
ような従来例ではダム5及び6の形成に際しては、細い
ニードルから樹脂(アンダーフィル7)を絞り出しなが
らフリップチップ2の周囲を描画しているため、ダムを
形成する樹脂自体が広がることを考慮する必要になり、
ダムを形成する樹脂の広がりを考慮するためのスペース
を確保しなければならないと言った問題点があった。
【0011】また、細いニードルから樹脂(アンダーフ
ィル7)を絞り出しながらフリップチップ2の周囲を描
画する工程は、半導体装置の製造工程において別工程と
せざるを得ずコストアップの要因となってしまうと言っ
た問題点があった。従って本発明が解決しようとする課
題は、樹脂の流出を防ぐダムの形成に必要な面積を減少
させ一括形成が可能な半導体装置を実現することにあ
る。
【0012】
【課題を解決するための手段】このような課題を達成す
るために、本発明のうち請求項1記載の発明は、フリッ
プチップの実装時にフリップチップと基板の間に樹脂を
注入して固化させる半導体装置において、前記基板と、
この基板上に形成された複数個の半田バンプと、これら
の半田バンプにより前記基板にボンディングされるフリ
ップチップと、前記基板と前記フリップチップとの間に
注入され固化する樹脂と、前記基板上に前記フリップチ
ップの周囲を囲むように形成され前記基板上への前記樹
脂の流出を堰き止める半田ダムとを備えたことにより、
樹脂の流出を防ぐダムの形成に必要な面積を減少させる
ことが可能になる。また、半田バンプの形成の工程と同
じ工程で半田ダムを形成することができるので、コスト
アップの要因を排除することが可能になる。
【0013】請求項2記載の発明は、請求項1記載の発
明である半導体装置において、前記基板が、半導体チッ
プであることにより、樹脂の流出を防ぐダムの形成に必
要な面積を減少させることが可能になる。また、半田バ
ンプの形成の工程と同じ工程で半田ダムを形成すること
ができるので、コストアップの要因を排除することが可
能になる。
【0014】請求項3記載の発明は、請求項2記載の発
明である半導体装置において、前記半導体チップが、受
光部を有する光半導体チップであることにより、樹脂の
流出を防ぐダムの形成に必要な面積を減少させることが
可能になる。また、半田バンプの形成の工程と同じ工程
で半田ダムを形成することができるので、コストアップ
の要因を排除することが可能になる。
【0015】請求項4記載の発明は、請求項2記載の発
明である半導体装置において、前記半導体チップが、発
光部を有する光半導体チップであることにより、樹脂の
流出を防ぐダムの形成に必要な面積を減少させることが
可能になる。また、半田バンプの形成の工程と同じ工程
で半田ダムを形成することができるので、コストアップ
の要因を排除することが可能になる。
【0016】請求項5記載の発明は、請求項1若しくは
請求項2記載の発明である半導体装置において、前記半
田ダムが、半田蒸着により前記基板上に形成されたこと
により、樹脂の流出を防ぐダムの形成に必要な面積を減
少させることが可能になる。また、半田バンプの形成の
工程と同じ工程で半田ダムを形成することができるの
で、コストアップの要因を排除することが可能になる。
【0017】請求項6記載の発明は、請求項1若しくは
請求項2記載の発明である半導体装置において、前記半
田ダムが、半田線ボンディング法により前記基板上に形
成されたことにより、樹脂の流出を防ぐダムの形成に必
要な面積を減少させることが可能になる。また、半田バ
ンプの形成の工程と同じ工程で半田ダムを形成すること
ができるので、コストアップの要因を排除することが可
能になる。
【0018】請求項7記載の発明は、請求項1若しくは
請求項2記載の発明である半導体装置において、前記半
田ダムが、半田打ち抜き法により前記基板上に形成され
たことにより、樹脂の流出を防ぐダムの形成に必要な面
積を減少させることが可能になる。また、半田バンプの
形成の工程と同じ工程で半田ダムを形成することができ
るので、コストアップの要因を排除することが可能にな
る。
【0019】請求項8記載の発明は、請求項1若しくは
請求項2記載の発明である半導体装置において、前記半
田ダムが、半田ディップ層に浸して半田を付ける方法に
より前記基板上に形成されたことにより、樹脂の流出を
防ぐダムの形成に必要な面積を減少させることが可能に
なる。また、半田バンプの形成の工程と同じ工程で半田
ダムを形成することができるので、コストアップの要因
を排除することが可能になる。
【0020】
【発明の実施の形態】以下本発明を図面を用いて詳細に
説明する。図1及び図2は本発明に係る半導体装置の一
実施例を示す構成断面図及び構成平面図である。図1及
び図2において8は基板に相当するフォトダイオードア
レイ等の光半導体チップ、9はフリップチップである半
導体チップ、10は複数個の半田バンプ、11は基板に
相当する光半導体チップ8上のフリップチップ9の周囲
を囲むように形成される半田ダム、12はアンダーフィ
ルである。また、図2において13は光半導体チップ上
に形成されたフォトダイオード列で構成される受光部で
ある。
【0021】光半導体チップ8とフリップチップである
半導体チップ9とは複数個の半田バンプ10によってボ
ンディングされると共に半田ダム11に囲まれ、光半導
体チップ8と半導体チップ9との間であって半田バンプ
10が存在しない部分にはアンダーフィル12が注入さ
れて固化される。また、光半導体チップ8の上には図2
に示すように受光部13が形成される。
【0022】また、このような半導体装置の製造方法を
図3、図4、図5、図6、図7、図8、図9及び図10
を用いて説明する。図3〜図10は本発明に係る半導体
装置の製造工程の一例を示す説明図である。
【0023】図3に示す第1の工程において、光半導体
チップとなる基板14の表面上の一部に光半導体チップ
の受光部となるp型層15を形成する。
【0024】図4に示す第2の工程において、半導体基
板14の表面上に反射防止層16を形成する。
【0025】図5に示す第3の工程において、反射防止
層16上にフォトダイオードのp型電極17を形成し、
半導体基板14の裏面にフォトダイオードのn型電極1
8を形成する。
【0026】図6に示す第4の工程において、反射防止
層16及びp型電極17上であって半導体チップがボン
ディングされる部分にはポリイミドやSiO 等の絶
縁物である配線保護膜19及び20が形成される。
【0027】図7に示す第5の工程において、半田ダム
を形成する部分にダム形成用金属薄膜21及び22を形
成する。例えば、半導体基板14側から”Ti”、”P
t”及び”Au”の順番で順次金属薄膜を形成してダム
形成用金属薄膜21及び22を形成する。
【0028】図8に示す第6の工程において、ダム形成
用金属薄膜21及び22上に半田ダムを形成するための
半田バンプ23及び25を、フリップチップである半導
体チップをボンディングするための半田バンプ24をp
型電極17上にそれぞれ半田蒸着すると共にリフローす
る。
【0029】例えば、半田蒸着の方法としては電子ビー
ム加熱によるPb/Snの蒸着等によって行うことがで
きる。
【0030】図9に示す第7の工程において、フリップ
チップである半導体チップ26を半田バンプ24等によ
って基板14にボンディングする。
【0031】最後に、図10に示す第8の工程におい
て、アンダーフィル27を半導体チップ26と基板14
との間に注入し固化させる。
【0032】この結果、基板に相当する光半導体チップ
上であってボンディングするフリップチップの周囲に半
田ダムを形成することにより、光半導体チップとフリッ
プチップとの間に注入されたアンダーフィルはフリップ
チップの周囲を囲んだ半田ダムによって堰き止められ
て、受光部等への流出を防止することが可能になる。
【0033】また、半田ダムの幅に関しては、半田ダム
の形成方法によって正確に制御できるので、従来例のよ
うにダムを形成する樹脂の広がりを考慮することが不要
になり、樹脂の流出を防ぐダムの形成に必要な面積を減
少させることが可能になる。
【0034】さらに、フリップチップをボンディングす
るため半田バンプの形成の工程と同じ工程で半田ダムを
形成することができるので、コストアップの要因を排除
することが可能になる。
【0035】なお、図1に示す実施例では基板に相当す
る光半導体チップ8としてフォトダイオードアレイを例
示しているが、勿論、これに限定される訳ではなく、受
光部にアンダーフィルが流出しては困るようなCCD
(Charge-Coupled Devices)やCMOS(Complementar
y Metal-Oxide Semiconductor)を用いた受光部を有す
る光半導体チップであっても構わない。
【0036】また、図1に示す実施例では基板に相当す
る光半導体チップ8としてフォトダイオードアレイを例
示しているが、勿論、これに限定される訳ではなく、発
光部にアンダーフィルが流出しては困るようなLED
(Light Emitting Diode)アレイや面発光レーザ等の発
光部を有する光半導体チップであっても構わない。
【0037】また、図1に示す実施例では基板に相当す
る光半導体チップ8としてフォトダイオードアレイを例
示しているが、勿論、光半導体チップに限定される訳で
はなく、特定部分にアンダーフィルが流出しては困るよ
うな半導体チップであっても構わない。
【0038】また、図1に示す実施例では半田ダムの形
成方法としては半田蒸着を用いているが、勿論、放電ト
ーチによりボール状に形成されたワイヤの先端を所望の
場所に押し付けて超音波振動により接合させるボールボ
ンディング装置にワイヤに代わりに半田線を用い、所望
の場所に半田を付ける半田線ボンディング法を用いても
構わない。
【0039】また、図1に示す実施例では半田ダムの形
成方法としては半田蒸着を用いているが、勿論、半田シ
ートを用意して打ち抜き形によって半田ダムを形成する
部分に半田を打ち抜いて付ける半田打ち抜き法を用いて
も構わない。
【0040】また、図1に示す実施例では半田ダムの形
成方法としては半田蒸着を用いているが、勿論、半田ダ
ムを形成する部分の金属面を露出させ(他の部分はマス
キング等する。)半田ディップ層に浸して半田を付ける
半田ディップ層に浸す方法を用いても構わない。
【0041】また、図1に示す実施例では半田ダムの形
状をボンディングするフリップチップの周囲を囲むよう
に方形に配置しているが、半田ダムの形状は特に限定さ
れるものではく、アンダーフィルが流出しては困る部分
への流出を防止する形状であれば円形、多角形等であっ
ても構わない。
【0042】また、図1に示す実施例では半田ダムをボ
ンディングするフリップチップの周囲を全て囲むように
配置しているが、基板上であってアンダーフィルが流出
しても問題が無い方向については、半田ダムを形成しな
くても構わない。
【0043】また、図1に示す実施例では半田ダムをボ
ンディングするフリップチップの周囲から均等な距離に
配置しているが、ボンディングするフリップチップから
半田ダム迄の距離はアンダーフィルが流出しては困る部
分への流出を防止可能な距離であれば良い。
【0044】
【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。請求項1,2,
3,4,5,6,7及び請求項8の発明によれば、基板
上であってボンディングするフリップチップの周囲に半
田ダムを形成することにより、樹脂の流出を防ぐダムの
形成に必要な面積を減少させることが可能になる。ま
た、フリップチップをボンディングするため半田バンプ
の形成の工程と同じ工程で半田ダムを形成することがで
きるので、コストアップの要因を排除することが可能に
なる。
【図面の簡単な説明】
【図1】本発明に係る半導体装置の一実施例を示す構成
断面図である。
【図2】本発明に係る半導体装置の一実施例を示す構成
平面図である。
【図3】本発明に係る半導体装置の製造工程の一例を示
す説明図である。
【図4】本発明に係る半導体装置の製造工程の一例を示
す説明図である。
【図5】本発明に係る半導体装置の製造工程の一例を示
す説明図である。
【図6】本発明に係る半導体装置の製造工程の一例を示
す説明図である。
【図7】本発明に係る半導体装置の製造工程の一例を示
す説明図である。
【図8】本発明に係る半導体装置の製造工程の一例を示
す説明図である。
【図9】本発明に係る半導体装置の製造工程の一例を示
す説明図である。
【図10】本発明に係る半導体装置の製造工程の一例を
示す説明図である。
【図11】従来の半導体装置の一例を示す構成断面図で
ある。
【図12】ダムを形成した従来の半導体装置の一例を示
す構成断面図である。
【符号の説明】
1,14 基板 2 フリップチップ 3,10,23,24,25 半田バンプ 4,7,12,27 アンダーフィル 5,6 ダム 8 光半導体チップ 9,26 半導体チップ 11 半田ダム 13 受光部 15 p型層 16 反射防止層 17 p型電極 18 n型電極 19,20 配線保護膜 21,22 ダム形成用金属薄膜

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】フリップチップの実装時にフリップチップ
    と基板の間に樹脂を注入して固化させる半導体装置にお
    いて、 前記基板と、 この基板上に形成された複数個の半田バンプと、 これらの半田バンプにより前記基板にボンディングされ
    るフリップチップと、 前記基板と前記フリップチップとの間に注入され固化す
    る樹脂と、 前記基板上に前記フリップチップの周囲を囲むように形
    成され前記基板上への前記樹脂の流出を堰き止める半田
    ダムとを備えたことを特徴とする半導体装置。
  2. 【請求項2】前記基板が、 半導体チップであることを特徴とする請求項1記載の半
    導体装置。
  3. 【請求項3】前記半導体チップが、 受光部を有する光半導体チップであることを特徴とする
    請求項2記載の半導体装置。
  4. 【請求項4】前記半導体チップが、 発光部を有する光半導体チップであることを特徴とする
    請求項2記載の半導体装置。
  5. 【請求項5】前記半田ダムが、 半田蒸着により前記基板上に形成されたことを特徴とす
    る請求項1若しくは請求項2記載の半導体装置。
  6. 【請求項6】前記半田ダムが、 半田線ボンディング法により前記基板上に形成されたこ
    とを特徴とする請求項1若しくは請求項2記載の半導体
    装置。
  7. 【請求項7】前記半田ダムが、 半田打ち抜き法により前記基板上に形成されたことを特
    徴とする請求項1若しくは請求項2記載の半導体装置。
  8. 【請求項8】前記半田ダムが、 半田ディップ層に浸して半田を付ける方法により前記基
    板上に形成されたことを特徴とする請求項1若しくは請
    求項2記載の半導体装置。
JP2002034039A 2002-02-12 2002-02-12 半導体装置 Withdrawn JP2003234362A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002034039A JP2003234362A (ja) 2002-02-12 2002-02-12 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002034039A JP2003234362A (ja) 2002-02-12 2002-02-12 半導体装置

Publications (1)

Publication Number Publication Date
JP2003234362A true JP2003234362A (ja) 2003-08-22

Family

ID=27776658

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002034039A Withdrawn JP2003234362A (ja) 2002-02-12 2002-02-12 半導体装置

Country Status (1)

Country Link
JP (1) JP2003234362A (ja)

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007013444A (ja) * 2005-06-29 2007-01-18 Daishinku Corp 圧電振動デバイス及びその製造方法
JP2007157963A (ja) * 2005-12-05 2007-06-21 Sony Corp 半導体装置の製造方法及び半導体装置
JP2007250859A (ja) * 2006-03-16 2007-09-27 Nec Saitama Ltd 電子部品の配置構造及び配置方法
CN100399560C (zh) * 2004-08-20 2008-07-02 国际商业机器公司 集成电路结构及其形成方法
US7569419B2 (en) 2006-09-29 2009-08-04 Oki Semiconductor Co., Ltd. Method for manufacturing semiconductor device that includes mounting chip on board and sealing with two resins
JP2010050481A (ja) * 2009-11-04 2010-03-04 Oki Semiconductor Co Ltd 半導体装置の製造方法
JP2010067850A (ja) * 2008-09-11 2010-03-25 Sanyo Electric Co Ltd 回路装置
JP2010251408A (ja) * 2009-04-13 2010-11-04 Elpida Memory Inc 半導体装置及びその製造方法並びに電子装置
JP2012054353A (ja) * 2010-08-31 2012-03-15 Toshiba Corp 半導体装置
JP2012114176A (ja) * 2010-11-24 2012-06-14 Citizen Electronics Co Ltd 発光装置
US8541891B2 (en) 2007-03-30 2013-09-24 Lapis Semiconductor Co., Ltd. Semiconductor device
EP2733729A2 (en) 2012-11-19 2014-05-21 J-Devices Corporation Semiconductor device and method for producing the same
JP2015023163A (ja) * 2013-07-19 2015-02-02 ソニー株式会社 固体撮像装置および固体撮像装置の製造方法。
KR20170057229A (ko) 2014-09-11 2017-05-24 소니 세미컨덕터 솔루션즈 가부시키가이샤 고체 촬상 소자, 촬상 장치, 전자 기기 및 반도체 장치
WO2018074581A1 (ja) * 2016-10-21 2018-04-26 ソニーセミコンダクタソリューションズ株式会社 電子基板、および電子装置
CN110610870A (zh) * 2018-06-14 2019-12-24 通富微电子股份有限公司 倒装方法
JP2020088185A (ja) * 2018-11-27 2020-06-04 アール・ビー・コントロールズ株式会社 プリント配線基板
US11676929B2 (en) 2016-10-21 2023-06-13 Sony Semiconductor Solutions Corporation Electronic substrate and electronic apparatus

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100399560C (zh) * 2004-08-20 2008-07-02 国际商业机器公司 集成电路结构及其形成方法
JP2007013444A (ja) * 2005-06-29 2007-01-18 Daishinku Corp 圧電振動デバイス及びその製造方法
JP2007157963A (ja) * 2005-12-05 2007-06-21 Sony Corp 半導体装置の製造方法及び半導体装置
JP2007250859A (ja) * 2006-03-16 2007-09-27 Nec Saitama Ltd 電子部品の配置構造及び配置方法
JP4735352B2 (ja) * 2006-03-16 2011-07-27 日本電気株式会社 電子部品の配置構造及び配置方法
US7569419B2 (en) 2006-09-29 2009-08-04 Oki Semiconductor Co., Ltd. Method for manufacturing semiconductor device that includes mounting chip on board and sealing with two resins
US8541891B2 (en) 2007-03-30 2013-09-24 Lapis Semiconductor Co., Ltd. Semiconductor device
JP2010067850A (ja) * 2008-09-11 2010-03-25 Sanyo Electric Co Ltd 回路装置
JP2010251408A (ja) * 2009-04-13 2010-11-04 Elpida Memory Inc 半導体装置及びその製造方法並びに電子装置
JP2010050481A (ja) * 2009-11-04 2010-03-04 Oki Semiconductor Co Ltd 半導体装置の製造方法
JP2012054353A (ja) * 2010-08-31 2012-03-15 Toshiba Corp 半導体装置
JP2012114176A (ja) * 2010-11-24 2012-06-14 Citizen Electronics Co Ltd 発光装置
EP2733729A2 (en) 2012-11-19 2014-05-21 J-Devices Corporation Semiconductor device and method for producing the same
US9093393B2 (en) 2012-11-19 2015-07-28 J-Devices Corporation Semiconductor device and method for producing the same
JP2015023163A (ja) * 2013-07-19 2015-02-02 ソニー株式会社 固体撮像装置および固体撮像装置の製造方法。
KR20170057229A (ko) 2014-09-11 2017-05-24 소니 세미컨덕터 솔루션즈 가부시키가이샤 고체 촬상 소자, 촬상 장치, 전자 기기 및 반도체 장치
US9997552B2 (en) 2014-09-11 2018-06-12 Sony Semiconductor Solutions Corporation Solid-state imaging device, imaging apparatus, electronic apparatus, and semiconductor device
WO2018074581A1 (ja) * 2016-10-21 2018-04-26 ソニーセミコンダクタソリューションズ株式会社 電子基板、および電子装置
JPWO2018074581A1 (ja) * 2016-10-21 2019-08-29 ソニーセミコンダクタソリューションズ株式会社 電子基板、および電子装置
US10910289B2 (en) 2016-10-21 2021-02-02 Sony Semiconductor Solutions Corporation Electronic substrate and electronic apparatus
US11676929B2 (en) 2016-10-21 2023-06-13 Sony Semiconductor Solutions Corporation Electronic substrate and electronic apparatus
CN110610870A (zh) * 2018-06-14 2019-12-24 通富微电子股份有限公司 倒装方法
JP2020088185A (ja) * 2018-11-27 2020-06-04 アール・ビー・コントロールズ株式会社 プリント配線基板

Similar Documents

Publication Publication Date Title
JP2003234362A (ja) 半導体装置
US6291264B1 (en) Flip-chip package structure and method of fabricating the same
KR100446290B1 (ko) 댐을 포함하는 반도체 패키지 및 그 제조방법
JP3376203B2 (ja) 半導体装置とその製造方法及びこの半導体装置を用いた実装構造体とその製造方法
US20020063319A1 (en) Direct-downset flip-chip package assembly and method of fabricating the same
JP4415717B2 (ja) 半導体装置及びその製造方法
TWI470707B (zh) 佈線板及電子元件之安裝結構
TWI525719B (zh) Manufacturing method of semiconductor device
TW200830442A (en) Non-pull back pad package with an additional solder standoff
JP2003007766A (ja) 半導体電子部品
JP4760361B2 (ja) 半導体装置
CN103400812A (zh) 一种底填料填充的fcqfn封装件及其制作工艺
US20060214308A1 (en) Flip-chip semiconductor package and method for fabricating the same
JP2004349399A (ja) 部品実装基板
WO2004114402A1 (ja) 配線基板およびその製造方法、並びに配線基板への半導体チップの実装構造
JP2007103733A (ja) 基板およびそれを用いた半導体装置
JP2007243106A (ja) 半導体パッケージ構造
JP2014123752A (ja) タイトピッチのフリップチップ集積回路のパッケージを作る方法
JP3857574B2 (ja) 半導体装置及びその製造方法
JP4248441B2 (ja) 超音波フリップチップ実装方法
JP2007258448A (ja) 半導体装置
KR20000008347A (ko) 플립칩bga 패키지 제조방법
JPH11168116A (ja) 半導体チップ用電極バンプ
JP6423147B2 (ja) 電力用半導体装置およびその製造方法
KR100693207B1 (ko) 플립 칩 기법을 이용한 이미지 센서 패키지 및 그 제조 방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Effective date: 20040622

Free format text: JAPANESE INTERMEDIATE CODE: A971007

A131 Notification of reasons for refusal

Effective date: 20040706

Free format text: JAPANESE INTERMEDIATE CODE: A131

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20040831