JP3857574B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP3857574B2 JP3857574B2 JP2001356587A JP2001356587A JP3857574B2 JP 3857574 B2 JP3857574 B2 JP 3857574B2 JP 2001356587 A JP2001356587 A JP 2001356587A JP 2001356587 A JP2001356587 A JP 2001356587A JP 3857574 B2 JP3857574 B2 JP 3857574B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- semiconductor device
- interposer
- semiconductor
- underfill
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
- H01L2224/26152—Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
- H01L2224/26175—Flow barriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、特に高い耐吸湿リフロー信頼性（実装信頼性）を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
環境汚染を防止するという観点から、半導体装置等の実装に使用される半田を鉛レス化する必要性がある。鉛レスの半田材は、従来の鉛を含む半田材に比べ溶融温度が高いため、要求される実装温度条件が従来に比べ厳しくなる。
【０００３】
図１は従来のフリップチップ構造を有する半導体装置の断面図である。近年の半導体装置は、半導体チップ１をインターポーザ２と称される基板に実装し、インターポーザ２の反対面側に外部接続端子として半田ボール３を形成したものが主流となっている。このような半導体装置において、半導体チップとインターポーザとの間にはアンダーフィル４が充填される。インターポーザ２としては、一般的にポリイミドフィルム等の樹脂が用いられる。また、半導体チップ１を封止する封止部材５にも樹脂が用いられる。さらに、アンダーフィル４も樹脂である。
【０００４】
上述のような半導体装置は、保管している間に樹脂部品が雰囲気の水分を吸収することがある。半導体装置を実装基板に実装する際には、半田リフローにより半田バンプを溶融する。このとき、半導体装置は高温に曝されて、樹脂部分に吸収されていた水分が樹脂部分と半導体チップと間の界面において急激に蒸発し、半導体チップの剥離を生じるという問題が発生することがある。特に、アンダーフィル材と半導体チップとの間に剥離が生じると、半導体装置の信頼性（耐吸湿リフロー信頼性）が低下する。
【０００５】
従来の鉛を含有した半田の融点は１８０℃程度であるが、鉛レスの半田の融点をそれよりも高く、２００℃程度である。したがって、鉛レスの半田を用いて半導体装置を実装する場合、より高い耐吸湿リフロー信頼性が要求される。
【０００６】
耐吸湿リフロー信頼性を改善するために、種々の対策が提案されているが、特に半導体チップをフリップチップ実装する半導体装置においては、回路形成面がインターポーザ側となり、アンダーフィルが回路形成面に接触しているため、構造上の対策がむずかしい。
【０００７】
【発明が解決しようとする課題】
以下に、これまでに提案されてきた耐吸湿リフロー性向上の為の様々な対策について、その問題点を述べる。
【０００８】
特許第３１４７１０６号に開示された半導体装置では、ガス抜き穴が無く、フリップチップ実装された半導体チップの真下は中空になっている。したがって、チップ厚さが小さくなった場合にトランスファーモールドの圧力によりチップクラックが発生するおそれがある。また、ガス抜き穴がないため、半田溶融の為のリフロー熱により中空部の水分等が急激に体積膨張し、パッケージクラック等を引き起こす可能性が高い。
【０００９】
特開平１１−３１７４２３号公報に開示された半導体装置では、フリップチップ実装された半導体チップの回路面側にスペーサー（合成樹脂）が有り、そのスペーサーと基板は接着していない。この場合、チップ側にスペーサーを設ける工程が増えてしまう。
【００１０】
特開平１１−２４３１６０号公報に開示された半導体装置では、ガス抜き穴をチップ実装後に開ける、いわゆる後穴方式が用いられている。レーザ等を利用した後穴方式では穴の深さを制御することが難しく、フェイスダウンで実装されたフリップチップの回路面を損傷する可能性が高い。その為、半導体チップをフェイスダウンでフリップチップ実装する半導体装置では、半導体チップを実装する前に穴を開けておく、いわゆる先穴方式が必須となる。
【００１１】
特開平１１−１６３０４９号公報に開示された構造では、モールド封止した場合にガス抜き穴が封止されてしまう。
【００１２】
特許第３０７４１８７号に開示された半導体装置では、インターポーザの配線パターンを利用して中空部を形成している。しかし、アンダーフィルにペーストを用いて、この構造を実現するのは不可能である。
【００１３】
本発明は上記の点に鑑みてなされたものであり、半導体チップを樹脂封止した半導体装置の耐吸湿リフロー性を向上することを目的とする。また、耐吸湿リフロー性を向上し、且つ組立性やコストを考慮した半導体装置のパッケージ構造を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
【００１５】
請求項１記載の発明は、半導体チップと、該半導体チップが実装されるインターポーザと、前記半導体チップと前記インターポーザとの間に充填されたアンダーフィルとを有する半導体装置であって、前記インターポーザの前記半導体チップの中央部分に対向する部分であって前記半導体チップの電極が形成されない領域に、非導電性熱硬化材よりなる層が形成され、前記中央部分に対向する部分に少なくとも一つ形成された貫通穴は該層も貫通して延在し、該アンダーフィルは前記半導体チップの周囲部分にのみ充填され、前記半導体チップの中央部分と前記インターポーザとの間には前記アンダーフィルが介在しないことを特徴とするものである。
【００１６】
請求項１記載の発明によれば、半導体チップの中央部分を除いて周囲部分にのみ選択的にアンダーフィルを供給充填することにより、樹脂封止の際に封止樹脂が半導体チップの下に入り込むことを阻止することができる。また、半導体チップの中央部分の真下に形成された空間は、インターポーザに形成された貫通穴により外部に連通されるため、当該空間内に圧力が蓄積されることはなく、例えば水蒸気が発生しても半導体装置の外部に迅速に逃がすことができる。したがって、半田リフロー時の水蒸気爆発を防止することができ、耐半田リフロー信頼性が向上する。また、例えばレジストのような非導電性熱硬化材の層が半導体チップの中央部分の下に設けられるため、半導体チップが下側に撓もうとしても、非導電性熱硬化材の層により支持される。したがって、半導体チップをトランスファモールド等で封止する際に、樹脂圧力半導体チップに加わっても、半導体チップが変形して損傷することを防止できる。
【００１７】
請求項２記載の発明は、請求項１記載の半導体装置であって、前記半導体チップは前記インターポーザに対してフリップチップ実装されていることを特徴とするものである。
【００１８】
請求項２記載の発明によれば、半導体装置の高さ寸法を小さくすることができる。インターポーザには予め貫通穴が形成されており、フリップチップ実装後に貫通穴を形成する必要がないため、本発明はフリップチップ実装の半導体装置に対して好適である。
【００２１】
請求項３記載の発明は、請求項１又は２記載の半導体装置であって、前記層の外周部近傍に、前記アンダーフィル材をトラップする溝が形成されたことを特徴とするものである。
【００２２】
請求項３記載の発明によれば、アンダーフィルを溝でトラップすることにより、アンダーフィルが溝以上内側に進入することを防止できる。
【００２３】
請求項４記載の発明は、請求項１又は２記載の半導体装置であって、前記層の上面と前記半導体チップとの間に、前記アンダーフィルの流れを防止するような所定の寸法の間隙が形成されたことを特徴とするものである。
【００２４】
請求項４記載の発明によれば、アンダーフィルが半導体チップの中央部分まで流れ込むことを防止することができる。
【００２５】
請求項５記載の発明は、請求項１又は２記載の半導体装置であって、前記層の上面は前記半導体チップに接触していることを特徴とするものである。
【００２６】
請求項５記載の発明によれば、半導体チップを層により常時支持することができ、半導体チップの変形を防止することができる。
【００２７】
請求項６記載の発明は、請求項１乃至５のうちいずれか一項記載の半導体装置であって、前記半導体チップの上に更に別の半導体チップが積層して搭載されたことを特徴とするものである。
【００２８】
請求項６記載の発明によれば、積層型の半導体装置を容易に形成することができる。
【００２９】
請求項７記載の発明は、半導体装置の製造方法であって、実装される半導体チップの中央部分で電極が形成されない領域に相当する大きさの、非導電性熱硬化材よりなる層をインターポーザ上に形成し、前記層とインターポーザとを貫通する貫通穴を前記層が設けられた部分に形成し、前記層の周囲にアンダーフィルを供給し、前記アンダーフィルを介して半導体チップを前記インターポーザに実装することを特徴とするものである。
【００３０】
請求項７記載の発明によれば、半導体チップの中央部分を除いて周囲部分にのみ選択的にアンダーフィルを供給充填することができ、樹脂封止の際に封止樹脂が半導体チップの下に入り込むことを阻止することができる。例えばレジストのような非導電性熱硬化材の層が半導体チップの中央部分の下に設けられるため、半導体チップが下側に撓もうとしても、非導電性熱硬化材の層により支持される。したがって、半導体チップをトランスファモールド等で封止する際に、樹脂圧力が半導体チップに加わっても、半導体チップが変形して損傷することを防止できる。さらに、非導電性熱硬化材の層とインターポーザとに形成された貫通穴により半導体チップの表面は半導体装置の外部に連通されるため、半導体チップの表面近傍に圧力が蓄積されることはなく、例えば水蒸気が発生しても半導体装置の外部に迅速に逃がすことができる。したがって、半田リフロー時の水蒸気爆発を防止することができ、耐半田リフロー信頼性が向上する。
【００３１】
請求項８記載の発明は、請求項７記載の半導体装置の製造方法であって、前記半導体チップを実装した後に、前記半導体チップを前記インターポーザ上でトランスファモールドにより樹脂封止することを特徴とするものである。
【００３２】
請求項８記載の発明によれば、半導体チップを容易に樹脂封止することができる。半導体チップが下側に撓もうとしても、非導電性熱硬化材の層により支持されるため、トランスファモールドで封止する際に、樹脂圧力が半導体チップに加わっても、半導体チップが変形して損傷することを防止できる。
【００３３】
請求項９記載の発明は、請求項７記載の半導体装置の製造方法であって、前記半導体チップは前記インターポーザに対してフリップチップ実装されることを特徴とするものである。
【００３４】
請求項９記載の発明によれば、半導体装置の高さ寸法を小さくすることができる。インターポーザ及び非導電性熱硬化材の層には予め貫通穴が形成されており、フリップチップ実装後に貫通穴を形成する必要がないため、本発明はフリップチップ実装の半導体装置に対して好適である。
【００３５】
本発明による半導体装置は、アンダーフィルを半導体チップの周囲部分にのみ供給し、半導体チップの中央部分にはアンダーフィルを充填しないことを特徴とする。
【００３６】
図２は本発明の第１実施例による半導体装置の断面図である。図２に示す半導体装置は、半導体チップ１をインターポーザ２にフリップチップ実装し、半導体チップをモールド樹脂５により封止し、インターポーザ２の下面側に半田ボール３を形成したものである。インターポーザ２は、例えばポリイミドフィルムやガラスエポキシ基板等の樹脂製の基板である。半導体チップ１をフリップチップ実装する際に、半導体チップ１とインターポーザ２との間に樹脂製のアンダーフィル４を充填するが、アンダーフィル４は、半導体チップ１のバンプ６が設けられた部分近傍にのみ充填される。半導体チップ１はその外周全体に電極が配列されたタイプであり、アンダーフィル４は、半導体チップ１の周囲全体に充填される。半導体チップ１のバンプ６は、例えば金（Ａｕ）バンプであり、レジスト７の厚み（高さ）より僅かに大きな高さ寸法を有している。
【００３７】
上述のように半導体チップの周囲部分にのみアンダーフィル４を充填するために、本実施例では半導体チップ１の中央部分とインターポーザ２との間にレジスト７が設けられる。レジスト７は、非導電性熱硬化材の層であり、半導体装置の形成に用いられるレジストを用いることができる。レジスト７はインターポーザ２上に形成される。レジスト７の厚み（すなわちインターポーザ２からの高さ）は、半導体チップ１がインターポーサ２にフリップチップ実装されたときにそれらの間に形成される間隙の幅に等しいか、僅かに小さい。
【００３８】
半導体チップ１の中央部分の下にレジスト７が存在するため、アンダーフィル４は、半導体チップ１の中央部分の下にアンダーフィル４が充填される空間（間隙）が無くなり、アンダーフィル４は半導体チップ１の外周部分（すなわち、バンプ６が形成された部分）の下に形成される間隙にのみ充填される。
【００３９】
ここで、レジスト７にはその厚み方向に貫通する複数の貫通穴８が形成される。貫通穴８はレジスト７を貫通し、且つインターポーザ２も貫通して半導体装置の外部に連通する。半導体チップ１とレジスト７との間には、アンダーフィル４が充填されないため、レジスト７とインターポーザ２とを貫通した貫通穴８の直径を比較的大きくてもよい。すなわち、アンダーフィル４が貫通穴８から流れ出ることを防止するために貫通穴８の直径を小さくしておく必要なない。
【００４０】
貫通穴８は、水蒸気の排出穴として機能する。アンダーフィル４、モールド封止５あるいはインターポーザ２等に吸収されていた水分が、半導体チップ１とレジスト７との間において半田リフローの熱により水蒸気となっても、水蒸気は半導体装置内に閉じ込められることなく、貫通穴８により半導体装置の外部に排出される。したがって、水蒸気が閉じ込められた際に発生する圧力により半導体チップが剥離したり、半導体装置の内部に損傷が発生したりすることを防止することができる。
【００４１】
貫通穴８は、半導体チップ１の下側で発生した水蒸気がどの部分からでも迅速に排出されるように、レジスト７の全面に渡って分布するように配置することが好ましい。
【００４２】
図３は本発明の第１実施例による半導体装置の製造方法を説明するための図である。図３に示す半導体装置は、図２に示す半導体装置において半導体チップ１の上に別の半導体チップ１Ａを積層したものであるが、レジスト７及び貫通穴８は図２に示す半導体装置と同様である。
【００４３】
まず、図３（ａ）に示すように、インターポーザ２を準備し、インターポーザ２のチップ搭載面にレジスト７を形成する。レジスト７は、半導体チップ１が搭載される領域を包囲するように形成されたソルダレジスト９の内側に形成される。ソルダレジスト９とレジスト７との間には、半導体チップ１のバンプ６が接続される電極パッド２ａが配置されている。
【００４４】
インターポーザ２のチップ搭載面にレジスト７を形成した後、貫通穴８を形成する。貫通穴８は、例えばレーザ光を照射してレジスト７とインターポーザ２とを貫通する穴をあけることにより形成することができる。この際、半導体チップ１をインターポーザ２に実装する前であるため、貫通穴８の形成は容易である。
【００４５】
所定の数の貫通穴８を形成した後、図３（ｂ）に示すように、レジスト９とレジスト７との間の領域にアンダーフィル４を供給する。アンダーフィル４は液体状でもペースト状でもよい。また、フィルム状のアンダーフィル材を適当な形状に形成して、レジスト９とレジスト７との間の領域に供給してもよい。
【００４６】
図４は、図３（ｂ）に示すようにアンダーフィル４をインターポーザ２に供給した状態を上から見た平面図である。レジスト９の内側にアンダーフィル４が供給され、レジスト７には所定の数の貫通穴８が形成されている。レジスト９の外側には、インターポーザ２に形成された電極パッドが２ａ露出している。また、図４では見えないが、アンダーフィル４の下には、半導体チップ１のバンプ６が接合される電極パッド２ｂが延在している。
【００４７】
アンダーフィル４を供給した後、図３（ｃ）に示すように、半導体チップ１を所定の位置に配置し、半導体チップ１のバンプ６をインターポーザ２の電極パッド２ｂにフリップチップ実装する。半導体チップ１がフリップチップ実装された時点で、アンダーフィル４は、レジスト７とソルダレジスト９との間に形成される空間内に充填される。この際、レジスト７の上面は半導体チップの回路形成面に近接しており、アンダーフィル４がレジスト７と半導体チップ１の回路形成面との間に入ることは無い。
【００４８】
以上のように、半導体チップ１の周囲は、アンダーフィル４によりインターポーザ２に接着固定されるため、半導体チップ１のフリップチップ実装信頼性は確保される。
【００４９】
次に、図３（ｄ）に示すように、半導体チップ１の背面に別の半導体チップ１Ａをフェイスアップで積層して搭載し、半導体チップ１Ａの電極とインターポーザ２の電極パッド２ａとをボンディングワイヤで接続する。
【００５０】
そして、半導体チップ１Ａ及び半導体チップ１をインターポーザ２上でモールド樹脂５により封止し、インターポーザの下面側に外部接続用端子として半田ボール３を形成することにより、図３（ｅ）に示す半導体装置が完成する。なお、本実施例では、半導体チップ１の中央部分の下にはアンダーフィル４は充填されないが、レジスト７が存在しており、モールド樹脂５で半導体チップ１及び１Ａをトランスファモールド等で封止する際に、半導体チップ１及び１Ａに圧力が加えられても、半導体チップ１はレジスト４により支持されるため、変形あるいは損傷が発生することはない。
【００５１】
以上の工程で、図３（ｄ）に示す半導体チップ１Ａの積層工程を行わなければ、図２に示す単一の半導体チップ１を有する半導体装置が形成される。
【００５２】
以上のように、本実施例による半導体装置は、半導体チップ１の中央部分の真下のインターポーザ２上にレジスト７を設け、レジスト７とインターポーザ２とを貫通する貫通穴８を設けたので、半導体装置の半田リフロー時に半導体チップの回路形成面付近に発生する水蒸気を貫通穴８を通じて外部に放出することができ、耐半田リフロー信頼性が増す。したがって、鉛レスの半田を用いて従来より高温のリフロー温度で半導体装置を実装する際でも、半田リフロー後の半導体装置の信頼性を高く維持することができる。
【００５３】
次に、本発明の第２実施例による半導体装置について説明する。図５は本発明の第２実施例による半導体装置の製造工程を示す図である。図５（ｅ）が本発明の第２実施例による半導体装置を示す断面図である。本発明の第２実施例による半導体装置は、図２に示す第１実施例による半導体装置と基本的な構成は同じであり、半導体チップ１がインターポーザ２に対してフェイスアップで実装され、ワイヤボンディングされている点が相違する。
【００５４】
図５（ａ）及び（ｂ）に示す工程は、図３（ａ）及び（ｂ）に示す工程と同じであり、その説明は省略する。本実施例では、図５（ｂ）に示すようにレジスト９とレジスト７との間の領域にアンダーフィル４を供給した後、半導体チップ１をフェイスアップの状態でインターポーザ２の所定の位置（ソルダレジスト９の内側）に搭載する。次に、図５（ｄ）に示すように半導体チップ１の電極とインターポーザ２の電極パッド２ｂとをボンディングワイヤにより接続する。そして、半導体チップ及びボンディングワイヤをモールド樹脂５により封止し、インターポーザ２の下面側に半田ボールを形成して、図５(ｅ)に示す半導体装置が完成する。
【００５５】
本実施例では、半導体チップがフェイスアップで搭載されるため、半導体チップの回路形成面はレジスト７の上面に面していない。したがって、図５（ａ）において貫通穴８を形成せずに、図５（ｄ）又は（ｅ）の状態において、インターポーザ２の下面側からレーザ光等を照射して貫通穴８を形成することもできる。すなわち、レーザ光がインターポーザ２及びレジスト７をも貫通しても、半導体チップ１の背面に当たるだけであり、半導体チップの背面にある程度の損傷が発生しても、半導体チップ１の機能に影響はない。
【００５６】
以上のように、本発明による耐吸湿リフロー信頼性を向上する構成は、フェイスダウンによるフリップチップ実装に好適であるだけでなく、フェイスアップによるワイヤボンンディング実装にも適用することができる。
【００５７】
次に上述の実施例の種々の変形例に相当する実施例について説明する。
【００５８】
図７は本発明の第３実施例による半導体装置の断面図である。本実施例による半導体装置は、図３（ｅ）に示す半導体装置において、レジスト７の外周部近傍にレジストトラップ７ａを設けたものである。レジストトラップは、レジスト７の外周に沿って形成された溝であり、貫通穴８のようにインターポーザ２を貫通していない。すなわち、レジストトラップ７ａはレジスト７のみを貫通する溝であり、底部はインターポーザ２の上面となる。レジストトラップ７ａは、アンダーフィル４がレジスト７の中央部分へと進入しようとした場合に、アンダーフィル４が溜まる溝であり、アンダーフィル４がレジストトラップ７ａ以上に内部に進入することはない。
【００５９】
図８は本発明の第４実施例による半導体装置の断面図である。本実施例による半導体装置は、図７に示す半導体装置において、レジストトラップ７ａより内側のレジスト７を除去し、空間としたものである。
【００６０】
図９は本発明の第５実施例による半導体装置の断面図である。本実施例による半導体装置は、図３（ｅ）に示す半導体装置において、レジスト７の上面と半導体チップ１の回路形成面との間に所定の間隙を設けたものであり、レジスト７の外周部がレジストダムとして作用し、アンダーフィル４が内部に進入することを阻止する。
【００６１】
図１０は本発明の第６実施例による半導体装置の断面図である。本実施例による半導体装置は、図９に示す半導体装置において、レジストダム７ｂより内側のレジスト７を除去し、空間としたものである。
【００６２】
図１１は本発明の第７実施例による半導体装置の断面図である。本実施例による半導体装置は、図３（ｅ）に示す半導体装置において、レジスト７の上面と半導体チップ１の回路形成面とが接触するようにレジスト７の高さを設定したものである。
【００６３】
図１２は本発明の第８実施例による半導体装置の断面図である。本実施例による半導体装置は、図３（ｅ）に示す半導体装置において、レジスト７を設けずに、アンダーフィルの量を調整することにより、アンダーフィル４が半導体チップ１の中央部分の下の間隙に重点されないようにしたものである。したがって、貫通穴はアンダーフィル４が充填されない領域のインターポーザ２を貫通して設けられる。
【００６４】
図１３は本発明の第９実施例による半導体装置の断面図である。本実施例による半導体装置は、図７に示す半導体装置において、半導体チップ１Ａを積層搭載せずに、半導体チップ１のみをインターポーザ２にフリップチップ実装したものである。
【００６５】
図１４は本発明の第１０実施例による半導体装置の断面図である。本実施例による半導体装置は、図９に示す半導体装置において、半導体チップ１Ａを積層搭載せずに、半導体チップ１のみをインターポーザ２フリップチップ実装したものである。
【００６６】
図１５は本発明の第１１実施例による半導体装置の断面図である。本実施例による半導体装置は、図８に示す半導体装置において、半導体チップ１Ａを積層搭載せずに、半導体チップ１のみをインターポーザ２に実装したものである。
【００６７】
図１６は本発明の第１２実施例による半導体装置の断面図である。本実施例による半導体装置は、図１２に示す半導体装置において、半導体チップ１Ａを積層搭載せずに、半導体チップ１のみをインターポーザ２に実装したものである。
【００６８】
図１７は本発明の第１３実施例による半導体装置の断面図である。本実施例による半導体装置は、図１６に示す半導体装置において、ソルダレジスト９を用いずに、アンダーフィル４の量を調節することにより、アンダーフィル４が半導体チップ１の外周部付近に留まるようにうしたものである。
【００６９】
図１８は本発明の第１４実施例による半導体装置の断面図である。本実施例による半導体装置は、図１５に示す半導体装置において、モールド樹脂５を設けずに半導体チップ１の背面が露出した状態としたものである。半導体チップ１の回路形成面はアンダーフィル４により周囲を囲まれているので、モールド樹脂５により封止しなくても保護されている。なお、図１３，１４，１６及び１８に示す半導体装置も同様にモールド樹脂５を省くことができる。
【発明の効果】
上述の如く本発明によれば、次に述べる種々の効果を実現することができる。
【００７０】
請求項１記載の発明によれば、半導体チップの中央部分を除いて周囲部分にのみ選択的にアンダーフィルを供給充填することにより、樹脂封止の際に封止樹脂が半導体チップの下に入り込むことを阻止することができる。また、半導体チップの中央部分の真下に形成された空間は、インターポーザに形成された貫通穴により外部に連通されるため、当該空間内に圧力が蓄積されることはなく、例えば水蒸気が発生しても半導体装置の外部に迅速に逃がすことができる。したがって、半田リフロー時の水蒸気爆発を防止することができ、耐半田リフロー信頼性が向上する。また、例えばレジストのような非導電性熱硬化材の層が半導体チップの中央部分の下に設けられるため、半導体チップが下側に撓もうとしても、非導電性熱硬化材の層により支持される。したがって、半導体チップをトランスファモールド等で封止する際に、樹脂圧力半導体チップに加わっても半導体チップが変形して損傷することを防止できる。
【００７１】
請求項２記載の発明によれば、半導体装置の高さ寸法を小さくすることができる。インターポーザには予め貫通穴が形成されており、フリップチップ実装後に貫通穴を形成する必要がないため、本発明はフリップチップ実装の半導体装置に対して好適である。
【００７３】
請求項３記載の発明によれば、アンダーフィルを溝でトラップすることによりアンダーフィルが溝以上内側に進入することを防止できる。
【００７４】
請求項４記載の発明によれば、アンダーフィルが半導体チップの中央部分まで流れ込むことを防止することができる。
【００７５】
請求項５記載の発明によれば、半導体チップを層により常時支持することができ、半導体チップの変形を防止することができる。
【００７６】
請求項６記載の発明によれば、積層型の半導体装置を容易に形成することができる。
【００７７】
請求項７記載の発明によれば、半導体チップの中央部分を除いて周囲部分にのみ選択的にアンダーフィルを供給充填することができ、樹脂封止の際に封止樹脂が半導体チップの下に入り込むことを阻止することができる。例えばレジストのような非導電性熱硬化材の層が半導体チップの中央部分の下に設けられるため、半導体チップが下側に撓もうとしても、非導電性熱硬化材の層により支持される。したがって、半導体チップをトランスファモールド等で封止する際に、樹脂圧力が半導体チップに加わっても、半導体チップが変形して損傷することを防止できる。さらに、非導電性熱硬化材の層とインターポーザとに形成された貫通穴により半導体チップの表面は半導体装置の外部に連通されるため、半導体チップの表面近傍に圧力が蓄積されることはなく、例えば水蒸気が発生しても半導体装置の外部に迅速に逃がすことができる。したがって、半田リフロー時の水蒸気爆発を防止することができ、耐半田リフロー信頼性が向上する。
【００７８】
請求項８記載の発明によれば、半導体チップを容易に樹脂封止することができる。半導体チップが下側に撓もうとしても、非導電性熱硬化材の層により支持されるため、トランスファモールドで封止する際に、樹脂圧力が半導体チップに加わっても、半導体チップが変形して損傷することを防止できる。
【００７９】
請求項９記載の発明によれば、半導体装置の高さ寸法を小さくすることができる。インターポーザ及び非導電性熱硬化材の層には予め貫通穴が形成されており、フリップチップ実装後に貫通穴を形成する必要がないため、本発明はフリップチップ実装の半導体装置に対して好適である。
【図面の簡単な説明】
【図１】従来のフリップチップ構造を有する半導体装置の断面図である。
【図２】本発明の第１実施例による半導体装置の断面図である。
【図３】本発明の第１実施例による半導体装置の製造工程を説明するための図である。
【図４】図３（ｂ）における半導体装置の平面図である。
【図５】本発明の第１実施例による半導体装置の製造工程を説明するための図である。
【図６】図５（ｂ）における半導体装置の平面図である。
【図７】本発明の第３実施例による半導体装置の断面図である。
【図８】本発明の第４実施例による半導体装置の断面図である。
【図９】本発明の第５実施例による半導体装置の断面図である。
【図１０】本発明の第６実施例による半導体装置の断面図である。
【図１１】本発明の第７実施例による半導体装置の断面図である。
【図１２】本発明の第８実施例による半導体装置の断面図である。
【図１３】本発明の第９実施例による半導体装置の断面図である。
【図１４】本発明の第１０実施例による半導体装置の断面図である。
【図１５】本発明の第１１実施例による半導体装置の断面図である。
【図１６】本発明の第１２実施例による半導体装置の断面図である。
【図１７】本発明の第１３実施例による半導体装置の断面図である。
【図１８】本発明の第１４実施例による半導体装置の断面図である。
【符号の説明】
１，１Ａ 半導体チップ
２ インターポーザ
２ａ，２ｂ 電極パッド
３ 半田ボール
４ アンダーフィル
５ モールド樹脂
６ バンプ
７ レジスト
７ａ レジストトラップ
７ｂ レジストダム
８ 貫通穴
９ ソルダレジスト
【発明の属する技術分野】
本発明は、半導体装置に係り、特に高い耐吸湿リフロー信頼性（実装信頼性）を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
環境汚染を防止するという観点から、半導体装置等の実装に使用される半田を鉛レス化する必要性がある。鉛レスの半田材は、従来の鉛を含む半田材に比べ溶融温度が高いため、要求される実装温度条件が従来に比べ厳しくなる。
【０００３】
図１は従来のフリップチップ構造を有する半導体装置の断面図である。近年の半導体装置は、半導体チップ１をインターポーザ２と称される基板に実装し、インターポーザ２の反対面側に外部接続端子として半田ボール３を形成したものが主流となっている。このような半導体装置において、半導体チップとインターポーザとの間にはアンダーフィル４が充填される。インターポーザ２としては、一般的にポリイミドフィルム等の樹脂が用いられる。また、半導体チップ１を封止する封止部材５にも樹脂が用いられる。さらに、アンダーフィル４も樹脂である。
【０００４】
上述のような半導体装置は、保管している間に樹脂部品が雰囲気の水分を吸収することがある。半導体装置を実装基板に実装する際には、半田リフローにより半田バンプを溶融する。このとき、半導体装置は高温に曝されて、樹脂部分に吸収されていた水分が樹脂部分と半導体チップと間の界面において急激に蒸発し、半導体チップの剥離を生じるという問題が発生することがある。特に、アンダーフィル材と半導体チップとの間に剥離が生じると、半導体装置の信頼性（耐吸湿リフロー信頼性）が低下する。
【０００５】
従来の鉛を含有した半田の融点は１８０℃程度であるが、鉛レスの半田の融点をそれよりも高く、２００℃程度である。したがって、鉛レスの半田を用いて半導体装置を実装する場合、より高い耐吸湿リフロー信頼性が要求される。
【０００６】
耐吸湿リフロー信頼性を改善するために、種々の対策が提案されているが、特に半導体チップをフリップチップ実装する半導体装置においては、回路形成面がインターポーザ側となり、アンダーフィルが回路形成面に接触しているため、構造上の対策がむずかしい。
【０００７】
【発明が解決しようとする課題】
以下に、これまでに提案されてきた耐吸湿リフロー性向上の為の様々な対策について、その問題点を述べる。
【０００８】
特許第３１４７１０６号に開示された半導体装置では、ガス抜き穴が無く、フリップチップ実装された半導体チップの真下は中空になっている。したがって、チップ厚さが小さくなった場合にトランスファーモールドの圧力によりチップクラックが発生するおそれがある。また、ガス抜き穴がないため、半田溶融の為のリフロー熱により中空部の水分等が急激に体積膨張し、パッケージクラック等を引き起こす可能性が高い。
【０００９】
特開平１１−３１７４２３号公報に開示された半導体装置では、フリップチップ実装された半導体チップの回路面側にスペーサー（合成樹脂）が有り、そのスペーサーと基板は接着していない。この場合、チップ側にスペーサーを設ける工程が増えてしまう。
【００１０】
特開平１１−２４３１６０号公報に開示された半導体装置では、ガス抜き穴をチップ実装後に開ける、いわゆる後穴方式が用いられている。レーザ等を利用した後穴方式では穴の深さを制御することが難しく、フェイスダウンで実装されたフリップチップの回路面を損傷する可能性が高い。その為、半導体チップをフェイスダウンでフリップチップ実装する半導体装置では、半導体チップを実装する前に穴を開けておく、いわゆる先穴方式が必須となる。
【００１１】
特開平１１−１６３０４９号公報に開示された構造では、モールド封止した場合にガス抜き穴が封止されてしまう。
【００１２】
特許第３０７４１８７号に開示された半導体装置では、インターポーザの配線パターンを利用して中空部を形成している。しかし、アンダーフィルにペーストを用いて、この構造を実現するのは不可能である。
【００１３】
本発明は上記の点に鑑みてなされたものであり、半導体チップを樹脂封止した半導体装置の耐吸湿リフロー性を向上することを目的とする。また、耐吸湿リフロー性を向上し、且つ組立性やコストを考慮した半導体装置のパッケージ構造を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
【００１５】
請求項１記載の発明は、半導体チップと、該半導体チップが実装されるインターポーザと、前記半導体チップと前記インターポーザとの間に充填されたアンダーフィルとを有する半導体装置であって、前記インターポーザの前記半導体チップの中央部分に対向する部分であって前記半導体チップの電極が形成されない領域に、非導電性熱硬化材よりなる層が形成され、前記中央部分に対向する部分に少なくとも一つ形成された貫通穴は該層も貫通して延在し、該アンダーフィルは前記半導体チップの周囲部分にのみ充填され、前記半導体チップの中央部分と前記インターポーザとの間には前記アンダーフィルが介在しないことを特徴とするものである。
【００１６】
請求項１記載の発明によれば、半導体チップの中央部分を除いて周囲部分にのみ選択的にアンダーフィルを供給充填することにより、樹脂封止の際に封止樹脂が半導体チップの下に入り込むことを阻止することができる。また、半導体チップの中央部分の真下に形成された空間は、インターポーザに形成された貫通穴により外部に連通されるため、当該空間内に圧力が蓄積されることはなく、例えば水蒸気が発生しても半導体装置の外部に迅速に逃がすことができる。したがって、半田リフロー時の水蒸気爆発を防止することができ、耐半田リフロー信頼性が向上する。また、例えばレジストのような非導電性熱硬化材の層が半導体チップの中央部分の下に設けられるため、半導体チップが下側に撓もうとしても、非導電性熱硬化材の層により支持される。したがって、半導体チップをトランスファモールド等で封止する際に、樹脂圧力半導体チップに加わっても、半導体チップが変形して損傷することを防止できる。
【００１７】
請求項２記載の発明は、請求項１記載の半導体装置であって、前記半導体チップは前記インターポーザに対してフリップチップ実装されていることを特徴とするものである。
【００１８】
請求項２記載の発明によれば、半導体装置の高さ寸法を小さくすることができる。インターポーザには予め貫通穴が形成されており、フリップチップ実装後に貫通穴を形成する必要がないため、本発明はフリップチップ実装の半導体装置に対して好適である。
【００２１】
請求項３記載の発明は、請求項１又は２記載の半導体装置であって、前記層の外周部近傍に、前記アンダーフィル材をトラップする溝が形成されたことを特徴とするものである。
【００２２】
請求項３記載の発明によれば、アンダーフィルを溝でトラップすることにより、アンダーフィルが溝以上内側に進入することを防止できる。
【００２３】
請求項４記載の発明は、請求項１又は２記載の半導体装置であって、前記層の上面と前記半導体チップとの間に、前記アンダーフィルの流れを防止するような所定の寸法の間隙が形成されたことを特徴とするものである。
【００２４】
請求項４記載の発明によれば、アンダーフィルが半導体チップの中央部分まで流れ込むことを防止することができる。
【００２５】
請求項５記載の発明は、請求項１又は２記載の半導体装置であって、前記層の上面は前記半導体チップに接触していることを特徴とするものである。
【００２６】
請求項５記載の発明によれば、半導体チップを層により常時支持することができ、半導体チップの変形を防止することができる。
【００２７】
請求項６記載の発明は、請求項１乃至５のうちいずれか一項記載の半導体装置であって、前記半導体チップの上に更に別の半導体チップが積層して搭載されたことを特徴とするものである。
【００２８】
請求項６記載の発明によれば、積層型の半導体装置を容易に形成することができる。
【００２９】
請求項７記載の発明は、半導体装置の製造方法であって、実装される半導体チップの中央部分で電極が形成されない領域に相当する大きさの、非導電性熱硬化材よりなる層をインターポーザ上に形成し、前記層とインターポーザとを貫通する貫通穴を前記層が設けられた部分に形成し、前記層の周囲にアンダーフィルを供給し、前記アンダーフィルを介して半導体チップを前記インターポーザに実装することを特徴とするものである。
【００３０】
請求項７記載の発明によれば、半導体チップの中央部分を除いて周囲部分にのみ選択的にアンダーフィルを供給充填することができ、樹脂封止の際に封止樹脂が半導体チップの下に入り込むことを阻止することができる。例えばレジストのような非導電性熱硬化材の層が半導体チップの中央部分の下に設けられるため、半導体チップが下側に撓もうとしても、非導電性熱硬化材の層により支持される。したがって、半導体チップをトランスファモールド等で封止する際に、樹脂圧力が半導体チップに加わっても、半導体チップが変形して損傷することを防止できる。さらに、非導電性熱硬化材の層とインターポーザとに形成された貫通穴により半導体チップの表面は半導体装置の外部に連通されるため、半導体チップの表面近傍に圧力が蓄積されることはなく、例えば水蒸気が発生しても半導体装置の外部に迅速に逃がすことができる。したがって、半田リフロー時の水蒸気爆発を防止することができ、耐半田リフロー信頼性が向上する。
【００３１】
請求項８記載の発明は、請求項７記載の半導体装置の製造方法であって、前記半導体チップを実装した後に、前記半導体チップを前記インターポーザ上でトランスファモールドにより樹脂封止することを特徴とするものである。
【００３２】
請求項８記載の発明によれば、半導体チップを容易に樹脂封止することができる。半導体チップが下側に撓もうとしても、非導電性熱硬化材の層により支持されるため、トランスファモールドで封止する際に、樹脂圧力が半導体チップに加わっても、半導体チップが変形して損傷することを防止できる。
【００３３】
請求項９記載の発明は、請求項７記載の半導体装置の製造方法であって、前記半導体チップは前記インターポーザに対してフリップチップ実装されることを特徴とするものである。
【００３４】
請求項９記載の発明によれば、半導体装置の高さ寸法を小さくすることができる。インターポーザ及び非導電性熱硬化材の層には予め貫通穴が形成されており、フリップチップ実装後に貫通穴を形成する必要がないため、本発明はフリップチップ実装の半導体装置に対して好適である。
【００３５】
本発明による半導体装置は、アンダーフィルを半導体チップの周囲部分にのみ供給し、半導体チップの中央部分にはアンダーフィルを充填しないことを特徴とする。
【００３６】
図２は本発明の第１実施例による半導体装置の断面図である。図２に示す半導体装置は、半導体チップ１をインターポーザ２にフリップチップ実装し、半導体チップをモールド樹脂５により封止し、インターポーザ２の下面側に半田ボール３を形成したものである。インターポーザ２は、例えばポリイミドフィルムやガラスエポキシ基板等の樹脂製の基板である。半導体チップ１をフリップチップ実装する際に、半導体チップ１とインターポーザ２との間に樹脂製のアンダーフィル４を充填するが、アンダーフィル４は、半導体チップ１のバンプ６が設けられた部分近傍にのみ充填される。半導体チップ１はその外周全体に電極が配列されたタイプであり、アンダーフィル４は、半導体チップ１の周囲全体に充填される。半導体チップ１のバンプ６は、例えば金（Ａｕ）バンプであり、レジスト７の厚み（高さ）より僅かに大きな高さ寸法を有している。
【００３７】
上述のように半導体チップの周囲部分にのみアンダーフィル４を充填するために、本実施例では半導体チップ１の中央部分とインターポーザ２との間にレジスト７が設けられる。レジスト７は、非導電性熱硬化材の層であり、半導体装置の形成に用いられるレジストを用いることができる。レジスト７はインターポーザ２上に形成される。レジスト７の厚み（すなわちインターポーザ２からの高さ）は、半導体チップ１がインターポーサ２にフリップチップ実装されたときにそれらの間に形成される間隙の幅に等しいか、僅かに小さい。
【００３８】
半導体チップ１の中央部分の下にレジスト７が存在するため、アンダーフィル４は、半導体チップ１の中央部分の下にアンダーフィル４が充填される空間（間隙）が無くなり、アンダーフィル４は半導体チップ１の外周部分（すなわち、バンプ６が形成された部分）の下に形成される間隙にのみ充填される。
【００３９】
ここで、レジスト７にはその厚み方向に貫通する複数の貫通穴８が形成される。貫通穴８はレジスト７を貫通し、且つインターポーザ２も貫通して半導体装置の外部に連通する。半導体チップ１とレジスト７との間には、アンダーフィル４が充填されないため、レジスト７とインターポーザ２とを貫通した貫通穴８の直径を比較的大きくてもよい。すなわち、アンダーフィル４が貫通穴８から流れ出ることを防止するために貫通穴８の直径を小さくしておく必要なない。
【００４０】
貫通穴８は、水蒸気の排出穴として機能する。アンダーフィル４、モールド封止５あるいはインターポーザ２等に吸収されていた水分が、半導体チップ１とレジスト７との間において半田リフローの熱により水蒸気となっても、水蒸気は半導体装置内に閉じ込められることなく、貫通穴８により半導体装置の外部に排出される。したがって、水蒸気が閉じ込められた際に発生する圧力により半導体チップが剥離したり、半導体装置の内部に損傷が発生したりすることを防止することができる。
【００４１】
貫通穴８は、半導体チップ１の下側で発生した水蒸気がどの部分からでも迅速に排出されるように、レジスト７の全面に渡って分布するように配置することが好ましい。
【００４２】
図３は本発明の第１実施例による半導体装置の製造方法を説明するための図である。図３に示す半導体装置は、図２に示す半導体装置において半導体チップ１の上に別の半導体チップ１Ａを積層したものであるが、レジスト７及び貫通穴８は図２に示す半導体装置と同様である。
【００４３】
まず、図３（ａ）に示すように、インターポーザ２を準備し、インターポーザ２のチップ搭載面にレジスト７を形成する。レジスト７は、半導体チップ１が搭載される領域を包囲するように形成されたソルダレジスト９の内側に形成される。ソルダレジスト９とレジスト７との間には、半導体チップ１のバンプ６が接続される電極パッド２ａが配置されている。
【００４４】
インターポーザ２のチップ搭載面にレジスト７を形成した後、貫通穴８を形成する。貫通穴８は、例えばレーザ光を照射してレジスト７とインターポーザ２とを貫通する穴をあけることにより形成することができる。この際、半導体チップ１をインターポーザ２に実装する前であるため、貫通穴８の形成は容易である。
【００４５】
所定の数の貫通穴８を形成した後、図３（ｂ）に示すように、レジスト９とレジスト７との間の領域にアンダーフィル４を供給する。アンダーフィル４は液体状でもペースト状でもよい。また、フィルム状のアンダーフィル材を適当な形状に形成して、レジスト９とレジスト７との間の領域に供給してもよい。
【００４６】
図４は、図３（ｂ）に示すようにアンダーフィル４をインターポーザ２に供給した状態を上から見た平面図である。レジスト９の内側にアンダーフィル４が供給され、レジスト７には所定の数の貫通穴８が形成されている。レジスト９の外側には、インターポーザ２に形成された電極パッドが２ａ露出している。また、図４では見えないが、アンダーフィル４の下には、半導体チップ１のバンプ６が接合される電極パッド２ｂが延在している。
【００４７】
アンダーフィル４を供給した後、図３（ｃ）に示すように、半導体チップ１を所定の位置に配置し、半導体チップ１のバンプ６をインターポーザ２の電極パッド２ｂにフリップチップ実装する。半導体チップ１がフリップチップ実装された時点で、アンダーフィル４は、レジスト７とソルダレジスト９との間に形成される空間内に充填される。この際、レジスト７の上面は半導体チップの回路形成面に近接しており、アンダーフィル４がレジスト７と半導体チップ１の回路形成面との間に入ることは無い。
【００４８】
以上のように、半導体チップ１の周囲は、アンダーフィル４によりインターポーザ２に接着固定されるため、半導体チップ１のフリップチップ実装信頼性は確保される。
【００４９】
次に、図３（ｄ）に示すように、半導体チップ１の背面に別の半導体チップ１Ａをフェイスアップで積層して搭載し、半導体チップ１Ａの電極とインターポーザ２の電極パッド２ａとをボンディングワイヤで接続する。
【００５０】
そして、半導体チップ１Ａ及び半導体チップ１をインターポーザ２上でモールド樹脂５により封止し、インターポーザの下面側に外部接続用端子として半田ボール３を形成することにより、図３（ｅ）に示す半導体装置が完成する。なお、本実施例では、半導体チップ１の中央部分の下にはアンダーフィル４は充填されないが、レジスト７が存在しており、モールド樹脂５で半導体チップ１及び１Ａをトランスファモールド等で封止する際に、半導体チップ１及び１Ａに圧力が加えられても、半導体チップ１はレジスト４により支持されるため、変形あるいは損傷が発生することはない。
【００５１】
以上の工程で、図３（ｄ）に示す半導体チップ１Ａの積層工程を行わなければ、図２に示す単一の半導体チップ１を有する半導体装置が形成される。
【００５２】
以上のように、本実施例による半導体装置は、半導体チップ１の中央部分の真下のインターポーザ２上にレジスト７を設け、レジスト７とインターポーザ２とを貫通する貫通穴８を設けたので、半導体装置の半田リフロー時に半導体チップの回路形成面付近に発生する水蒸気を貫通穴８を通じて外部に放出することができ、耐半田リフロー信頼性が増す。したがって、鉛レスの半田を用いて従来より高温のリフロー温度で半導体装置を実装する際でも、半田リフロー後の半導体装置の信頼性を高く維持することができる。
【００５３】
次に、本発明の第２実施例による半導体装置について説明する。図５は本発明の第２実施例による半導体装置の製造工程を示す図である。図５（ｅ）が本発明の第２実施例による半導体装置を示す断面図である。本発明の第２実施例による半導体装置は、図２に示す第１実施例による半導体装置と基本的な構成は同じであり、半導体チップ１がインターポーザ２に対してフェイスアップで実装され、ワイヤボンディングされている点が相違する。
【００５４】
図５（ａ）及び（ｂ）に示す工程は、図３（ａ）及び（ｂ）に示す工程と同じであり、その説明は省略する。本実施例では、図５（ｂ）に示すようにレジスト９とレジスト７との間の領域にアンダーフィル４を供給した後、半導体チップ１をフェイスアップの状態でインターポーザ２の所定の位置（ソルダレジスト９の内側）に搭載する。次に、図５（ｄ）に示すように半導体チップ１の電極とインターポーザ２の電極パッド２ｂとをボンディングワイヤにより接続する。そして、半導体チップ及びボンディングワイヤをモールド樹脂５により封止し、インターポーザ２の下面側に半田ボールを形成して、図５(ｅ)に示す半導体装置が完成する。
【００５５】
本実施例では、半導体チップがフェイスアップで搭載されるため、半導体チップの回路形成面はレジスト７の上面に面していない。したがって、図５（ａ）において貫通穴８を形成せずに、図５（ｄ）又は（ｅ）の状態において、インターポーザ２の下面側からレーザ光等を照射して貫通穴８を形成することもできる。すなわち、レーザ光がインターポーザ２及びレジスト７をも貫通しても、半導体チップ１の背面に当たるだけであり、半導体チップの背面にある程度の損傷が発生しても、半導体チップ１の機能に影響はない。
【００５６】
以上のように、本発明による耐吸湿リフロー信頼性を向上する構成は、フェイスダウンによるフリップチップ実装に好適であるだけでなく、フェイスアップによるワイヤボンンディング実装にも適用することができる。
【００５７】
次に上述の実施例の種々の変形例に相当する実施例について説明する。
【００５８】
図７は本発明の第３実施例による半導体装置の断面図である。本実施例による半導体装置は、図３（ｅ）に示す半導体装置において、レジスト７の外周部近傍にレジストトラップ７ａを設けたものである。レジストトラップは、レジスト７の外周に沿って形成された溝であり、貫通穴８のようにインターポーザ２を貫通していない。すなわち、レジストトラップ７ａはレジスト７のみを貫通する溝であり、底部はインターポーザ２の上面となる。レジストトラップ７ａは、アンダーフィル４がレジスト７の中央部分へと進入しようとした場合に、アンダーフィル４が溜まる溝であり、アンダーフィル４がレジストトラップ７ａ以上に内部に進入することはない。
【００５９】
図８は本発明の第４実施例による半導体装置の断面図である。本実施例による半導体装置は、図７に示す半導体装置において、レジストトラップ７ａより内側のレジスト７を除去し、空間としたものである。
【００６０】
図９は本発明の第５実施例による半導体装置の断面図である。本実施例による半導体装置は、図３（ｅ）に示す半導体装置において、レジスト７の上面と半導体チップ１の回路形成面との間に所定の間隙を設けたものであり、レジスト７の外周部がレジストダムとして作用し、アンダーフィル４が内部に進入することを阻止する。
【００６１】
図１０は本発明の第６実施例による半導体装置の断面図である。本実施例による半導体装置は、図９に示す半導体装置において、レジストダム７ｂより内側のレジスト７を除去し、空間としたものである。
【００６２】
図１１は本発明の第７実施例による半導体装置の断面図である。本実施例による半導体装置は、図３（ｅ）に示す半導体装置において、レジスト７の上面と半導体チップ１の回路形成面とが接触するようにレジスト７の高さを設定したものである。
【００６３】
図１２は本発明の第８実施例による半導体装置の断面図である。本実施例による半導体装置は、図３（ｅ）に示す半導体装置において、レジスト７を設けずに、アンダーフィルの量を調整することにより、アンダーフィル４が半導体チップ１の中央部分の下の間隙に重点されないようにしたものである。したがって、貫通穴はアンダーフィル４が充填されない領域のインターポーザ２を貫通して設けられる。
【００６４】
図１３は本発明の第９実施例による半導体装置の断面図である。本実施例による半導体装置は、図７に示す半導体装置において、半導体チップ１Ａを積層搭載せずに、半導体チップ１のみをインターポーザ２にフリップチップ実装したものである。
【００６５】
図１４は本発明の第１０実施例による半導体装置の断面図である。本実施例による半導体装置は、図９に示す半導体装置において、半導体チップ１Ａを積層搭載せずに、半導体チップ１のみをインターポーザ２フリップチップ実装したものである。
【００６６】
図１５は本発明の第１１実施例による半導体装置の断面図である。本実施例による半導体装置は、図８に示す半導体装置において、半導体チップ１Ａを積層搭載せずに、半導体チップ１のみをインターポーザ２に実装したものである。
【００６７】
図１６は本発明の第１２実施例による半導体装置の断面図である。本実施例による半導体装置は、図１２に示す半導体装置において、半導体チップ１Ａを積層搭載せずに、半導体チップ１のみをインターポーザ２に実装したものである。
【００６８】
図１７は本発明の第１３実施例による半導体装置の断面図である。本実施例による半導体装置は、図１６に示す半導体装置において、ソルダレジスト９を用いずに、アンダーフィル４の量を調節することにより、アンダーフィル４が半導体チップ１の外周部付近に留まるようにうしたものである。
【００６９】
図１８は本発明の第１４実施例による半導体装置の断面図である。本実施例による半導体装置は、図１５に示す半導体装置において、モールド樹脂５を設けずに半導体チップ１の背面が露出した状態としたものである。半導体チップ１の回路形成面はアンダーフィル４により周囲を囲まれているので、モールド樹脂５により封止しなくても保護されている。なお、図１３，１４，１６及び１８に示す半導体装置も同様にモールド樹脂５を省くことができる。
【発明の効果】
上述の如く本発明によれば、次に述べる種々の効果を実現することができる。
【００７０】
請求項１記載の発明によれば、半導体チップの中央部分を除いて周囲部分にのみ選択的にアンダーフィルを供給充填することにより、樹脂封止の際に封止樹脂が半導体チップの下に入り込むことを阻止することができる。また、半導体チップの中央部分の真下に形成された空間は、インターポーザに形成された貫通穴により外部に連通されるため、当該空間内に圧力が蓄積されることはなく、例えば水蒸気が発生しても半導体装置の外部に迅速に逃がすことができる。したがって、半田リフロー時の水蒸気爆発を防止することができ、耐半田リフロー信頼性が向上する。また、例えばレジストのような非導電性熱硬化材の層が半導体チップの中央部分の下に設けられるため、半導体チップが下側に撓もうとしても、非導電性熱硬化材の層により支持される。したがって、半導体チップをトランスファモールド等で封止する際に、樹脂圧力半導体チップに加わっても半導体チップが変形して損傷することを防止できる。
【００７１】
請求項２記載の発明によれば、半導体装置の高さ寸法を小さくすることができる。インターポーザには予め貫通穴が形成されており、フリップチップ実装後に貫通穴を形成する必要がないため、本発明はフリップチップ実装の半導体装置に対して好適である。
【００７３】
請求項３記載の発明によれば、アンダーフィルを溝でトラップすることによりアンダーフィルが溝以上内側に進入することを防止できる。
【００７４】
請求項４記載の発明によれば、アンダーフィルが半導体チップの中央部分まで流れ込むことを防止することができる。
【００７５】
請求項５記載の発明によれば、半導体チップを層により常時支持することができ、半導体チップの変形を防止することができる。
【００７６】
請求項６記載の発明によれば、積層型の半導体装置を容易に形成することができる。
【００７７】
請求項７記載の発明によれば、半導体チップの中央部分を除いて周囲部分にのみ選択的にアンダーフィルを供給充填することができ、樹脂封止の際に封止樹脂が半導体チップの下に入り込むことを阻止することができる。例えばレジストのような非導電性熱硬化材の層が半導体チップの中央部分の下に設けられるため、半導体チップが下側に撓もうとしても、非導電性熱硬化材の層により支持される。したがって、半導体チップをトランスファモールド等で封止する際に、樹脂圧力が半導体チップに加わっても、半導体チップが変形して損傷することを防止できる。さらに、非導電性熱硬化材の層とインターポーザとに形成された貫通穴により半導体チップの表面は半導体装置の外部に連通されるため、半導体チップの表面近傍に圧力が蓄積されることはなく、例えば水蒸気が発生しても半導体装置の外部に迅速に逃がすことができる。したがって、半田リフロー時の水蒸気爆発を防止することができ、耐半田リフロー信頼性が向上する。
【００７８】
請求項８記載の発明によれば、半導体チップを容易に樹脂封止することができる。半導体チップが下側に撓もうとしても、非導電性熱硬化材の層により支持されるため、トランスファモールドで封止する際に、樹脂圧力が半導体チップに加わっても、半導体チップが変形して損傷することを防止できる。
【００７９】
請求項９記載の発明によれば、半導体装置の高さ寸法を小さくすることができる。インターポーザ及び非導電性熱硬化材の層には予め貫通穴が形成されており、フリップチップ実装後に貫通穴を形成する必要がないため、本発明はフリップチップ実装の半導体装置に対して好適である。
【図面の簡単な説明】
【図１】従来のフリップチップ構造を有する半導体装置の断面図である。
【図２】本発明の第１実施例による半導体装置の断面図である。
【図３】本発明の第１実施例による半導体装置の製造工程を説明するための図である。
【図４】図３（ｂ）における半導体装置の平面図である。
【図５】本発明の第１実施例による半導体装置の製造工程を説明するための図である。
【図６】図５（ｂ）における半導体装置の平面図である。
【図７】本発明の第３実施例による半導体装置の断面図である。
【図８】本発明の第４実施例による半導体装置の断面図である。
【図９】本発明の第５実施例による半導体装置の断面図である。
【図１０】本発明の第６実施例による半導体装置の断面図である。
【図１１】本発明の第７実施例による半導体装置の断面図である。
【図１２】本発明の第８実施例による半導体装置の断面図である。
【図１３】本発明の第９実施例による半導体装置の断面図である。
【図１４】本発明の第１０実施例による半導体装置の断面図である。
【図１５】本発明の第１１実施例による半導体装置の断面図である。
【図１６】本発明の第１２実施例による半導体装置の断面図である。
【図１７】本発明の第１３実施例による半導体装置の断面図である。
【図１８】本発明の第１４実施例による半導体装置の断面図である。
【符号の説明】
１，１Ａ 半導体チップ
２ インターポーザ
２ａ，２ｂ 電極パッド
３ 半田ボール
４ アンダーフィル
５ モールド樹脂
６ バンプ
７ レジスト
７ａ レジストトラップ
７ｂ レジストダム
８ 貫通穴
９ ソルダレジスト
Claims (9)
- 半導体チップと、該半導体チップが実装されるインターポーザと、前記半導体チップと前記インターポーザとの間に充填されたアンダーフィルとを有する半導体装置であって、
前記インターポーザの前記半導体チップの中央部分に対向する部分であって前記半導体チップの電極が形成されない領域に、非導電性熱硬化材よりなる層が形成され、前記中央部分に対向する部分に少なくとも一つ形成された貫通穴は該層も貫通して延在し、
該アンダーフィルは前記半導体チップの周囲部分にのみ充填され、前記半導体チップの中央部分と前記インターポーザとの間には前記アンダーフィルが介在しないことを特徴とする半導体装置。 - 請求項１記載の半導体装置であって、
前記半導体チップは前記インターポーザに対してフリップチップ実装されていることを特徴とする半導体装置。 - 請求項１又は２記載の半導体装置であって、
前記層の外周部近傍に、前記アンダーフィル材をトラップする溝が形成されたことを特徴とする半導体装置。 - 請求項１又は２記載の半導体装置であって、
前記層の上面と前記半導体チップとの間に、前記アンダーフィルの流れを防止するような所定の寸法の間隙が形成されたことを特徴とする半導体装置。 - 請求項１又は２記載の半導体装置であって、
前記層の上面は前記半導体チップに接触していることを特徴とする半導体装置。 - 請求項１乃至５のうちいずれか一項記載の半導体装置であって、
前記半導体チップの上に更に別の半導体チップが積層して搭載されたことを特徴とする半導体装置。 - 半導体装置の製造方法であって、
実装される半導体チップの中央部分で電極が形成されない領域に相当する大きさの、非導電性熱硬化材よりなる層をインターポーザ上に形成し、
前記層とインターポーザとを貫通する貫通穴を前記層が設けられた部分に形成し、
前記層の周囲にアンダーフィルを供給し、
前記アンダーフィルを介して半導体チップを前記インターポーザに実装する
ことを特徴とする半導体装置の製造方法。 - 請求項７記載の半導体装置の製造方法であって、
前記半導体チップを実装した後に、前記半導体チップを前記インターポーザ上でトランスファモールドにより樹脂封止することを特徴とする半導体装置の製造方法。 - 請求項７記載の半導体装置の製造方法であって、
前記半導体チップは前記インターポーザに対してフリップチップ実装されることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001356587A JP3857574B2 (ja) | 2001-11-21 | 2001-11-21 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001356587A JP3857574B2 (ja) | 2001-11-21 | 2001-11-21 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003158215A JP2003158215A (ja) | 2003-05-30 |
| JP3857574B2 true JP3857574B2 (ja) | 2006-12-13 |
Family
ID=19168083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001356587A Expired - Fee Related JP3857574B2 (ja) | 2001-11-21 | 2001-11-21 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3857574B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101019161B1 (ko) * | 2008-12-11 | 2011-03-04 | 삼성전기주식회사 | 패키지 기판 |
| KR101099582B1 (ko) | 2010-02-05 | 2011-12-28 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지 |
| US8399300B2 (en) * | 2010-04-27 | 2013-03-19 | Stats Chippac, Ltd. | Semiconductor device and method of forming adjacent channel and DAM material around die attach area of substrate to control outward flow of underfill material |
| US8617926B2 (en) * | 2010-09-09 | 2013-12-31 | Advanced Micro Devices, Inc. | Semiconductor chip device with polymeric filler trench |
| JP5360158B2 (ja) * | 2011-08-05 | 2013-12-04 | 株式会社村田製作所 | チップ部品構造体 |
| JP6125209B2 (ja) * | 2012-11-19 | 2017-05-10 | 株式会社ジェイデバイス | 半導体装置及びその製造方法 |
| JP2022047632A (ja) * | 2020-09-14 | 2022-03-25 | 力成科技股▲分▼有限公司 | 配線基板、半導体装置及びその製造方法半導体装置及びその製造方法半導体装置及びその製造方法 |
| JP2023090363A (ja) * | 2021-12-17 | 2023-06-29 | パナソニックＩｐマネジメント株式会社 | 実装基板 |
-
2001
- 2001-11-21 JP JP2001356587A patent/JP3857574B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003158215A (ja) | 2003-05-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7569935B1 (en) | Pillar-to-pillar flip-chip assembly | |
| KR100559664B1 (ko) | 반도체패키지 | |
| US7619305B2 (en) | Semiconductor package-on-package (POP) device avoiding crack at solder joints of micro contacts during package stacking | |
| US7880313B2 (en) | Semiconductor flip chip package having substantially non-collapsible spacer | |
| US8278147B2 (en) | Semiconductor device and manufacturing method thereof | |
| US7772687B2 (en) | Multiple electronic component containing substrate | |
| US7339278B2 (en) | Cavity chip package | |
| JP5168160B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2009520366A (ja) | 積層型モールド成形パッケージ及び同パッケージの形成方法 | |
| JP4441545B2 (ja) | 半導体装置 | |
| KR100723497B1 (ko) | 솔더볼 랜드에 두 종류 이상의 표면처리부를 갖는인쇄회로기판 및 이를 포함하는 반도체 패키지 | |
| US20160056116A1 (en) | Fabricating pillar solder bump | |
| JP2002110718A (ja) | 半導体装置の製造方法 | |
| US20060214308A1 (en) | Flip-chip semiconductor package and method for fabricating the same | |
| US8030768B2 (en) | Semiconductor package with under bump metallization aligned with open vias | |
| JP3857574B2 (ja) | 半導体装置及びその製造方法 | |
| JP4942420B2 (ja) | フリップチップボンデッドパッケージ | |
| US7642639B2 (en) | COB type IC package to enhanced bondibility of bumps embedded in substrate and method for fabricating the same | |
| JP2010263108A (ja) | 半導体装置及びその製造方法 | |
| KR970013144A (ko) | 반도체장치 및 그 제조방법 | |
| TWI399838B (zh) | 柱對柱覆晶結構 | |
| JP2002026073A (ja) | 半導体装置およびその製造方法 | |
| KR20080061969A (ko) | 반도체 패키지 및 이의 제조 방법 | |
| KR101804568B1 (ko) | 반도체 패키지 및 그 제조방법 | |
| US6953711B2 (en) | Flip chip on lead frame |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040927 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060614 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060620 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060817 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060912 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060914 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090922 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090922 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100922 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100922 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110922 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110922 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110922 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120922 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120922 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130922 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |