JP7490484B2 - 半導体装置 - Google Patents

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本実施形態は、半導体装置に関する。
半導体チップを配線基板へフリップチップ接続する方法として、マスリフロー方式または熱圧着方式等がある。このうち熱圧着方式によるフリップチップ接続では、半導体チップを配線基板上に搭載したときに、熱によりはんだを溶融させて、半導体チップのバンプと配線基板のパッドとを熱圧着させて接続する。
しかし、フリップチップ接続時において、加熱により半導体チップが反ってしまい、半導体チップと配線基板との接続不良が発生する可能性がある。また、熱圧着方式では、基板との接続部を保護する樹脂（接着剤）内にボイドがトラップされてしまう場合がある。このボイド内の水分が電気的なリークパスとなり、半導体チップの動作不良が発生する可能性がある。
特開２０１５－２２６０５０号公報 特開Ｈ１１－１８６４３２号公報 特開Ｈ８－２１３７４１号公報
フリップチップ接続における不良の発生を抑制することができる半導体装置を提供する。
本実施形態による半導体装置は、配線基板と、半導体チップと、樹脂層と、を備える。配線基板は、絶縁材と、該絶縁材から露出し、絶縁基板に設けられる配線と電気的に接続されるパッドと、を有する。絶縁材は、配線基板上の位置に応じて高さが異なる。半導体チップは、パッドに接続されるバンプを、配線基板に対向する第１面に有する。樹脂層は、配線基板と半導体チップとの間においてバンプの周囲を覆う。
第１実施形態による半導体装置の構成例を示す断面図。 第１実施形態による配線基板、樹脂層およびそれらの周辺の構成例を示す断面図。 変形例１による配線基板、樹脂層およびそれらの周辺の構成例を示す断面図。 変形例２による配線基板、樹脂層およびそれらの周辺の構成例を示す断面図。 変形例３による配線基板、樹脂層およびそれらの周辺の構成例を示す断面図。 変形例４によるコントローラチップの金属バンプの配置例を示す平面図。 図６のＡ－Ａ‘線における配線基板、樹脂層およびそれらの周辺の構成例を示す断面図。 図６のＢ－Ｂ‘線における配線基板、樹脂層およびそれらの周辺の構成例を示す断面図。 第２実施形態による配線基板およびその周辺の構成例を示す断面図。 変形例５による配線基板およびその周辺の構成例を示す断面図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、配線基板の上下方向は、半導体チップが搭載される面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１実施形態）
図１は、第１実施形態による半導体装置１の構成例を示す断面図である。本実施形態による半導体装置１は、例えば、ＮＡＮＤ型フラッシュメモリである。半導体装置１は、配線基板１０と、半導体チップとしてのコントローラチップ３０と、樹脂層３５と、樹脂層９０と、樹脂層４０と、スペーサ５０と、半導体チップとしてのＮＡＮＤ型メモリチップ（以下、メモリチップ）６０と、ボンディングワイヤ８０を備えている。樹脂層９０はいわゆるモールド樹脂であり、封止樹脂である。尚、本実施形態は、ＮＡＮＤ型フラッシュメモリに限定されず、フリップチップ接続される半導体装置に適用可能である。
配線基板１０は、絶縁基板１１と、配線１２と、コンタクトプラグ１３と、金属パッド１４と、はんだボール１５と、ソルダレジスト１６とを備えている。絶縁基板１１は、例えば、プリプレグであり、ガラスファイバ等の繊維状補強材とエポキシ等の熱硬化性樹脂との複合材料である。尚、絶縁基板１１には、例えば、ガラスエポキシ樹脂、セラミック（アルミナ系、ＡｌＮ系）等の絶縁材料が用いられてもよい。配線１２は、絶縁基板１１の表面、裏面または内部に設けられており、金属パッド１４とはんだボール１５とを電気的に接続する。金属パッド１４は、配線１２の一部でよい。コンタクトプラグ１３は、絶縁基板１１内を貫通するように設けられており、配線１２間を電気的に接続する。金属パッド１４は、配線基板１０の表面において、コントローラチップ３０の金属バンプ３１と接続されている。はんだボール１５は、配線基板１０の裏面において、配線１２に接続されている。配線１２、コンタクトプラグ１３および金属パッド１４には、例えば、Ｃｕ、Ｎｉ、Ａｕ、Ｓｎ、Ａｇ、Ｂｉ、Ｐｄ等の導電性材料の単体膜、複合膜、合金膜を用いられている。はんだボール１５には、例えば、Ｓｎ、Ａｇ、Ｃｕ、Ａｕ、Ｂｉ、Ｚｎ、Ｉｎ、Ｓｂ、Ｎｉ等の単体膜、複合膜、合金膜などの導電性材料が用いられている。ソルダレジスト１６は、配線基板１０の表面および裏面に設けられており、隣接する金属パッド１４間および金属パッド１４の周囲、あるいは、隣接するはんだボール１５間に設けられ、それらを電気的に絶縁している。また、ソルダレジスト１６は、配線１２の表面を被覆して配線１２を保護してもよい。
より詳細には、配線基板１０は、ソルダレジスト１６と、該ソルダレジスト１６から露出し、絶縁基板１１に設けられる配線１２と電気的に接続される金属パッド１４と、を有する。
コントローラチップ３０は、配線基板１０に対向する面Ｆ１と、面Ｆ１の反対側にある面Ｆ２とを有する。面Ｆ１には、複数の金属バンプ３１が設けられている。金属バンプ３１は、配線基板１０の金属パッド１４に接続（溶着）されている。即ち、コントローラチップ３０は、配線基板１０上にフリップチップ接続されている。金属バンプ３１には、例えば、はんだ等の導電性金属が用いられている。半導体チップの基板は、シリコン基板、ＧａＡｇ基板、ＳｉＣ基板等でよい。
コントローラチップ３０は、薄化されており、面Ｆ１または面Ｆ２上に半導体素子を有する。コントローラチップ３０は、半導体素子の形成時に反ってしまう場合がある。コントローラチップ３０の反りは、例えば、山型、椀型あるいは鞍型になり得る。図１では、コントローラチップ３０の反りは図示されていない。
樹脂層３５は、配線基板１０とコントローラチップ３０の面Ｆ１との間を埋め込んでいる。樹脂層３５は、例えばアンダフィルであり液状タイプの非導電性樹脂材料が用いられる。樹脂層３５が金属パッド１４および金属バンプ３１の周囲を覆っている。これにより、樹脂層３５が金属パッド１４と金属バンプ３１との接続をサポートし、金属パッド１４と金属バンプ３１との間の破断を抑制する。
樹脂層３５は、例えば、エポキシ樹脂、シリコーン樹脂、エポキシ／シリコーン混合樹脂、アクリル樹脂、ポリイミド樹脂、ポリアミド樹脂、またはフェノール樹脂等をベース材料として用いることができる。
また、樹脂層３５は、金属バンプ３１の表面に形成される金属酸化膜を除去するために、還元性材料、例えば、アルコール類や有機酸を添加材量として含む。アルコール類としては、メタノール、エタノール、イソプロピルアルコール、ポリビニルアルコール、エチレングリコール、プロピレングリコール、ジエチレングリコール、グリセリン、トリエチレングリコール、テトラエチレングリコール、カルビトール、セロソルブアルコールなどから選択される少なくとも１種があげられる。またアルキルエーテル系の材料でもよい。例えば、ジエチレングリコールモノブチルエーテル、トリエチレングリコールジメチルエーテルなどがあげられる。アルカン、アミン化合物などを用いることもできる。例えば、ホルムアミド、ジメチルホルムアミドなどがあげられる。これらは単独でもよいし、複数を混合してもよい。またこれらの材料に有機酸を添加してもよい。有機酸としては、ギ酸、酢酸、安息香酸、アビエチン酸、パラストリン酸、デヒドロアビエチン酸、イソピマール酸、ネオアビエチン酸、ピマール酸、ロジン等があげられる。これらは単独でもよいし、複数を混合してもよい。樹脂層３５は、ディスペンス法（ジェット法、スクリュー法）、印刷法等の方法で塗布される。また樹脂層３５は、金属バンプ３１や金属パッド１４の表面にある酸化膜（ＳｎＯ、ＳｎＯ２）等を還元して除去する機能を有する。
コントローラチップ３０の周囲の配線基板１０の上に樹脂層４０を介してスペーサ５０が設けられている。樹脂層４０は例えばＤＡＦ（Die Attach Film）が用いられる。樹脂層４０によってスペーサ５０は配線基板１０上に接着されている。スペーサ５０は、コントローラチップ３０の面Ｆ２の高さとほぼ等しい高さであり、メモリチップ６０を支持している。スペーサ５０は、例えば、四角形の枠形状や四角形でコントローラチップ３０を取り囲む形状を有し、配線基板１０の表面上においてコントローラチップ３０の四方を取り囲むように設けられている（図示せず）。スペーサ５０には、例えば、シリコン、ガラス、セラミック、絶縁基板、金属板等の材料が用いられている。スペーサ５０上に密着性の向上のために、ポリイミド樹脂、ポリアミド樹脂、エポキシ樹脂、アクリル樹脂、フェノール樹脂、シリコーン樹脂、ＰＢＯ（PolyBenzOxazole）樹脂などの有機膜が形成されていてもよい。
メモリチップ６０は、コントローラチップ３０の上方に設けられており、樹脂層４０によってコントローラチップ３０およびスペーサ５０上に固定されている。メモリチップ６０は、例えば、複数のメモリセルが３次元配置された立体型メモリセルアレイを有する。樹脂層４０は、コントローラチップ３０の面Ｆ２およびスペーサ５０上に設けられており、メモリチップ６０をコントローラチップ３０およびスペーサ５０上に固定している。
複数の樹脂層４０および複数のメモリチップ６０が交互にコントローラチップ３０およびスペーサ５０上に積層されてもよい。このように、複数のメモリチップ６０をコントローラチップ３０の上方に積層しても、コントローラチップ３０の反りが軽減されているので、複数のメモリチップ６０がコントローラチップ３０の反りの影響を受け難い。即ち、複数のメモリチップ６０が欠け難く、樹脂層４０から剥がれ難くなる。
ボンディングワイヤ８０は、メモリチップ６０の金属パッド７０と配線基板１０の金属パッド１４のいずれかとの間を電気的に接続する。樹脂層９０は、コントローラチップ３０、メモリチップ６０、ボンディングワイヤ８０等の配線基板１０上の構造全体を被覆し保護する。また、樹脂層９０は、配線基板１０とコントローラチップ３０の面Ｆ１との間に充填され、金属バンプ３１の周囲を被覆するように設けられている。
尚、図１では、同一の半導体パッケージ内にフリップチップ接続されたコントローラチップ３０およびワイヤボンディング接続されたメモリチップ６０の両方が設けられている。即ち、図１では、ハイブリッドタイプのマルチチップパッケージとなっている。しかし、本実施形態は、複数のメモリチップ６０もコントローラチップ３０と同様にフリップチップ接続してもよい。この場合、コントローラチップ３０および複数のメモリチップ６０は、貫通電極（ＴＳＶ（Through Silicon Via））を介して電気的に接続されてもよい。
また、図１に示すスペーサ５０が設けられなくてもよい。この場合、例えば、コントローラチップ３０は上方から厚い樹脂層４０で埋め込まれ、樹脂層４０の上方にメモリチップ６０が設けられる。尚、コントローラチップ３０の上部に別のチップを搭載しない場合などは、コントローラチップ３０上には樹脂層９０が存在してもよい。
次に、配線基板１０および樹脂層３５について説明する。
図２は、第１実施形態による配線基板１０、樹脂層３５およびそれらの周辺の構成例を示す断面図である。尚、図２に示すように、コントローラチップ３０の面Ｆ１に電極ピラー３２が設けられていてもよい。電極ピラー３２は、金属バンプ３１と接続されている。電極ピラー３２には、例えば、銅等の導電性金属が用いられる。また、複数の電極ピラー３２の高さは、例えば、略一定である。複数の金属パッド１４の高さは、例えば、略一定である。また、図２に示す例では、金属パッド１４およびソルダレジスト１６の下面が絶縁基板１１の上面と対応している。
図２に示す例では、樹脂層３５は、例えば、ＮＣＦ（Non Conductive Film）またはＮＣＰ（Non Conductive Past）等である。また、コントローラチップ３０は、例えば、熱圧着により配線基板１０と接着される。ＮＣＦは、例えば、熱圧着の前に、コントローラチップ３０の面Ｆ１または配線基板１０上に貼り付けられる。ＮＣＰは、例えば、熱圧着の前に、配線基板１０上に塗布される。以下では、一例として、樹脂層３５としてのＮＣＦが面Ｆ１に貼り付けられる場合について説明する。尚、熱圧着に限られず、フリップチップ接続時に樹脂層３５が充填される場合であればよく、超音波でフリップチップ接続が行われてもよい。
ここで、熱圧着方式では、コントローラチップ３０を配線基板１０に搭載し、加熱しながらコントローラチップ３０を押圧する。この場合、樹脂層３５は、押圧されるだけであり、流動し難い。従って、配線基板１０と樹脂層３５との間、または、樹脂層３５内に含まれるボイド（空隙）Ｖは、排出され難く樹脂層３５内にトラップされやすい。このボイドＶ内に水分が入ると、ボイドＶ間の電気的な接続によりリークパスが発生してしまう。このリークパスは、コントローラチップ３０の動作不良につながる可能性がある。
そこで、図２に示すように、ソルダレジスト（絶縁材）１６は、配線基板１０上の位置に応じて高さ（厚さ）が異なっている。これにより、押圧される樹脂層３５が配線基板１０上を流動しやすくなる。すなわち、ソルダレジスト１６の厚さの違いにより樹脂層３５内の圧力差を生じさせ、押圧される樹脂層３５を流動させやすくすることができる。
より詳細には、ソルダレジスト１６は、対向するコントローラチップ３０の中心部から外周部にかけて徐々に低く（薄く）なる。熱圧着の際、まず、コントローラチップ３０の中心部は、樹脂層３５の中心部と接触する。これは、コントローラチップ３０の中心部の下方におけるソルダレジスト１６が最も厚いためである。さらに樹脂層３５が押圧されると、樹脂層３５の外周部にも圧力がかかるようになる。このとき、ソルダレジスト１６が最も厚いため、中心部の樹脂層３５の圧力が最も高くなる。一方、コントローラチップ３０の中心部から外周部にかけて、ソルダレジスト１６が薄くなることにより樹脂層３５の圧力も低くなる。従って、樹脂層３５は、圧力の低い、コントローラチップ３０の外周部に向かって流動しやすくなる。これにより、図２に示すように、樹脂層３５内のボイドＶも、矢印で示すように、コントローラチップ３０の外周部へ移動しやすくなる。この結果、ボイドＶが樹脂層３５内から排出されやすくなる。
また、より詳細には、コントローラチップ３０に対向するソルダレジスト１６の高さの最大値は、金属パッド１４の高さ以下である。金属パッド１４の厚さは、例えば、約１０μｍである。コントローラチップ３０の中心部の下方におけるソルダレジスト１６の厚さは、例えば、金属パッド１４の厚さ以下であり、約８μｍ～約１０μｍである。ソルダレジスト１６の厚さは、例えば、コントローラチップ３０の外周部に向かって、約２μｍ毎に階段状に減少する。
また、より詳細には、金属パッド１４の周囲におけるソルダレジスト１６の高さは、略一定である。これにより、金属パッド１４の周囲において、金属バンプ３１がより均一に金属パッド１４と接触しやすくなる。この結果、金属バンプ３１の接続信頼性を向上させることができる。また、図２に示す例では、ソルダレジスト１６は、金属パッド１４間の所定の位置において、階段状に厚さが変化している。
ソルダレジスト１６の段差は、例えば、コントローラチップ３０の面Ｆ２の上方から見て、略同心円状である。この場合、樹脂層３５は、偏りが少なくスムーズに流動する。しかし、面Ｆ２の上方から見た段差形状は、略円形に限られず、例えば、略四角形であってもよい。この場合、金属パッド１４の配置に対応させやすく、設計がより容易になる。
また、より詳細には、コントローラチップ３０に対向するソルダレジスト１６の高さは、少なくとも１つの金属パッド１４毎に変化する。図２に示す例では、ソルダレジスト１６は、１つの金属パッド１４毎に薄くなる。しかし、これに限られず、ソルダレジスト１６は、複数の金属パッド１４毎に薄くなっていてもよい。
厚さが異なるソルダレジスト１６は、例えば、薄化処理により形成される。例えば、配線基板１０（絶縁基板１１）に塗布されたソルダレジスト１６を露光し、配線基板１０を薬液に浸漬させ、薬液が浸透したソルダレジスト１６を除去し、配線基板１０を洗浄する。この工程を繰り返すことにより、階段状のソルダレジスト１６を形成することができる。その後、ソルダレジスト１６の硬化処理が行われる。尚、ソルダレジスト１６の段差の数を多くする場合、予め塗布するソルダレジスト１６を厚くし、薄化処理を繰り返し行えばよい。例えば、薄化処理前に、約２０μｍ～約３０μｍの厚みのフィルム状のソルダレジスト１６を、金属パッド１４を埋めるように設ければよい。
以上のように、ソルダレジスト１６は、配線基板１０上の位置に応じて高さが異なる。これにより、コントローラチップ３０のマウント時に樹脂層３５が流動しやすくなる。また、ソルダレジスト１６は、対向するコントローラチップ３０の中心部から外周部にかけて徐々に低くなる。これにより、ボイドＶが樹脂層３５から排出されやすくなる。この結果、例えば、ボイドＶに起因するコントローラチップ３０の動作不良を抑制することができる。
ボイドを排出するための他の方法として、例えば、半導体チップの中央部を下方に凸球面状に突出するように変形させて、半導体チップを基板にマウントする方法が知られている。しかし、この場合、半導体チップの変形により、フリップチップ接続による基板との接続が困難になる可能性がある。
これに対して、第１実施形態では、ソルダレジスト１６の厚さを変えることにより樹脂層３５の流動を促し、フリップチップ接続に影響を与えることなくボイドＶを排出させることができる。
尚、コントローラチップ３０は、フリップチップ接続される、他の半導体チップであってもよい。コントローラチップ３０は、ＤＲＡＭ（Dynamic Random Access Memory）、ＭＲＡＭ（Magnetoresistive Random Access Memory）、または、ＮＡＮＤ型フラッシュメモリ等であってもよい。
また、ソルダレジスト１６は、該ソルダレジスト１６から絶縁基板１１を露出させる開口部１６１（図３を参照）を有しない。開口部１６１は、通常、ソルダレジスト１６から金属パッド１４を露出させる際に形成される孔部である。絶縁基板１１は、大気中の水分を吸湿する。もし、絶縁基板１１がソルダレジスト１６から露出している場合、絶縁基板１１内の水分が樹脂層３５または樹脂層３５内のボイドＶに進入しやすくなる。これに対して、第１実施形態では、絶縁基板１１は、少なくとも薄いソルダレジスト１６で覆われ、ソルダレジスト１６から露出されていない。これにより、樹脂層３５への水分の進入を抑制することができる。この結果、ＨＡＳＴ（High Accelerated Stress Test）耐性を向上させることができる。ＨＡＳＴは、絶縁性評価試験の１つであり、耐湿性の評価に用いられる。
（変形例１）
図３は、変形例１による配線基板１０、樹脂層３５およびそれらの周辺の構成例を示す断面図である。第１実施形態の変形例１は、開口部（孔部）１６１が設けられる点で、第１実施形態と異なる。
すなわち、ソルダレジスト１６は、絶縁基板１１を露出させる開口部１６１を有している。これにより、ソルダレジスト１６の厚さの最小値と最大値との差が大きくなる。この結果、樹脂層３５をさらに流動させやすくすることができ、ボイドＶを排出させやすくすることができる。
変形例１による半導体装置１のその他の構成は、第１実施形態による半導体装置１の対応する構成と同様であるため、その詳細な説明を省略する。変形例１による半導体装置１は、第１実施形態と同様の効果を得ることができる。
（変形例２）
図４は、変形例２による配線基板１０、樹脂層３５およびそれらの周辺の構成例を示す断面図である。第１実施形態の変形例２は、コントローラチップ３０の外周部において、ソルダレジスト１６がダムとして機能するように厚く設けられる点で、第１実施形態と異なる。
配線基板１０は、ソルダレジスト１６からコントローラチップ３０の外周部に向けて突出し、上面の高さが金属パッド１４の高さ以上である突出部１７をさらに有する。突出部１７には、例えば、ソルダレジスト１６と同じ材料が用いられる。この場合、突出部１７は、ソルダレジスト１６と一体で形成される。突出部１７は、例えば、コントローラチップ３０の外周部に沿って設けられる。突出部１７は、コントローラチップ３０の外周部において、流動する樹脂層３５をせき止めるダムとして機能する。これにより、過剰な流動により樹脂層３５が広がりすぎることを抑制することができる。また、樹脂層３５の圧力を上昇させることができ、コントローラチップ３０の外周部に移動したボイドＶを潰すことができる。さらに、樹脂層３５から低分子化合物が染み出すこと（ブリード）による影響を抑制することもできる。尚、図４に示す突出部１７は、コントローラチップ３０の面Ｆ２の上方から見て、コントローラチップ３０の外側に設けられる。しかし、これに限られず、突出部１７の一部は、コントローラチップ３０の内側であってもよい。
また、突出部１７（およびソルダレジスト１６）の厚さは、コントローラチップ３０の中心部等、コントローラチップ３０の下方で最も厚いソルダレジスト１６の厚さと略同じでよい。これにより、薄化処理の工程を一段減らすことができる。
変形例２による半導体装置１のその他の構成は、第１実施形態による半導体装置１の対応する構成と同様であるため、その詳細な説明を省略する。変形例２による半導体装置１は、第１実施形態と同様の効果を得ることができる。また、変形例２による半導体装置１に変形例１を組み合わせてもよい。
（変形例３）
図５は、変形例３による配線基板１０、樹脂層３５およびそれらの周辺の構成例を示す断面図である。変形例３は、配線基板１０にソルダレジストが複数回塗布される点で、第１実施形態と異なる。尚、図５に示す例では、変形例２で説明したように、突出部１７が設けられている。しかし、第１実施形態のように、突出部１７が設けられなくてもよい。
図５示すように、ソルダレジスト１６は、ソルダレジスト１６ａ、１６ｂを含む。ソルダレジスト１６ａは、ソルダレジスト１６の下部に設けられ、ソルダレジスト１６ｂは、ソルダレジスト１６の上部に設けられる。ソルダレジスト１６ａ、１６ｂは、それぞれ異なる材料が用いられる。例えば、ソルダレジスト１６ａの材料は、信頼性が高い材料であるが、薄化処理による厚さ調整が難しい材料である。一方、ソルダレジスト１６の材料は、薄化処理による厚さ調整がしやすい材料である。これにより、複数の材料を用いて絶縁特性および薄化処理のしやすさを両立させることができる。尚、ソルダレジスト１６ａ、１６ｂは、ソルダレジスト１６と同様に、ソルダレジスト以外の他の絶縁材であってもよい。
ソルダレジスト１６ａ、１６ｂは、薄化処理を用いて形成される。まず、金属パッド１４を埋めるように絶縁基板１１上にソルダレジスト１６ａを設け、薄化処理によりソルダレジスト１６ａを全体的に薄くし、硬化処理を行う。その後、ソルダレジスト１６ａ上にソルダレジスト１６ｂを設け、第１実施形態と同様に、薄化処理により厚さが異なるソルダレジスト１６ｂを形成すればよい。
尚、ソルダレジスト１６ａ、１６ｂには、同じ材料が用いられてもよい。すなわち、必ずしも薄化処理だけでなく、ソルダレジスト１６を新たに設けることによってソルダレジスト１６の段差を形成してもよい。
変形例３による半導体装置１のその他の構成は、第１実施形態による半導体装置１の対応する構成と同様であるため、その詳細な説明を省略する。変形例３による半導体装置１は、第１実施形態と同様の効果を得ることができる。また、変形例３による半導体装置１に変形例１および変形例２を組み合わせてもよい。
（変形例４）
図６は、変形例４によるコントローラチップ３０の金属バンプ３１の配置例を示す平面図である。第１実施形態の変形例４は、ソルダレジスト１６が局所的に厚くなっている点で、第１実施形態と異なる。
Ｒ１は、コントローラチップ３０の面Ｆ１のうち、金属バンプ３１が設けられる領域を示す。Ｒ２は、コントローラチップ３０の面Ｆ１のうち、金属バンプ３１が設けられない領域を示す。
図７Ａは、図６のＡ－Ａ‘線における配線基板１０、樹脂層３５およびそれらの周辺の構成例を示す断面図である。図７Ｂは、図６のＢ－Ｂ‘線における配線基板１０、樹脂層３５およびそれらの周辺の構成例を示す断面図である。尚、図７Ａに示す例では、変形例２で説明したように、突出部１７が設けられている。しかし、第１実施形態のように、突出部１７が設けられなくてもよい。
面Ｆ１の領域Ｒ１に対向するソルダレジスト１６は、領域Ｒ１以外の面Ｆ１の領域Ｒ２に対向するソルダレジスト１６よりも高い。これにより、図７Ａおよび図７Ｂに示すように、樹脂層３５を領域Ｒ１から領域Ｒ２に流動させることができる。従って、領域Ｒ１のボイドＶを領域Ｒ２に移動させることができる。
また、上記のように、領域Ｒ１は、金属バンプ３１が設けられる領域である。従って、ボイドＶを、金属バンプ３１および金属パッド１４から離れるように移動させることができる。ボイドＶはリークパスとなり得るため、例えば、隣接する金属パッド１４間、または、隣接する金属バンプ３１間の導通を抑制することができる。
また、より詳細には、領域Ｒ１におけるソルダレジスト１６は、領域Ｒ１の中心部から外周部にかけて薄くなる。これにより、ボイドＶを領域Ｒ１内から排出させやすくすることができる。尚、これに限られず、樹脂層３５が所望の方向に流動するように、領域Ｒ１におけるソルダレジスト１６の厚さが変更されてもよい。
尚、領域Ｒ１は、電気信号が通過する金属バンプ３１が設けられる領域であってもよい。図６に示す例では、中心側の領域Ｒ１および外周側の領域Ｒ１のうち、中心側の領域Ｒ１を領域Ｒ２としてもよい。外周側の領域Ｒ１に設けられる金属バンプ３１は、例えば、信号電極を含む。信号電極は、配線基板１０とコントローラチップ３０との間の信号の送受信に用いられる。信号電極は、信号配線を短くするために、コントローラチップ３０の外周側に配置される場合がある。一方、中心側の領域Ｒ１に設けられる金属バンプ３１は、例えば、電源電極およびグランド電極を含む。電源電極は、配線基板１０内の電源配線と接続される。グランド電極は、配線基板１０内のグランド配線と接続される。例えば、グランド電極間にリークパスとなるボイドＶが存在しても、コントローラチップ３０の動作にはほとんど影響はない。しかし、信号電極間にボイドＶが存在すると、コントローラチップ３０の動作に影響を与える可能性がある。従って、信号電極である金属バンプ３１付近におけるソルダレジスト１６のみが厚くてもよい。
変形例４による半導体装置１のその他の構成は、第１実施形態による半導体装置１の対応する構成と同様であるため、その詳細な説明を省略する。変形例４による半導体装置１は、第１実施形態と同様の効果を得ることができる。また、変形例４による半導体装置１に変形例１～３を組み合わせてもよい。
（第２実施形態）
図８は、第２実施形態による配線基板１０およびその周辺の構成例を示す断面図である。第２実施形態は、ソルダレジスト１６が中心部から外周部にかけて徐々に厚くなる点で、第１実施形態と異なる。
図８は、例えば、マスリフロー方式によるフリップチップ接続時の配線基板１０およびコントローラチップ３０の断面図を示す。図８に示す例では、フリップチップ接続後に、樹脂層３５（図示せず）が供給される。樹脂層３５は、例えば、アンダフィル材であり、配線基板１０とコントローラチップ３０との間に入り込み、金属バンプ３１の周囲を被覆する。尚、樹脂層３５は、流動しながら充填されるため、樹脂層３５内にボイドＶはトラップされ難い。また、複数の電極ピラー３２の高さは、例えば、略一定である。複数の金属パッド１４の高さは、例えば、略一定である。複数の金属バンプ３１（はんだ）の量は、例えば、略一定である。
また、図８に示すコントローラチップ３０は、下凸に反っている。これは、フリップチップ接続時に加熱されているためである。
通常、コントローラチップ３０は、常温で上凸に反っており、フリップチップ接続時の高温（例えば、２４０℃以上）で下凸に反っている。これは、シリコン層が設けられる面Ｆ２側は膨張し難く、ＰＩ（Polyimide）および銅等を含むデバイス層が設けられる面Ｆ１側は膨張しやすいためである。コントローラチップ３０が下凸に反っている場合、コントローラチップ３０の外周側に設けられた電極ピラー３２は、金属パッド１４との距離が離れるため金属パッド１４との接続が困難になる可能性がある。
そこで、図８に示すように、ソルダレジスト１６は、配線基板１０上の位置に応じて厚さが異なっている。より詳細には、ソルダレジスト１６は、対向するコントローラチップ３０の中心部から外周部にかけて徐々に高く（厚く）なる。コントローラチップ３０の中心部の下方では、ソルダレジスト１６が薄く、金属パッド１４の側面がソルダレジスト１６から露出している。従って、金属バンプ３１は、金属パッド１４の側面まで金属バンプ３１が濡れる。一方、コントローラチップ３０の外周部の下方では、ソルダレジスト１６が厚く、金属パッド１４の側面がソルダレジスト１６で覆われている。従って、金属バンプ３１は、金属パッド１４の側面に濡れることない。また、金属バンプ３１は、金属パッド１４との接続部において、ソルダレジスト１６によりはじかれる。これにより、金属バンプ３１は、金属パッド１４と電極ピラー３２との間の領域にとどまりやすくなる。この結果、金属パッド１４と電極ピラー３２との間が離れていても、接続をより安定化させることができる。すなわち、金属バンプ３１が金属パッド１４の側面に濡れることによる、金属バンプ３１の不足を抑制することができる。
コントローラチップ３０に対向するソルダレジスト１６の高さの最大値は、金属パッド１４の高さより大きくてもよい。すなわち、ソルダレジスト１６は、金属パッド１４よりも厚くてもよい。これにより、金属パッド１４の上面と金属バンプ３１との接続を維持しつつ、金属バンプ３１を上方に押し上げることができる。この結果、金属パッド１４と電極ピラー３２との接続をより安定化させることができる。
より詳細には、ソルダレジスト１６は、配線基板１０との接続時におけるコントローラチップ３０の反りに応じた高さになるように設けられる。コントローラチップ３０の反りの大きさは、例えば、コントローラチップ３０の世代、チップサイズ、および、コントローラチップ３０に対する金属バンプ３１の位置等により、事前に予測することができる。尚、ソルダレジスト１６の厚さの最大値と最小値との差が、コントローラチップ３０の反りよりも大きい場合があってもよい。この場合、ソルダレジスト１６の厚さは、最大値と最小値との間の範囲内で変化するように設定されればよい。
また、図８に示す例では、ソルダレジスト１６は、開口部１６１を有している。これにより、ソルダレジスト１６の厚さの最小値をさらに小さく（略ゼロ）することができる。この結果、ソルダレジスト１６を、コントローラチップ３０の反りに応じた高さにしやすくすることができる。
第２実施形態による半導体装置１のその他の構成は、第１実施形態による半導体装置１の対応する構成と同様であるため、その詳細な説明を省略する。
（変形例５）
図９は、変形例５による配線基板１０およびその周辺の構成例を示す断面図である。第２実施形態の変形例５は、開口部１６１が設けられない点で、第２実施形態と異なる。
すなわち、ソルダレジスト１６は、該ソルダレジスト１６から絶縁基板１１を露出させる開口部１６１を有しない。この場合、第１実施形態において説明したように、ＨＡＳＴ耐性を向上させることができる。
変形例５による半導体装置１のその他の構成は、第２実施形態による半導体装置１の対応する構成と同様であるため、その詳細な説明を省略する。変形例５による半導体装置１は、第２実施形態と同様の効果を得ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１ 半導体装置、１０ 配線基板、１１ 絶縁基板、１２ 配線、１４ 金属パッド、１６ ソルダレジスト、１６１ 開口部、１７ 突出部、３０ コントローラチップ、３１ 金属バンプ、３５ 樹脂層、Ｆ１ 面、Ｒ１ 領域、Ｒ２ 領域

Claims (12)

  1. 絶縁材と、該絶縁材から露出し、絶縁基板に設けられる配線と電気的に接続されるパッドと、を有する配線基板と、
    前記パッドに接続されるバンプを、前記配線基板に対向する第１面に有する半導体チップと、
    前記配線基板と前記半導体チップとの間において前記バンプの周囲を覆う樹脂層と、を備え、
    前記半導体チップは、前記半導体チップの中央部付近に位置する第１領域と、前記第１領域よりも外側に位置する第２領域と、前記第２領域よりも外側に位置する第３領域と、前記第３領域よりも外側に位置する第４領域と、を有し、
    前記第１領域、前記第２領域、前記第３領域および前記第４領域に対向する前記絶縁材の高さは、前記第１領域から前記第２領域に向かって低くなり、前記第２領域から前記第３領域に向かって高くなり、前記第３領域から前記第４領域に向かって低くなる、半導体装置。
  2. 前記第１領域に対向する前記絶縁材は、前記第１領域の中心部から外周部にかけて徐々に低くなり、
    前記第３領域に対向する前記絶縁材は、前記第３領域の中心部から前記第２領域側および前記第４領域側の端部にかけて徐々に低くなる、請求項１に記載の半導体装置。
  3. 前記第１領域および前記第３領域に対向する前記絶縁材は、前記第２領域および前記第４領域に対向する前記絶縁材よりも高い、請求項１に記載の半導体装置。
  4. 前記第１領域および前記第３領域は、前記バンプが設けられる領域である、請求項３に記載の半導体装置。
  5. 前記第１領域および前記第３領域は、電気信号が通過する前記バンプが設けられる領域である、請求項３記載の半導体装置。
  6. 前記配線基板は、前記絶縁材から前記半導体チップの外周部に向けて突出し、上面の高さが前記パッドの高さ以上である突出部をさらに有する、請求項２から請求項５のいずれか一項に記載の半導体装置。
  7. 前記半導体チップに対向する前記絶縁材の高さの最大値は、前記パッドの高さ以下である、請求項２から請求項６のいずれか一項に記載の半導体装置。
  8. 前記第１領域に対向する前記絶縁材は、前記第１領域の中心部から外周部にかけて徐々に高くなり、
    前記第３領域に対向する前記絶縁材は、前記第３領域の中心部から前記第２領域側および前記第４領域側の端部にかけて徐々に高くなる、請求項１に記載の半導体装置。
  9. 前記絶縁材は、前記配線基板との接続時における前記半導体チップの反りに応じた高さになるように設けられる、請求項８に記載の半導体装置。
  10. 前記半導体チップに対向する前記絶縁材の高さの最大値は、前記パッドの高さより大きい、請求項８または請求項９に記載の半導体装置。
  11. 前記絶縁材は、該絶縁材から前記絶縁基板を露出させる開口部を有しない、請求項１から請求項１０のいずれか一項に記載の半導体装置。
  12. 前記パッドの周囲における前記絶縁材の高さは、略一定である、請求項１から請求項１１のいずれか一項に記載の半導体装置。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022142564A (ja) * 2021-03-16 2022-09-30 キオクシア株式会社 半導体パッケージ及び半導体装置
US11894331B2 (en) * 2021-08-30 2024-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package structure, chip structure and method for forming chip structure
JP2023182378A (ja) * 2022-06-14 2023-12-26 キオクシア株式会社 配線基板、半導体装置及び半導体装置の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080277802A1 (en) 2007-05-10 2008-11-13 Siliconware Precision Industries Co., Ltd. Flip-chip semiconductor package and package substrate applicable thereto
US20110108982A1 (en) 2009-11-09 2011-05-12 Hynix Semiconductor Inc. Printed circuit board
JP2012009586A (ja) 2010-06-24 2012-01-12 Shinko Electric Ind Co Ltd 配線基板、半導体装置及び配線基板の製造方法
JP2012074449A (ja) 2010-09-28 2012-04-12 Toppan Printing Co Ltd 実装基板
JP2019220606A (ja) 2018-06-21 2019-12-26 凸版印刷株式会社 半導体装置用配線基板及びその製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2682497B2 (ja) 1995-02-06 1997-11-26 日本電気株式会社 印刷配線板の製造方法
JPH11186432A (ja) 1997-12-25 1999-07-09 Canon Inc 半導体パッケージ及びその製造方法
CN100390951C (zh) * 2003-03-25 2008-05-28 富士通株式会社 电子部件安装基板的制造方法
JP4817892B2 (ja) * 2005-06-28 2011-11-16 富士通セミコンダクター株式会社 半導体装置
JP4986738B2 (ja) * 2007-06-27 2012-07-25 新光電気工業株式会社 半導体パッケージおよびこれを用いた半導体装置
JP5113114B2 (ja) * 2009-04-06 2013-01-09 新光電気工業株式会社 配線基板の製造方法及び配線基板
JP2014072372A (ja) 2012-09-28 2014-04-21 Ibiden Co Ltd プリント配線板の製造方法及びプリント配線板
JP3209290U (ja) 2013-04-25 2017-03-09 三菱製紙株式会社 プリント配線板
JP2015176906A (ja) * 2014-03-13 2015-10-05 株式会社東芝 半導体装置および半導体装置の製造方法
KR102186151B1 (ko) 2014-05-27 2020-12-03 삼성전기주식회사 인쇄회로기판의 제조방법
US9520352B2 (en) * 2014-12-10 2016-12-13 Shinko Electric Industries Co., Ltd. Wiring board and semiconductor device
JP2019021752A (ja) * 2017-07-14 2019-02-07 富士通株式会社 配線基板、電子機器、配線基板の製造方法及び電子機器の製造方法
KR102560697B1 (ko) * 2018-07-31 2023-07-27 삼성전자주식회사 인터포저를 가지는 반도체 패키지

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080277802A1 (en) 2007-05-10 2008-11-13 Siliconware Precision Industries Co., Ltd. Flip-chip semiconductor package and package substrate applicable thereto
US20110108982A1 (en) 2009-11-09 2011-05-12 Hynix Semiconductor Inc. Printed circuit board
JP2012009586A (ja) 2010-06-24 2012-01-12 Shinko Electric Ind Co Ltd 配線基板、半導体装置及び配線基板の製造方法
JP2012074449A (ja) 2010-09-28 2012-04-12 Toppan Printing Co Ltd 実装基板
JP2019220606A (ja) 2018-06-21 2019-12-26 凸版印刷株式会社 半導体装置用配線基板及びその製造方法

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