JP2015176906A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】半導体装置の動作速度を高めつつ、実装面積を小さくする。
【解決手段】配線基板と、配線基板上に設けられ、第１の厚さを有する第１の半導体チップと、第１の半導体チップを挟んで互いに離間するように配線基板上に設けられ、第１の厚さよりも厚い第２の厚さを有する第１のスペーサおよび第２のスペーサと、第１の半導体チップに重畳するように、第１のスペーサおよび第２のスペーサの上に設けられた第２の半導体チップと、配線基板、第１のスペーサ、第２のスペーサ、および第２の半導体チップに囲まれた空間、ならびに第２の半導体チップの周囲を封止する封止樹脂層と、を具備する。第１のスペーサおよび第２のスペーサは、絶縁樹脂材料を含む。
【選択図】図１

Description

実施形態の発明は、半導体装置および半導体装置の製造方法に関する。
近年、通信技術や情報処理技術の発達に伴い、半導体装置の小型化および高速化の要求がある。これに対応するため、半導体装置において、複数の半導体チップを積層させた３次元実装により、部品間の配線の長さを短くして動作周波数の増大に対応させ、かつ実装面積効率を高める技術がある。
例えば、ＮＡＮＤ型メモリ等の半導体装置において、小型化および高速化の観点から同一の配線基板にコントローラチップとメモリチップとを積層させる３次元実装構造がある。３次元構造としては、例えばコントローラチップをダイアタッチフィルム（Ｄｉｅ Ａｔｔａｃｈ Ｆｉｌｍ：ＤＡＦ）等の接着層で覆い、接着層上にメモリチップを積層する構造（Ｆｉｌｍ Ｏｎ Ｄｉｅ：ＦＯＤ）やシリコンスペーサを用いてメモリチップを積層する構造等が検討されている。
上記３次元実装構造を採用した場合であっても、製造コストの増加はできる限り少ないことが好ましい。上記ダイアタッチフィルムを用いて３次元実装構造を実現するには、コントローラチップとメモリチップとが直接接触しないようにダイアタッチフィルムを厚くする必要がある。しかしながら、ダイアタッチフィルムが厚いとダイシング速度が上げられず、適用可能な材料も限られるため、製造コストが高くなる。また、シリコンスペーサを用いる場合、チップ毎にシリコンスペーサを設けなければならない等の理由により製造コストが高くなる。
米国特許出願公開２０１３／００６２７５８号明細書 特開２０１３−１３１５５７号公報
実施形態の発明が解決しようとする課題は、半導体装置の動作速度を高めつつ、実装面積を小さくすることである。
実施形態の半導体装置は、配線基板と、配線基板上に設けられ、第１の厚さを有する第１の半導体チップと、第１の半導体チップを挟んで互いに離間するように配線基板上に設けられ、第１の厚さよりも厚い第２の厚さを有する第１のスペーサおよび第２のスペーサと、第１の半導体チップに重畳するように、第１のスペーサおよび第２のスペーサの上に設けられた第２の半導体チップと、配線基板、第１のスペーサ、第２のスペーサ、および第２の半導体チップに囲まれた空間、ならびに第２の半導体チップの周囲を封止する封止樹脂層と、を具備する。第１のスペーサおよび第２のスペーサは、絶縁樹脂材料を含む。
半導体装置の構造例を示す図である。 半導体装置の製造方法例を説明するための断面図である。 半導体装置の製造方法例を説明するための断面図である。 半導体装置の他の構造例を示す断面図である。 半導体装置の他の構造例を示す断面図である。
以下、実施形態の半導体装置について、図面を参照して説明する。なお、図面は模式的なものであり、例えば厚さと平面寸法との関係、各層の厚さの比率等は現実のものとは異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し、説明を省略する。
図１は、本実施形態の半導体装置の構造例を示す図であり、図１（Ａ）は上面図であり、図１（Ｂ）は図１（Ａ）の線分Ｘ−Ｙにおける断面図である。図１（Ａ）および図１（Ｂ）に示す半導体装置１は、配線基板２と、配線基板２上に設けられたスペーサ３ａと、スペーサ３ａと離間するように配線基板２上に設けられたスペーサ３ｂと、配線基板２上のスペーサ３ａおよびスペーサ３ｂに挟まれた領域に設けられた半導体チップ４と、半導体チップ４に重畳するように、スペーサ３ａおよびスペーサ３ｂを挟んで配線基板２上に設けられた半導体チップ６と、配線基板２上に設けられた表面実装素子９と、半導体チップ４および半導体チップ６等を封止する封止樹脂層１０と、を具備する。なお、図１（Ａ）では、便宜のため封止樹脂層１０を図示していない。
配線基板２は、図１（Ｂ）に示すように、第１の面と第２の面との間に設けられた絶縁層２１と、第１の面に設けられた配線層２２と、第２の面に設けられた配線層２３と、絶縁層２１を貫通して設けられたビア２４と、配線層２３に電気的に接続された外部接続端子２５と、配線層２２上に設けられたソルダーレジスト２８と、配線層２３上に設けられたソルダーレジスト２９と、を備える。なお、配線基板２の第１の面は、図１（Ｂ）における配線基板２の上面に相当し、第２の面は、図１（Ｂ）における配線基板２の下面に相当しており、配線基板２の第１の面および第２の面は、互いに対向している。なお、図１（Ａ）では、便宜のため、配線層２２、配線層２３、ビア２４、外部接続端子２５、ソルダーレジスト２８、およびソルダーレジスト２９を図示していない。
スペーサ３ａは、配線基板２上の第１の面上に設けられ、スペーサ３ｂは、スペーサ３ａと離間するように配線基板２の第１の面上に設けられる（図１（Ａ）参照）。すなわち、スペーサ３ａおよびスペーサ３ｂは、半導体チップ４を挟んで互いに離間するように、配線基板２上に設けられる。スペーサ３ａおよびスペーサ３ｂを離間させることにより、スペーサ３ａとスペーサ３ｂとの間に封止樹脂の流入口および流出口を設けることができる。よって、例えば半導体チップ６を設けた後においても、流入口および流出口を介して半導体チップ４が設けられた空間に封止樹脂を充填することができ、封止樹脂層１０により半導体チップ４を封止することができる。このとき、スペーサ３ａとスペーサ３ｂの間隔は、半導体装置の幅よりも広くしてもよい。また、封止樹脂の粘度は、例えばスペーサ３ａとスペーサ３ｂとの間隔やスペーサ３ａおよびスペーサ３ｂの厚さ等に応じて設定される。
半導体チップ４が第１の厚さを有するとしたとき、スペーサ３ａおよびスペーサ３ｂは、第１の厚さよりも厚い第２の厚さを有することが好ましい。これにより、半導体チップ４と半導体チップ６との隙間に封止樹脂を充填しやすくすることができる。また、スペーサ３ａおよびスペーサ３ｂの厚さは、同じであることが好ましい。スペーサ３ａおよびスペーサ３ｂの厚さは、例えば１００μｍ〜１５０μｍとすることができる。
スペーサ３ａおよびスペーサ３ｂの形状は、特に限定されず、封止樹脂が半導体チップ６下に充填されればよい。また、上面視におけるスペーサ３ａおよびスペーサ３ｂの一方の面積を他方の面積よりも大きくしてもよい。また、上面視において、少なくとも一部が半導体チップ６からはみ出すようにスペーサ３ａおよびスペーサ３ｂを設けてもよい。
なお、スペーサの数は、２つに限定されず、３つ以上のスペーサを設けてもよい。このとき、流入口または流出口の少なくとも一方が複数形成される。これにより、半導体チップ４上に封止樹脂を充填しやすくすることができる。
スペーサ３ａおよびスペーサ３ｂは、絶縁樹脂材料を含むことが好ましく、ソルダーレジスト２８およびソルダーレジスト２９に適用可能な材料（例えばポリイミド系樹脂等）を含むことが好ましい。一般的にソルダーレジスト２８およびソルダーレジスト２９に適用可能な材料は、厚膜化した場合であっても加工がしやすく安価である。また、複数の半導体装置を製造する場合であっても、同一工程で各半導体装置のスペーサ３ａおよびスペーサ３ｂを一度に形成することができる。よって、スペーサ３ａおよびスペーサ３ｂの製造コストを大幅に低減することができる。また、スペーサ３ａおよびスペーサ３ｂの少なくとも一部にソルダーレジスト２８およびソルダーレジスト２９と同じ材料を用いることにより、スペーサ３ａおよびスペーサ３ｂとソルダーレジスト２８との親和性を高めることもできる。なお、スペーサ３ａおよびスペーサ３ｂの材料として、ＳｉＯ２等の高剛性材料を含有させることにより、配線基板２の反りを小さくすることができる。
半導体チップ４は、配線基板２の第１の面上に設けられる。半導体チップ４は、ボンディングワイヤ７により配線基板２と電気的に接続され、配線基板２を介して半導体チップ６に電気的に接続される。例えば、半導体チップ４に設けられた電極パッドおよび配線基板２に設けられた接続パッドにボンディングワイヤ７が接合される。なお、半導体チップ４と配線基板２との接続方法は、ワイヤボンディングに限定されず、フリップチップボンディングやテープオートメーテッドボンディング等のワイヤレスボンディングであってもよい。半導体チップ４としては、例えばコントローラチップ、インターフェースチップ等を用いることができる。さらに、別のロジック回路等を半導体チップ４に設けてもよい。なお、半導体チップ４のサイズは、半導体チップ６のサイズよりも小さいことが好ましい。
半導体チップ６は、半導体チップ４に重畳するように、スペーサ３ａおよびスペーサ３ｂ上に設けられる。すなわち、半導体チップ６は、スペーサ３ａおよびスペーサ３ｂを橋脚部として支持される。半導体チップ６は、ボンディングワイヤ８により配線基板２と電気的に接続される。例えば、半導体チップ６に設けられた電極パッドおよび配線基板２に設けられた接続パッドにボンディングワイヤ８が接合される。よって、半導体チップ６は、配線基板２を介して半導体チップ４に電気的に接続される。
半導体チップ６は、接着層５によりスペーサ３ａおよびスペーサ３ｂに接着される。さらに、複数の半導体チップ６は、接着層５を挟んで一部が重畳するように積層される。このとき、複数の半導体チップ６は、ボンディングワイヤ８により互いに電気的に接続される。接着層５としては、例えばダイアタッチフィルムを用いることができる。図１（Ａ）および図１（Ｂ）では、４つの半導体チップ６を積層させた例について図示しているが、半導体チップ６の積層数は、これに限定されない。
半導体チップ６としては、例えばＮＡＮＤ型フラッシュメモリ等の記憶素子を有するメモリチップ等を用いることができる。このとき、半導体チップ６は、メモリセルに加え、デコーダ等を備えていてもよい。半導体チップ６としてメモリチップを用いる場合、半導体チップ４にコントローラを用いてメモリチップに対するデータの書き込みおよび読み出しを制御してもよい。
表面実装素子９は、配線基板２の第１の面上に設けられる。表面実装素子９としては、例えば温度センサ等の電子素子を用いることができる。表面実装素子９を半導体チップ６と重畳させることにより、半導体装置の実装面積の増大を抑制することができる。なお、必ずしも表面実装素子９を設けなくてもよい。
封止樹脂層１０は、配線基板２、スペーサ３ａ、スペーサ３ｂ、および半導体チップ６に囲まれた空間および半導体チップ６の周囲を封止するように設けられる。すなわち、封止樹脂層１０は、半導体チップ４を覆うように設けられ、さらには、半導体チップ６、表面実装素子９を覆うように設けられる。封止樹脂層１０は、無機充填材（例えばＳｉＯ２）を含有し、例えば該無機充填材を有機樹脂等と混合した封止樹脂を用いてトランスファモールド法、コンプレッションモールド法、インジェクションモールド法等のモールド法により形成される。
図１（Ａ）および図１（Ｂ）に一例として示すように、本実施形態の半導体装置では、配線基板に設けられたソルダーレジストと同じ材料を用いてスペーサを形成し、スペーサにより第１の半導体チップ（半導体チップ４）上に第２の半導体チップ（半導体チップ６）を積層することにより、部品間の配線の長さを短くすることができるため動作速度を高めつつ、実装面積を小さくすることができ、さらには製造コストを低減することができる。
次に、本実施形態における半導体装置の製造方法の一例として、図１（Ａ）および図１（Ｂ）に示す半導体装置の製造方法例について説明する。
図２および図３は、半導体装置の製造方法例を説明するための断面図である。半導体装置の製造方法例では、まず図２（Ａ）に示すように、配線基板２を準備する。ここでは一例として複数の配線基板がマトリクス状に連設された構造の集合基板を作製する。なお、市販の配線基板を用いてもよい。
配線基板２において、絶縁層２１としては、例えばシリコン基板やガラス基板、セラミック基板、ガラスエポキシ等の樹脂基板等を用いることができる。
配線層２２および配線層２３には、例えば信号配線、電源配線、グランド配線等を形成する。なお、配線層２２および配線層２３のそれぞれは、単層構造に限定されず、絶縁層を挟んで絶縁層の開口部を介して電気的に接続された複数の導電層を積層させた積層構造であってもよい。配線層２２および配線層２３には、例えば銅箔、銅や銀またはこれらを含む導電性メッキまたは導電性ペーストを用い、必要に応じて表面にニッケルめっきや金めっき等が施されていてもよい。
ビア２４は、絶縁層２１を貫通するように複数形成する。ビア２４は、例えば絶縁層２１を貫通する開口の内面に設けられた導体層と、導体層の内側に充填された穴埋め材と、を有する。導体層には、例えば銅や銀またはこれらを含む導電性メッキまたは導電性ペーストを用い、必要に応じて表面にニッケルめっきや金めっき等が施されていてもよい。穴埋め材は、例えば絶縁性材料または導電性材料を用いて形成される。なお、これに限定されず、例えば貫通孔内にめっき等により金属材料（銅等）を充填することによりビア２４を形成してもよい。
ソルダーレジスト２８には、配線層２２の少なくとも一部（接続パッド等）が露出するように開口部を形成する。ソルダーレジスト２９には、配線層２３の少なくとも一部（接続パッド等）が露出するように開口部を形成する。ソルダーレジスト２８およびソルダーレジスト２９としては、例えば上記絶縁性樹脂材料を用いることができ、例えば紫外線硬化型樹脂や熱硬化型樹脂等を用いることができる。
さらに、図２（Ａ）に示すように、配線基板２上に絶縁樹脂層３を形成する。絶縁樹脂層３としては、例えばソルダーレジスト２８およびソルダーレジスト２９に適用可能な材料を用いた層を使うことができる。
次に、図２（Ｂ）に示すように、絶縁樹脂層３の一部を除去することにより、スペーサ３ａおよびスペーサ３ｂを形成する。例えば、絶縁樹脂層３が紫外線硬化型樹脂の場合、絶縁樹脂層３の一部の上にレジストを形成し、該レジストをマスクとして紫外線を照射することにより、絶縁樹脂層３のマスクが形成されていない部分を硬化させる。その後マスク下の未硬化の部分を除去することにより、スペーサ３ａおよびスペーサ３ｂを形成することができる。また、レジスト形成後、該レジストをマスクとしてブラスト処理により絶縁樹脂層３の一部を除去してもよい。なお、これに限定されず、例えば絶縁樹脂層３の一部にレーザ光を照射することにより絶縁樹脂層３の一部を除去してもよい。レーザ光を用いることにより、レジストが不要となるため、製造コストをさらに低減することができる。
次に、図２（Ｃ）に示すように、スペーサ３ａおよびスペーサ３ｂに挟まれた領域に半導体チップ４を配置する。例えば、チップマウンター等を用いて図示しないＤＡＦを介して半導体チップ４を配置することができる。さらに、配線基板２上に表面実装素子９を配置する。さらに、ボンディングワイヤ７を半導体チップ４に設けられた電極パッドと配線層２２に設けられた接続パッドに接合する。
次に、図３（Ａ）に示すように、半導体チップ４に重畳するように、接着層５を用いてスペーサ３ａおよびスペーサ３ｂと半導体チップ６とを貼り合わせることにより、スペーサ３ａおよびスペーサ３ｂ上に半導体チップ６を配置する。さらに、接着層５を用いて複数の半導体チップ６を積層し、ボンディングワイヤ８を半導体チップ６に設けられた電極パッドと配線層２２に設けられた接続パッドに接合する。
次に、図３（Ｂ）に示すように、配線基板２、スペーサ３ａ、スペーサ３ｂ、および半導体チップ６に囲まれた空間、ならびに半導体チップ６の周囲に封止樹脂を充填することにより封止樹脂層１０を形成する。このとき、封止樹脂の粘度は、スペーサ３ａおよびスペーサ３ｂの間隔や厚さ等により適宜調整される。さらに、配線基板２の第２の面に半田ボールを形成することにより外部接続端子２５を形成する。外部接続端子２５としては、例えば信号端子、電源端子、グランド端子等が設けられる。外部接続端子２５は、配線層２３およびビア２４を介して配線層２２に電気的に接続される。外部接続端子２５は、半田ボールを有する。半田ボールは、配線層２３の接続パッド上に設けられる。なお、半田ボールの代わりにランドを設けてもよい。
その後、集合基板を用いた場合には、半導体装置毎に基板のダイシングを行い、個々の半導体装置に分離する。ダイシングには、例えばダイヤモンドブレード等のブレードを用いることができる。
さらに、例えば製造番号等を刻印するマーキングを行ってもよく、マーキングの後に熱処理を行ってもよい。また、封止樹脂層１０上に保護絶縁層や導電性シールド層等を設けてもよい。以上が本実施形態における半導体装置の製造方法例の説明である。
なお、本実施の形態における半導体装置の構造は、図１に示す構造に限定されない。本実施形態における半導体装置の他の構造例について説明する。なお、図１に示す半導体装置と同じ部分については、図１に示す半導体装置の説明を適宜援用することができる。
図４は、本実施形態における半導体装置の他の構造例を示す断面図である。図４に示す半導体装置１は、図１（Ｂ）に示す半導体チップ４と配線基板２とを電気的に接続するボンディングワイヤ７の一部が接着層５に埋め込まれている構造である。このとき、スペーサ３ａおよびスペーサ３ｂは、半導体チップ４の第１の厚さよりも厚く、半導体チップ４の形成面からボンディングワイヤ７の頭頂部までの高さよりも薄い第３の厚さを有する。接着層５にボンディングワイヤ７を埋め込むことにより、例えば封止樹脂を充填して封止樹脂層１０を形成する際に、ボンディングワイヤ７が変形し、短絡または断線してしまうことを抑制することができる。
図５は、本実施形態における半導体装置の他の構造例を示す断面図である。図５に示す半導体装置１は、図１（Ｂ）に示す半導体チップ４の代わりに半導体チップ１４を具備する。半導体チップ１４は、フリップチップ型の半導体チップであり、半田ボールを有する外部接続端子を具備する。半導体チップ１４は、外部接続端子により配線基板２と電気的に接続する。フリップチップボンディングにより半導体チップ１４と配線基板２を電気的に接続することでボンディングワイヤ７が不要となるため、半導体チップ１４と配線基板２との接続不良を起こりにくくすることができる。また、フリップチップボンディングにより半導体チップの外部接続端子数を増やすことができる。なお、半導体チップの構造は、これに限定されず、他の構造の半導体チップを用いることもできる。
なお、本実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体装置、２…配線基板、３…絶縁樹脂層、３ａ…スペーサ、３ｂ…スペーサ、４…半導体チップ、５…接着層、６…半導体チップ、７…ボンディングワイヤ、８…ボンディングワイヤ、９…表面実装素子、１０…封止樹脂層、１４…半導体チップ、２１…絶縁層、２２…配線層、２３…配線層、２４…ビア、２５…外部接続端子、２８…ソルダーレジスト、２９…ソルダーレジスト

Claims (5)

  1. 配線基板と、
    前記配線基板上に設けられ、第１の厚さを有する第１の半導体チップと、
    前記第１の半導体チップを挟んで互いに離間するように前記配線基板上に設けられ、前記第１の厚さよりも厚い第２の厚さを有する第１のスペーサおよび第２のスペーサと、
    前記第１の半導体チップに重畳するように、前記第１のスペーサおよび前記第２のスペーサの上に設けられた第２の半導体チップと、
    前記配線基板、前記第１のスペーサ、前記第２のスペーサ、および前記第２の半導体チップに囲まれた空間、ならびに前記第２の半導体チップの周囲を封止する封止樹脂層と、を具備し、
    前記第１のスペーサおよび前記第２のスペーサは、絶縁樹脂材料を含む半導体装置。
  2. 前記配線基板は、表面に設けられたソルダーレジストを有し、
    前記第１のスペーサおよび前記第２のスペーサは、前記ソルダーレジストと同じ材料を含む請求項１に記載の半導体装置。
  3. 前記第２の半導体チップと前記第１のスペーサおよび前記第２のスペーサとを接着する接着層と、
    少なくとも一部が前記接着層に埋め込まれ、前記第１の半導体チップと前記配線基板とを電気的に接続するボンディングワイヤと、をさらに具備する請求項１または請求項２に記載の半導体装置。
  4. 前記第２の半導体チップは、フリップチップボンディングにより前記配線基板に電気的に接続される請求項１または請求項２に記載の半導体装置。
  5. 配線基板上に絶縁樹脂層を形成し、
    前記絶縁樹脂層の一部を除去することにより、第１のスペーサおよび第２のスペーサを形成し、
    前記配線基板上の前記第１のスペーサおよび前記第２のスペーサに挟まれた領域に第１の半導体チップを配置し、
    前記第１の半導体チップに重畳するように、前記第１のスペーサおよび前記第２のスペーサの上に第２の半導体チップを配置し、
    前記配線基板、前記第１のスペーサ、前記第２のスペーサ、および第１の半導体チップに囲まれた空間、ならびに第１の半導体チップの周囲に封止樹脂を充填することにより封止樹脂層を形成する半導体装置の製造方法。
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Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101751972B1 (ko) * 2016-12-26 2017-08-01 (주)이녹스첨단소재 컨트롤러 다이 매립형 fod 접착필름 및 이를 포함하는 반도체 패키지
JP2017168586A (ja) * 2016-03-15 2017-09-21 東芝メモリ株式会社 半導体装置
JP2019117847A (ja) * 2017-12-27 2019-07-18 東芝メモリ株式会社 半導体装置
US10748885B2 (en) 2018-09-28 2020-08-18 Toshiba Memory Corporation Semiconductor device and method for manufacturing semiconductor device
WO2020217411A1 (ja) * 2019-04-25 2020-10-29 日立化成株式会社 ドルメン構造を有する半導体装置及びその製造方法、並びに、支持片形成用積層フィルム及びその製造方法
JPWO2020217395A1 (ja) * 2019-04-25 2020-10-29
WO2020217397A1 (ja) * 2019-04-25 2020-10-29 日立化成株式会社 ドルメン構造を有する半導体装置の製造方法、支持片の製造方法及び積層フィルム
JPWO2020217404A1 (ja) * 2019-04-25 2020-10-29
JPWO2020217405A1 (ja) * 2019-04-25 2020-10-29
WO2020217401A1 (ja) * 2019-04-25 2020-10-29 日立化成株式会社 ドルメン構造を有する半導体装置及びその製造方法、並びに、支持片形成用積層フィルム及びその製造方法
WO2020217394A1 (ja) * 2019-04-25 2020-10-29 日立化成株式会社 ドルメン構造を有する半導体装置及びその製造方法、並びに、支持片形成用積層フィルム及びその製造方法
JP2020181894A (ja) * 2019-04-25 2020-11-05 日立化成株式会社 ドルメン構造を有する半導体装置の製造方法
US10892251B2 (en) 2019-03-19 2021-01-12 Toshiba Memory Corporation Semiconductor device
US11139275B2 (en) 2019-07-16 2021-10-05 Kioxia Corporation Semiconductor device and method of manufacturing the same
WO2022034854A1 (ja) * 2020-08-11 2022-02-17 昭和電工マテリアルズ株式会社 半導体装置及びその製造方法
US11476240B2 (en) 2018-02-28 2022-10-18 Kioxia Corporation Semiconductor device
US11508688B2 (en) 2016-03-24 2022-11-22 Shinkawa Ltd. Bonding apparatus including a heater and a cooling flow path used for stacking a plurality of semiconductor chips

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6566625B2 (ja) 2014-11-06 2019-08-28 キヤノン株式会社 電子部品、電子モジュール及びこれらの製造方法、電子機器
JP6523999B2 (ja) * 2016-03-14 2019-06-05 東芝メモリ株式会社 半導体装置およびその製造方法
JP2017204511A (ja) * 2016-05-10 2017-11-16 ソニー株式会社 半導体装置、半導体装置の製造方法、及び、電子機器
US20180090466A1 (en) * 2016-09-29 2018-03-29 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
JP2020021908A (ja) * 2018-08-03 2020-02-06 キオクシア株式会社 半導体装置およびその製造方法
JP2020025022A (ja) * 2018-08-07 2020-02-13 キオクシア株式会社 半導体装置およびその製造方法
JP2021034606A (ja) * 2019-08-27 2021-03-01 キオクシア株式会社 半導体装置およびその製造方法
JP2021044362A (ja) * 2019-09-10 2021-03-18 キオクシア株式会社 半導体装置
JP7293056B2 (ja) * 2019-09-12 2023-06-19 キオクシア株式会社 半導体装置およびその製造方法
JP2021048195A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 半導体装置及び半導体装置の製造方法
JP2021129083A (ja) * 2020-02-17 2021-09-02 キオクシア株式会社 半導体装置およびその製造方法
JP7413102B2 (ja) * 2020-03-17 2024-01-15 キオクシア株式会社 半導体装置
JP2022113250A (ja) 2021-01-25 2022-08-04 キオクシア株式会社 半導体装置
TWI818428B (zh) * 2022-01-27 2023-10-11 友達光電股份有限公司 通訊裝置及其通訊元件與此通訊元件的製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101017785A (zh) * 2006-02-10 2007-08-15 矽品精密工业股份有限公司 半导体堆栈结构及其制法
JP5840479B2 (ja) * 2011-12-20 2016-01-06 株式会社東芝 半導体装置およびその製造方法
JP2013197341A (ja) * 2012-03-21 2013-09-30 Toshiba Corp 積層型半導体装置とその製造方法

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017168586A (ja) * 2016-03-15 2017-09-21 東芝メモリ株式会社 半導体装置
US11508688B2 (en) 2016-03-24 2022-11-22 Shinkawa Ltd. Bonding apparatus including a heater and a cooling flow path used for stacking a plurality of semiconductor chips
KR101751972B1 (ko) * 2016-12-26 2017-08-01 (주)이녹스첨단소재 컨트롤러 다이 매립형 fod 접착필름 및 이를 포함하는 반도체 패키지
JP2019117847A (ja) * 2017-12-27 2019-07-18 東芝メモリ株式会社 半導体装置
JP7034706B2 (ja) 2017-12-27 2022-03-14 キオクシア株式会社 半導体装置
US11476240B2 (en) 2018-02-28 2022-10-18 Kioxia Corporation Semiconductor device
US10748885B2 (en) 2018-09-28 2020-08-18 Toshiba Memory Corporation Semiconductor device and method for manufacturing semiconductor device
US10892251B2 (en) 2019-03-19 2021-01-12 Toshiba Memory Corporation Semiconductor device
WO2020217397A1 (ja) * 2019-04-25 2020-10-29 日立化成株式会社 ドルメン構造を有する半導体装置の製造方法、支持片の製造方法及び積層フィルム
JP7247733B2 (ja) 2019-04-25 2023-03-29 株式会社レゾナック ドルメン構造を有する半導体装置の製造方法
WO2020217405A1 (ja) * 2019-04-25 2020-10-29 日立化成株式会社 ドルメン構造を有する半導体装置の製造方法、支持片の製造方法、及び支持片形成用積層フィルム
WO2020217404A1 (ja) * 2019-04-25 2020-10-29 日立化成株式会社 ドルメン構造を有する半導体装置及びその製造方法
WO2020217401A1 (ja) * 2019-04-25 2020-10-29 日立化成株式会社 ドルメン構造を有する半導体装置及びその製造方法、並びに、支持片形成用積層フィルム及びその製造方法
WO2020217394A1 (ja) * 2019-04-25 2020-10-29 日立化成株式会社 ドルメン構造を有する半導体装置及びその製造方法、並びに、支持片形成用積層フィルム及びその製造方法
JP2020181894A (ja) * 2019-04-25 2020-11-05 日立化成株式会社 ドルメン構造を有する半導体装置の製造方法
WO2020217395A1 (ja) * 2019-04-25 2020-10-29 日立化成株式会社 ドルメン構造を有する半導体装置及びその製造方法、支持片の製造方法、並びに、支持片形成用積層フィルム
US11935870B2 (en) 2019-04-25 2024-03-19 Resonac Corporation Method for manufacturing semiconductor device having dolmen structure, method for manufacturing support piece, and laminated film
JP7351335B2 (ja) 2019-04-25 2023-09-27 株式会社レゾナック ドルメン構造を有する半導体装置及びその製造方法、支持片の製造方法、並びに、支持片形成用積層フィルム
JPWO2020217404A1 (ja) * 2019-04-25 2020-10-29
JPWO2020217395A1 (ja) * 2019-04-25 2020-10-29
WO2020217411A1 (ja) * 2019-04-25 2020-10-29 日立化成株式会社 ドルメン構造を有する半導体装置及びその製造方法、並びに、支持片形成用積層フィルム及びその製造方法
JPWO2020217405A1 (ja) * 2019-04-25 2020-10-29
JP7294410B2 (ja) 2019-04-25 2023-06-20 株式会社レゾナック ドルメン構造を有する半導体装置及びその製造方法
US11139275B2 (en) 2019-07-16 2021-10-05 Kioxia Corporation Semiconductor device and method of manufacturing the same
WO2022034854A1 (ja) * 2020-08-11 2022-02-17 昭和電工マテリアルズ株式会社 半導体装置及びその製造方法

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