JP5547703B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP5547703B2
JP5547703B2 JP2011227885A JP2011227885A JP5547703B2 JP 5547703 B2 JP5547703 B2 JP 5547703B2 JP 2011227885 A JP2011227885 A JP 2011227885A JP 2011227885 A JP2011227885 A JP 2011227885A JP 5547703 B2 JP5547703 B2 JP 5547703B2
Authority
JP
Japan
Prior art keywords
substrate
semiconductor
semiconductor device
manufacturing
resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011227885A
Other languages
English (en)
Other versions
JP2012015554A (ja
Inventor
努 河田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2011227885A priority Critical patent/JP5547703B2/ja
Publication of JP2012015554A publication Critical patent/JP2012015554A/ja
Application granted granted Critical
Publication of JP5547703B2 publication Critical patent/JP5547703B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Description

本発明は、半導体装置およびその製造方法に係り、特に２個以上の半導体パッケージを積層してなる積層型半導体装置およびその製造方法に関する。
半導体装置の高集積化・多機能化を実現させる半導体パッケージ技術として、論理回路素子とメモリ回路素子をそれぞれに搭載した複数の半導体パッケージを、三次元的に積層する技術が注目されている。このような三次元積層型の半導体装置は、パッケージ・オン・パッケージ(Package on Package、以下ＰｏＰと略す)、またはスタックパッケージと呼ばれている。
ＰｏＰは、用途に合わせ、論理回路とメモリ回路の組み合わせを任意に選択することができ、また、これらの素子を三次元的に積層する構造であるため、実効面積を縮小することができる。よって、主として携帯電話に代表されるような小型・薄型でかつ多機能な機器に用いられる。
従来技術のＰｏＰに係る断面構造の１例を図１０に示す。下段に配置される第１の半導体装置１００は、外周部に接続ランド１４を有する基板１１上にフリップチップ接続された半導体素子１２を有し、基板と半導体素子の間にはアンダーフィル樹脂１３が充填されている。基板１１裏面には外部接続端子としてボール電極１７が形成されている。
上段に配置される第２の半導体パッケージ２００は、基板１１上にワイヤーボンディングにより接続された半導体素子１２を有し、樹脂１５により封止されている。第１の半導体装置１００と第２の半導体パッケージ２００は、半田バンプ１９を介して接合され、ＰｏＰとして構成される。
なお、本発明に関する従来技術は、例えば、特許文献１、特許文献２、特許文献３に開示されている。
また、特許文献４はピン・グリッド・アレイ（ＰＧＡ）型パッケージに関する技術として、半導体パッケージ全域が樹脂封止され、当該パッケージ表面から内部のリードフレーム表面に到る複数の穴を形成する構成が開示されている。さらに、当該穴に設けられた導電性バンプを介して複数のパッケージを積層する構成が開示されている。当該穴は量産性に優れた多ピンパッケージ提供のために設けられたものであり、また、ＰＧＡ型パッケージに関する技術であるため、半導体素子はタブに搭載され、本発明に係る薄型の基板上には設けられていない。
特開２００４−２８９００２号公報 特開２００２−２５２３２６号公報 特開２００４−１７２１５７号公報 特開平６−２６８１０１号公報
上記従来技術においては、以下の問題が生じていた。
ＰｏＰに求められる小型・薄型化を実現するためには、パッケージの構成要素である基板や半導体素子を薄型化する必要がある。
しかしながら、基板の剛性はその厚さに依存し、薄くなることで剛性が低くなる。基板の剛性が低くなると、反りが発生しやすくなる。なお、ここで用いる基板は複数の表面と裏面の接続端子とをつなぐ配線層を有するものを含み、さらにインターポーザも含むものとする。
図１１に従来技術における問題点を説明するための断面図を示す。図１１(ａ)は、積層接続する前の第１の半導体パッケージ１００と第２の半導体パッケージ２００を示す。ここで、第１の半導体パッケージは接続ランド１４を有する基板１１上に半導体素子１２をフリップチップ接続し、基板１１と半導体素子１２の隙間はアンダーフィル樹脂１３により充填される。第２の半導体パッケージは一例として、半導体素子１２がワイヤーボンディングにより接続されたものを示している。
一般に、半導体装置の製造工程では、半導体素子１２の保護のためにその全体や外周を樹脂封止している。樹脂形成後の硬化工程において、収縮応力が発生し、図１１（ａ）に示すように、第１の半導体パッケージ１００の基板１１において反りが生じてしまう。
よって、第１の半導体パッケージ１００において反りが生じているため、図１１（ｂ）に示すように、導電体、例えば半田バンプ１９を介して第１の半導体パッケージ１００と第２の半導体パッケージ２００を積層接続した場合、導電性バンプ１９と第１の半導体パッケージ１００の接続ランド１４との間に接続不良部２７が発生する等の不具合が生じ、積層型半導体装置としての信頼性が著しく低下するという問題があった。
本発明によれば、２個以上の半導体パッケージが積層してなる積層型半導体装置であって、最上段に配置された半導体パッケージ以外の第１の半導体パッケージが、基板に搭載された半導体素子と前記基板上に形成された樹脂を有し、前記樹脂上面から前記基板上の接続ランドに至る複数の開口部を有し、前記基板の裏面に外部接続端子を有し、さらに前記開口部内に前記第１の半導体パッケージ上に積層される第２の半導体パッケージと接続するための導電体が形成されていることを特徴とする積層型半導体装置が提供される。
また、以下の工程を含むことを特徴とする半導体装置の製造方法が提供される。
（ａ）第１表面と、前記第１表面に設けられたチップ搭載領域と、前記チップ搭載領域の周辺に沿うように前記第１表面に設けられた接続ランドと、前記第１表面とは反対側の第１裏面と、を有する第１基板を準備する工程
（ｂ）第２表面と、前記第２表面とは反対側の第２裏面と、を有する第２基板を準備する工程
（ｃ）前記第１基板の前記チップ搭載領域に第１半導体チップを搭載する工程
（ｄ）前記第２基板の前記第２表面に第２半導体チップを搭載する工程
（ｅ）前記第1半導体チップおよび前記第１基板の前記第１表面を樹脂で封止し、第１封止体を形成する工程
（ｆ）前記第１封止体に、前記接続ランドに至る開口部を形成する工程
（ｇ）前記第２半導体チップおよび前記第２基板の前記第２表面を樹脂で封止し、第２封止体を形成する工程
（ｈ）前記第１基板の前記第１裏面に第１接続端子を形成する工程
（ｉ）前記第２基板の前記第２裏面に半田バンプを形成する工程
（ｊ）前記開口部に導電性材料を埋め込む工程
（ｋ）前記第１基板および前記第１封止体を切断して個片化して第１半導体パッケージを準備する工程
（ｌ）前記第２基板および前記第２封止体を切断して個片化し、第２半導体パッケージを準備する工程
（ｍ）前記第１パッケージの第１封止体表面に露出した前記導電性材料に対して、前記第２半導体パッケージの前記半田バンプを接触させる工程
（ｎ）前記半田バンプに対してリフローを施す工程
本発明に係る積層型半導体装置およびその製造方法には、第１の半導体パッケージにおいて半導体素子が搭載された基板上に樹脂が形成され、かつ当該樹脂上面から基板上の接続ランドに至る開口部を有している。第１の半導体パッケージにおいて基板の反りの発生が抑制されるため、導電体を介して第２の半導体パッケージとの接合を行う場合に、当該バンプ接合部において接続不良等の不具合が生じることが避けられる。したがって、積層型半導体装置における接続信頼性が著しく向上する。
本発明によれば、積層型半導体装置の反りが抑制され、信頼性に優れた積層型半導体装置およびその製造方法を提供することができる。
本発明の第１の実施の形態に係る半導体装置の断面図、および平面図である。 本発明の第１の実施の形態に係る半導体装置の断面図である。 本発明の第１の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である。 本発明の第１の実施の形態に関連する従来例を説明するための半導体装置の断面図、および平面図である。 本発明の第１の実施の形態に係る半導体装置の断面図、および平面図である。 本発明の第２の実施の形態に係る半導体装置の製造方法を説明するための工程断面図である。 本発明の第３の実施の形態を示す半導体装置の断面図である。 本発明の第４の実施の形態を示す半導体装置の断面図である。 本発明の第５の実施の形態に係る半導体装置の断面図である。 従来技術に係る半導体装置の断面図である。 従来技術に係る半導体装置の断面図である。
以下、本発明の各実施の形態について、図面を用いて説明する。
（第１の実施の形態）
図１（ａ）はＰｏＰの断面構造の一例である。第１の半導体パッケージ１００と第２の半導体パッケージ２００が積層接続された構造となっている。本実施の形態では、２層構造の半導体装置であるため、第２の半導体パッケージ２００が最上段に配置された半導体パッケージとなる。ここで、第１の半導体パッケージ１００は、基板１１上にフリップチップ接続された半導体素子１２を有し、基板１１と半導体素子１２の間にはアンダーフィル樹脂１３が充填されている。半導体素子１２の外周部には接合ランド１４が設けられ、半導体素子１２形成部を除く基板１１全域が樹脂１５により封止されている。樹脂１５は半導体素子１２部を含め基板１１全域を覆うように形成されていてもよいが、積層型半導体装置としての薄型化を考慮した場合、図１（ａ）のように樹脂１５は半導体素子１２部を除く基板１１上に形成し、半導体素子１２の裏面は露出させる構成とした方が好ましい。
また、樹脂１５上面から接合ランド１４に至る開口部１６か形成されている。図では、開口部１６はテーパ形状となっているが、形状はこれに限定されるものではなく、例えば開口部の上面と下面が略同じ径を有していてもよい。基板１１の裏面には外部接続端子であるボール電極１７が形成されている。なお、開口部１６は必ずしも基板１１上の全ての接続ランド１４上に形成されている必要は無い。
第２の半導体パッケージ２００の構造は、特に限定されるものではなく、例えばフリップチップＢＧＡ（ボール・グリッド・アレイ）であってもよく、テープＢＧＡであってもよい。第１の半導体パッケージ１００と第２の半導体パッケージ２００は第２の半導体パッケージ裏面の導電体、例えば半田バンプ１９により接続されている。図１（ｂ）は第１の半導体パッケージ１００の平面図である。
図２はＰｏＰの断面構造の他例である。下段の第１の半導体パッケージ１００は、図１を用いて説明した第１の半導体パッケージと同じである。第２の半導体パッケージ２００は、基板１１と半導体素子１２をワイヤーボンディングにより接続した半導体装置である。第１の半導体パッケージ１００と第２の半導体パッケージ２００は、第１の半導体パッケージ１００に形成される開口部１６の導電体、例えば半田バンプ１９により電気的に接続されている。
なお、上段と下段のパッケージの種類や組合せまたは積層される半導体パッケージの個数はこれに限定されるものではなく、用途により適宜選択される。
次に、本発明に係る半導体装置の製造方法について、図３を用いて説明する。
図３（ａ）に示すように、第１の半導体パッケージ１００の基板１１上に半田ボール１８を介しで、半導体素子１２をフリップチップ接続により搭載する。なお、基板１１上には接続ランド１４が形成されている。さらに、図３（ｂ）に示すように、基板１１と半導体素子１２との隙間をアンダーフィル樹脂１３により充填する。
次に、図３（ｃ）に示すように、基板１１上を樹脂１５により封止する。なお、樹脂封止は、必ずしも図３（ｂ）で説明したアンダーフィル樹脂１３の充填とは別箇に行う必要はなく、一括して行っても良い。
また、図３（ｃ）に示すように、基板１１全域を樹脂封止する際には、樹脂１５上面から基板上の接合ランド１４に至る開口部１６を設ける。なお、開口部１６は予め、上段に積層される第２の半導体パッケージ２００裏面の接続部位置や大きさに適合するように配置、形成される。
開口部１６を設ける方法の一例としては、基板１１上面への樹脂封止を金型によるトランスファ封止で行い(不図示)、その際に金型の接続ランド部に所望の開口部の形状に相対した凸部を設けることで、当該凸部に樹脂が流れ込まないようにして、開口部を形成する方法がある。
続いて、図３（ｄ）に示すように、半導体装置の裏面に外部接続端子であるボール電極１７を形成する。
次に、図３（ｅ）に示すように、第２の半導体パッケージ２００を、裏面の導電体、例えば半田バンプ１９を介して、第１の半導体パッケージ１００の接続ランド１４に接続する。第２の半導体パッケージ２００の半田バンプ１９は、第１の半導体パッケージ１００の開口部１６内にはめ込まれる。なお、ここで用いられる第２の半導体パッケージ２００の構造は、特に限定されるものではなく、例えばフリップチップＢＧＡであってもよく、テープＢＧＡであってもよい。
続いて、図３（ｆ）に示すように、リフローを施すことにより、第２の半導体パッケージ２００の半田バンプ１９が溶融し、その形状が第１の半導体パッケージ１００の開口部１６の形状に適合する。第１の半導体パッケージ１００と第２の半導体パッケージ２００が電気的に接合され、ＰｏＰとして完成する。
本実施形態によれば、第１の半導体パッケージ１００において反りの発生が抑制されているため、導電体１９を介して第２の半導体パッケージ２００との接合を行う場合に、当該バンプ接合部において接続不良等の不具合が生じることが避けられる。さらに、接続強度が維持されているため、当該パッケージをマザーボードに実装する際の不具合も解消される。
なお、一般に、このような半導体装置、特に第１の半導体パッケージ１００を製造する場合には、基板としては半導体素子毎に用意された個片ではなく、格子状に配置されたマトリックス基板２０が用いられる。
図４(ａ)、図４（ｂ）はそれぞれ、従来のマトリクス基板２０の平面図と断面図を示したものである。図に示したように、マトリックス基板２０では、基板内に不良部位２１が混在している場合がある。このような不良部位２１はマトリクス基板２０内にランダムに存在し、その部分には半導体素子１２は搭載されない。なお、図４では、半導体素子をフリップチップ接続した例について示している。
このような場合、図４（ｂ）のように、基板全体としてみると、半導体素子の搭載部・未搭載部に応じたランダムな凹凸が生じることになる。よって、外部接続端子であるボール電極の形成（ボールマウント）やマトリックス基板２０から半導体パッケージに個片化する際には、特別に工夫を施した専用の冶工具を必要とする等、設備上の工夫をしなければならなかった。
また、一般に、ボールマウントやパッケージを個片化する際には、マトリックス基板２０は真空吸着により固定、保持される。しかし、マトリクス基板２０内に不良部位２１が有り、半導体素子１２が搭載されない場合は、搭載されている部位との段差により、真空漏れが生じ、基板の安定保持が困難になる（図４（ｂ）参照）。安定保持するためには、半導体素子が搭載されない領域を吸着する必要があり、高精度な加工が施された専用の吸着冶具が必要となる。
さらに、半導体装置を個片化する場合には、半導体素子搭載部と未搭載部の間で段差が生じているため、切断の際には不具合の原因となる。
本発明に係る半導体装置では、マトリックス基板において半導体素子が未搭載の部位がある場合においても、基板全域が平滑に樹脂封止されるため、ランダムに発生する基板上の不良部位の影響を受けることがない。図５(ａ)、図５（ｂ）はそれぞれ、本発明に係るマトリクス基板の平面図と断面図である。マトリクス基板２０全域が樹脂１５により封止されているため、半導体素子１２の有無による凹凸は生じていない（図５（ｂ））。これにより、特別に工夫を施した専用の冶工具を準備する等の必要がないという製造上のメリットがある。
（第２の実施の形態）
本実施の形態は、第１の半導体パッケージがワイヤーボンディングにより形成されている点で、第１の実施例と異なる。
本発明に係る半導体装置の製造方法について、図５を用いて説明する。
図６(ａ)に示すように、第１の半導体１００の基板１１上に半導体素子１２が搭載され、ワイヤ−により接続されている。なお、基板１１上には接続ランド１４が形成されている。
次に、基板１１全域を樹脂１５により封止する。図６（ｂ）に示すように、基板１１全域を樹脂封止する際には、樹脂１５上面から基板上の接合ランド１４に至る開口部１６を設ける。なお、開口部１６は予め、上段に積層される第２の半導体パッケージ２００裏面の接続部位置や大きさに適合するように配置、形成される。
開口部１６を設ける方法の一例としては、第１の半導体パッケージの基板１１上への樹脂封止を金型によるトランスファ封止で行い（不図示）、その際に金型の接続ランド部に所望の開口部の形状に相対した凸部を設けることで、当該凸部に樹脂が流れ込まないようにして、開口部を形成する方法がある。
続いて、図６（ｃ）に示すように、第１の半導体パッケージ１００の裏面に外部接続端子であるボール電極１７を形成する。
次に、図６（ｄ）に示すように、第２の半導体パッケージ２００を、裏面の導電体、例えば半田バンプ１９を介して、第１の半導体パッケージ１００の接続ランド１４に接続する。第２の半導体パッケージ２００の半田バンプ１９は、第１の半導体パッケージ１００の開口部１６内にはめ込まれる。なお、第２の半導体パッケージ２００は、例えば、ワイヤーボンディングにより形成されている。
続いて、図６（e）に示すように、リフローを施すことのより、第２の半導体パッケージ２００の半田バンプ１９が溶融し、その形状が第１の半導体パッケージ１００の開口部１６の形状に適合する。第１の半導体パッケージ１００と第２の半導体パッケージ２００が電気的に接合され、ＰｏＰとして完成する。
（第３の実施の形態）
本実施の形態は、第１の半導体パッケージ上に第２の半導体パッケージを積層する工程において特徴を有するものである。したがって、他の製造工程は第１の実施の形態、または第２の実施の形態と同様であるため、その説明を省略する。
図７（ａ）に示すように、開口部１６を有する第１の半導体パッケージ１００上にスクリーンマスク２２を介し、スキージ２４を用いて、開口部１６に半田ペースト２３等の導電性材料を埋め込む。
図７（ｂ）に示すように、第２の半導体パッケージ２００裏面の半田バンプ１９を第１の半導体パッケージ１００の開口部上に配置し、積層する。
続いて、リフロー工程により、図７（ｃ）に示すように、半田バンプ１９と半田ペースト２３が溶解し、当該接続部が一体化する。
本実施の形態では、第１の半導体パッケージの開口部１６に半田ペースト２３等を埋め込むことで、その上部に位置する第２の半導体パッケージとの接合をより確実なものとし、ＰｏＰとしての実装歩留まり向上を図ることができる。
（第４の実施の形態）
本実施の形態は、第１の半導体パッケージ上に第２の半導体パッケージを積層する工程において特徴を有するものである。したがって、他の製造工程は第１の実施の形態、または第２の実施の形態と同様であるため、その説明を省略する。
図８は第１の半導体パッケージ１００と第２の半導体パッケージ２００を積層したＰｏＰの断面構造である。２個の半導体装置を積層する前に、第２の半導体パッケージの導電体、例えば半田バンプ１９部を除く裏面に接着材、例えば熱硬化接着剤２５が塗布されている。熱硬化接着材２５は、第１半導体装置１００と第２の半導体パッケージ２００の積層界面に存することになり、両半導体装置を一体化させる働きを呈する。
これにより、第２の半導体パッケージ２００の半田バンプ１９に着目すると、第１の半導体パッケージ１００の樹脂１５と熱硬化接着剤２５により、あたかもアンダーフィル樹脂が注入された場合と同じ構造となり、半導体装置の接合信頼性の向上を図ることができる。
（第５の実施の形態）
本実施の形態は、第１の半導体パッケージ上に第２の半導体パッケージを積層する工程において特徴を有するものである。したがって、他の製造工程は第１の実施の形態、または第２の実施の形態と同様であるため、その説明を省略する。
図９（ａ）に示すように、第１の半導体パッケージ１００はフリップチップ接続された半導体素子１２により構成されている。半導体素子１２の裏面には放熱機能を有する膜、例えば放熱ペースト２６が塗布される。
図９（ｂ）に示すように、第１の半導体パッケージ１００上に第２の半導体パッケージ２００を積層すると、第１の半導体パッケージ１００から発生した熱が放熱ペースト２６により、第２の半導体パッケージ２００に放散される。すなわち、本実施の形態により、第２の半導体パッケージ２００が第１の半導体パッケージ１００の放熱板の機能を果たすことになる。よって、本実施の形態により、第1の半導体装置１００で発生した熱を有効に放散することができ、接続信頼性をさらに高めることができる。
１１ 基板
１２ 半導体素子
１３ アンダーフィル樹脂
１４ 接続ランド
１５ 樹脂
１６ 開口部
１７ ボール電極
１８ 半田ボール
１９ 導電体（半田バンプ）
２０ マトリクス基板
２１ 不良部位
２２ スクリーンマスク
２３ 半田ペースト
２４ スキージ
２５ 熱硬化接着材剤
２６ 放熱ペースト
２７ 接続不良部
１００ 第１の半導体パッケージ
２００ 第２の半導体パッケージ

Claims (8)

  1. 以下の工程を含むことを特徴とする半導体装置の製造方法。
    （ａ）第１表面と、前記第１表面に設けられた複数のチップ搭載領域と、前記複数のチップ搭載領域のそれぞれの周辺に沿うように前記第１表面に設けられた複数の接続ランドと、前記第１表面とは反対側の第１裏面と、を有し、前記複数のチップ搭載領域が格子状に配置された第１基板を準備する工程
    （ｂ）第２表面と、前記第２表面とは反対側の第２裏面と、を有する第２基板を準備する工程
    （ｃ）前記第１基板の不良部位を除いた前記複数のチップ搭載領域のそれぞれに第１半導体チップを搭載する工程
    （ｄ）前記第２基板の前記第２表面に複数の第２半導体チップを搭載する工程
    （ｅ）複数の前記第１半導体チップと、前記不良部位を含む前記第１基板の前記第１表面と、を樹脂で封止し、前記第１基板の前記第１表面と接する面とは反対側に位置する面を平滑に形成した第１封止体を形成する工程
    （ｆ）前記第１封止体に、それぞれが互いに異なる前記接続ランドに至る複数の開口部を形成する工程
    （ｇ）前記複数の第２半導体チップおよび前記第２基板の前記第２表面を樹脂で封止し、第２封止体を形成する工程
    （ｈ）前記第１基板の前記第１裏面に複数の第１接続端子を形成する工程
    （ｉ）前記第２基板の前記第２裏面に複数の半田バンプを形成する工程
    （ｊ）前記複数の開口部のそれぞれに導電性材料を埋め込む工程
    （ｋ）前記第１基板および前記第１封止体を切断して個片化して第１半導体パッケージを準備する工程
    （ｌ）前記第２基板および前記第２封止体を切断して個片化し、第２半導体パッケージを準備する工程
    （ｍ）前記第１パッケージの第１封止体表面に露出した複数の前記導電性材料に対して、前記第２半導体パッケージの前記半田バンプを接触させる工程
    （ｎ）前記半田バンプに対してリフローを施す工程
  2. 請求項１に記載の半導体装置の製造方法において、
    前記導電性材料は、半田ペーストであり、
    前記（ｎ）工程において、前記複数の開口部に埋め込まれた前記半田ペーストと、前記第２基板の前記第２裏面に設けられた前記複数の半田バンプと、はリフローによって金属間接合を形成する半導体装置の製造方法。
  3. 請求項１に記載の半導体装置の製造方法において、
    前記（ｊ）工程において、前記第１封止体上に配置されたスクリーンマスクを介し、スキージを用いて、前記複数の開口部内に導電性材料を埋め込む半導体装置の製造方法。
  4. 請求項１に記載の半導体装置の製造方法において、
    前記（ｃ）工程において、前記複数の第１半導体チップは、前記複数のチップ搭載領域にフリップチップ接続により搭載される半導体装置の製造方法。
  5. 請求項４に記載の半導体装置の製造方法において、
    前記（ｅ）工程において、前記複数の第１半導体チップのそれぞれは、フリップチップ接続面である第１主面とは反対側の第２主面が露出するように前記樹脂により封止される半導体装置の製造方法。
  6. 請求項５に記載の半導体装置の製造方法において、
    前記（ｍ）工程は、前記第２基板の前記第２裏面が前記第２主面上に設けられた放熱性ペーストに接触するように積層した半導体装置の製造方法。
  7. 請求項５に記載の半導体装置の製造方法において、
    前記（ｆ）工程は、前記（ｅ）工程において施される半導体装置の製造方法。
  8. 請求項７に記載の半導体装置の製造方法において、
    前記第１基板の前記第１表面に形成された前記複数の接続ランドに相対する複数の凸部を備えた樹脂封止金型により、前記複数の第１半導体チップの前記第２主面のそれぞれと前記樹脂封止金型を接触させながら、前記樹脂封止金型の前記複数の凸部とそれぞれの前記第２主面上に前記樹脂が流れ込まないように前記樹脂を成型する半導体装置の製造方法。
JP2011227885A 2011-10-17 2011-10-17 半導体装置の製造方法 Expired - Fee Related JP5547703B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011227885A JP5547703B2 (ja) 2011-10-17 2011-10-17 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011227885A JP5547703B2 (ja) 2011-10-17 2011-10-17 半導体装置の製造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2006352041A Division JP2008166373A (ja) 2006-12-27 2006-12-27 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2012015554A JP2012015554A (ja) 2012-01-19
JP5547703B2 true JP5547703B2 (ja) 2014-07-16

Family

ID=45601532

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011227885A Expired - Fee Related JP5547703B2 (ja) 2011-10-17 2011-10-17 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP5547703B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101867955B1 (ko) * 2012-04-13 2018-06-15 삼성전자주식회사 패키지 온 패키지 장치 및 이의 제조 방법
EP3050098B1 (en) * 2013-09-27 2021-05-19 Intel Corporation Die package with superposer substrate for passive components
JP2015115484A (ja) * 2013-12-12 2015-06-22 イビデン株式会社 プリント配線板
US9679873B2 (en) * 2015-06-18 2017-06-13 Qualcomm Incorporated Low profile integrated circuit (IC) package comprising a plurality of dies

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06268101A (ja) * 1993-03-17 1994-09-22 Hitachi Ltd 半導体装置及びその製造方法、電子装置、リ−ドフレ−ム並びに実装基板
JPH0917827A (ja) * 1995-06-29 1997-01-17 Fujitsu Ltd 半導体装置
JP4695796B2 (ja) * 2001-09-27 2011-06-08 富士通セミコンダクター株式会社 半導体装置、半導体装置ユニットおよびその製造方法
JP2003174122A (ja) * 2001-12-04 2003-06-20 Toshiba Corp 半導体装置
JP2004179295A (ja) * 2002-11-26 2004-06-24 Hitachi Metals Ltd パッケージの製造方法
JP2004327855A (ja) * 2003-04-25 2004-11-18 Nec Electronics Corp 半導体装置およびその製造方法
JP2005101312A (ja) * 2003-09-25 2005-04-14 Renesas Technology Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
JP2012015554A (ja) 2012-01-19

Similar Documents

Publication Publication Date Title
US7816183B2 (en) Method of making a multi-layered semiconductor device
US10431556B2 (en) Semiconductor device including semiconductor chips mounted over both surfaces of substrate
JP5579402B2 (ja) 半導体装置及びその製造方法並びに電子装置
JP5566161B2 (ja) 回路パターンの浮き上がり現象を抑制するパッケージオンパッケージ及びその製造方法
US8575763B2 (en) Semiconductor device and method of manufacturing the same
TWI724744B (zh) 半導體裝置及半導體裝置之製造方法
JP2007273782A (ja) 半導体装置の製造方法
JP2009099697A (ja) 半導体装置及びその製造方法
CN107808880B (zh) 半导体装置的制造方法
JP2008277569A (ja) 半導体装置及びその製造方法
JP2014007228A (ja) 半導体装置及びその製造方法
TWI627689B (zh) 半導體裝置
JP2015177061A (ja) 半導体装置の製造方法および半導体装置
JP2015008210A (ja) 半導体装置の製造方法
JP5547703B2 (ja) 半導体装置の製造方法
JP5619381B2 (ja) 半導体装置及び半導体装置の製造方法
KR101653563B1 (ko) 적층형 반도체 패키지 및 이의 제조 방법
JP2012009713A (ja) 半導体パッケージおよび半導体パッケージの製造方法
JP2010263108A (ja) 半導体装置及びその製造方法
JP2010010269A (ja) 半導体装置、半導体装置製造用中間体およびそれらの製造方法
JP6486855B2 (ja) 半導体装置および半導体装置の製造方法
JP2009099816A (ja) 半導体装置とその製造方法および半導体装置の実装方法
JP2008277457A (ja) 積層型半導体装置および実装体
JP2014192171A (ja) 半導体装置及びその製造方法
JP2014203868A (ja) 半導体装置及び半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111017

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20111017

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130419

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130507

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130708

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131203

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140116

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140513

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140515

R150 Certificate of patent or registration of utility model

Ref document number: 5547703

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees