JP2014007228A - 半導体装置及びその製造方法 - Google Patents

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semiconductor chip
chip
bump electrode
semiconductor wafer
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Shinichi Sakurada
伸一 桜田
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PS4 Luxco SARL
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Abstract

【課題】半導体チップのチップ強度及び信頼性を向上させる。
【解決手段】半導体装置の製造方法は、マトリックス状に配置された複数の半導体チップ１０ｂを含む半導体ウエハ４０であって、半導体ウエハ４０の第１の面に形成された第１のバンプ電極１７ｂを有する半導体ウエハ４０を準備するステップと、半導体ウエハ４０の第１の面に、各々の半導体チップ１０ｂに区画する凹部４２を形成するステップと、半導体ウエハ４０の第１の面を支持テープ１０２に貼り付けるステップと、凹部４２の幅よりも細い幅を有するダイシングブレード１０８を用いて、半導体ウエハ４０の第１の面とは反対側の第２の面から半導体ウエハ４０を凹部４２に沿ってカットすることによって、半導体ウエハ４０を複数の半導体チップ１０ｂに分割するステップと、を含む。
【選択図】図３

Description

本発明は、半導体装置及びその製造方法に関する。
近年、電子機器の小型化や高機能化に伴って、複数の半導体チップが互いに積層されて成るチップオンチップ（ＣｏＣ）型の半導体装置が開発されている。特許文献１は、ＣｏＣ型の半導体装置の製造方法を開示している。この製造方法は、複数の半導体チップを互いに積層するステップと、互いに隣接する半導体チップ間の隙間にアンダーフィルを充填することによりチップ積層体を形成するステップと、チップ積層体を配線基板に搭載するステップと、を含む。半導体チップは、回路等が形成された半導体ウエハを各々のチップ領域に分割することにより形成される。
特許文献２は、複数の半導体装置のパターンが繰り返し形成された半導体基板と絶縁体基板とが接合されて成る接合体を、切断領域に沿って切断することによって、当該接合体を各々の半導体装置に分離することを含む、半導体装置の製造方法を開示している。この製造方法では、半導体基板と絶縁体基板との接合前に、絶縁体基板の切断領域に対応した領域に第１の切り込み（ハーフカット）を形成する。そして、半導体基板と絶縁体基板との接合後に、第２の切り込み（フルカット）によって、接合体を各々の半導体装置に分離する。
特許文献３は、半導体チップの単体が封止された樹脂封止体を製造する方法を開示している。この方法では、まず、複数の半導体チップを格子状に間隔を置いて配置し、複数の半導体チップを樹脂封止することにより、複数の半導体チップを封止する樹脂封止体を形成する。半導体チップが個別に区分されるように縦方向及び横方向のハーフカットを樹脂封止体の一面に形成する。その後、ハーフカットの溝状のラインに沿って、外部電極が設けられている面（裏面）から、樹脂封止体をダイシングブレードによりフルカットする。これにより、半導体チップの単体が封止された樹脂封止体を個別に分割する。
特開２０１０−２５１３４７号 特開平８−３２１４７８号 特開２００７−１５７９７４号
特許文献１に記載のＣｏＣ型の半導体装置では、チップ積層体を構成する半導体チップは、他の半導体チップ及び／又は配線基板との接続のため、両面にバンプ電極を有している。この半導体チップは、複数の半導体チップを含む半導体ウエハを各々のチップ領域に切断分離することで製造される。半導体ウエハを切断する際、通常、半導体ウエハの一面はダイシングテープに接着保持される。
両面にバンプ電極を有する半導体チップを複数含む半導体ウエハは、バンプ電極がダイシングテープの接着材層に埋め込まれるように、ダイシングテープに貼り付けられる必要がある。そのため、ダイシングテープの接着材層を比較的厚くする必要がある。
しかしながら、ダイシングテープの接着層の厚みが大きくなると、高速回転するダイシングブレードで半導体ウエハを切断する際に、半導体ウエハ（半導体チップ）の裏面にチッピング（欠け）が生じ易くなる。これは、高速回転中のダイシングブレードの側面が、切断された半導体チップの裏面（ダイシングテープが貼り付けられた面）の角と接触するからである。半導体チップの角が欠けると、半導体チップの強度や信頼性が低下する虞がある。また。半導体チップの周辺近傍の位置にバンプ電極が配置されている場合には、チッピングによってバンプ電極が損傷することもある。
特許文献２及び特許文献３では、ダイシングテープの接着層がバンプ電極を埋めるために厚くなるということに起因し、ダイシング時の半導体チップの裏面とダイシングブレードとの干渉によって生じるチッピングの問題は一切記載されていない。
一実施形態における半導体装置の製造方法は、マトリックス状に配置された複数の半導体チップを含む半導体ウエハであって、半導体ウエハの第１の面に形成された第１のバンプ電極を有する半導体ウエハを準備するステップと、半導体ウエハの第１の面に、半導体ウエハを各々の半導体チップに区画する凹部を形成するステップと、半導体ウエハの第１の面を支持テープに貼り付けるステップと、凹部の幅よりも細い幅を有するダイシングブレードを用いて、半導体ウエハの第１の面とは反対側の第２の面から半導体ウエハを凹部に沿ってカットすることによって、半導体ウエハを複数の半導体チップに分割するステップと、を含む。
一実施形態における半導体装置は、バンプ電極が形成された第１の半導体チップと、第１の半導体チップと対向して配置された第２の半導体チップと、封止体とを有する。第２の半導体チップは、第１の半導体チップとは反対側の第２の面に形成された第１のバンプ電極と、第１の半導体チップに面する第１の面に形成され、第１の半導体チップのバンプ電極と電気的に接続された第２のバンプ電極と、第２の面の少なくとも一辺に沿って形成された凹部と、を有する。封止体は、第１の半導体チップと第２の半導体チップとの間の隙間から凹部の少なくとも一部までにわたって形成されている。
上記の構成では、予めウエハに形成されている凹部に向けて半導体ウエハをフルカットするので、フルカット時にダイシングブレードが半導体チップの一面（支持テープに貼り付けられた方の面）の角に接触しない。したがって、半導体チップのチッピングの発生を低減できる。その結果、半導体チップのチップ強度及び信頼性を向上することができる。
半導体チップのチップ強度及び信頼性を向上することができる。
本発明の第１の実施例におけるＣｏＣ型の半導体装置の概略断面図である。 （ａ）は半導体チップが互いに積層されて成るチップ積層体の概略斜視図であり、（ｂ）はチップ積層体と封止樹脂とから成る複合チップ積層体の概略斜視図である。 （ａ）〜（ｆ）は、半導体チップを製造する方法の一例を示す工程図である。 （ａ）〜（ｃ）は、図３（ａ）〜図３（ｆ）に示す方法の一ステップを示す、半導体チップ間のダイシング領域の拡大図である。 （ａ）〜（ｅ）は、半導体チップが互いに積層されたチップ積層体と封止樹脂とを備えた複合チップ積層体を製造する方法の一例を示す工程図である。 （ａ）〜（ｅ）は、複合チップ積層体を配線基板に搭載する方法の一例を示す工程図である。 本発明の第２の実施例におけるＣｏＣ型の半導体装置の概略断面図である。 本発明の第３の実施例におけるＣｏＣ型の半導体装置の概略断面図である。 本発明の第４の実施例におけるＣｏＣ型の半導体装置の概略断面図である。
以下、本発明の実施形態について図面を参照して説明する。
図１は、本発明の第１の実施例におけるＣｏＣ型の半導体装置の概略断面図である。半導体装置１ａは、複数の半導体チップ１０ａ，１０ｂが互いに積層されて成るチップ積層体と、配線基板２０と、を有する。図２は、半導体装置１ａに設けられたチップ積層体３０ａを示している。また、図３は、チップ積層体３０ａと第１の封止体（封止樹脂）３２とから成る複合チップ積層体３１ａを示している。なお、図２及び図３に示すチップ積層体３０ａ及び複合チップ積層体３１ａは、図１に示す状態と上下反転して描かれている。
本明細書では、第１の封止体３２が形成されたチップ積層体を「複合チップ積層体」と称し、「複合チップ積層体」と「チップ積層体」とを区別することがある。しかしながら、この区別は便宜上のものであり、「複合チップ積層体」も「チップ積層体」の一種であることに留意されたい。
配線基板２０は、例えば０．１４ｍｍの厚みを有するガラスエポキシ配線基板であって良い。ガラスエポキシ配線基板は、ガラスエポキシ基材２１と、ガラスエポキシ基材２１の両面に形成された所定の配線パターン２２，２３と、部分的に配線パターン２４，２５を覆う絶縁膜２２，２３、例えばソルダーレジストと、を有する。配線基板２０の一面の絶縁膜２２の中央領域には開口部が形成されている。配線パターン２４の一部は、絶縁膜２２の開口部から露出しており、複数の接続パッド２６を形成している。また、配線基板２０の他面の絶縁膜２３から配線パターン２５の一部が露出している。絶縁膜２３から露出した配線パターン２５の一部は、複数のランド２７を形成している。接続パッド２６とこれに対応するランド２７とは、配線パターン２４，２５によりそれぞれ電気的に接続されている。ランド２７には、外部端子となる金属ボール３５、例えば半田ボールが設けられている。
チップ積層体３０ａまたは複合チップ積層体３１ａは配線基板２０に搭載されている。本例では、チップ積層体３０ａは、図２に示すように、互いに積層された４つの半導体チップ１０ａ，１０ｂを含む。各々の半導体チップ１０ａ，１０ｂは例えばメモリチップであって良い。本実施例では、４つの半導体チップのうちの１つを第１の半導体チップ１０ａと称し、４つの半導体チップのうちの３つを第２の半導体チップ１０ｂと称する。しかしながら、第１の半導体チップ１０ａ及び第２の半導体チップ１０ｂの名称の区別は、便宜上のものに過ぎない。
第１の半導体チップ１０ａは、例えばシリコンから成る半導体基板１３ａと、半導体基板１３ａの一面に形成された所定の回路１４ａ、例えばメモリ回路と、を有する。半導体基板１３ａには、回路１４ａに電気的に接続された複数の電極パッド（不図示）が形成されており、当該電極パッドを除く半導体基板１３ａの一面には例えばポリイミドからなる保護膜（不図示）が形成されていて良い。複数の電極パッド上には、それぞれバンプ電極１７ａが形成されている。なお、第１の半導体チップ１０ａは、貫通電極を有していないため、第２の半導体チップ１０ｂよりも厚くて良い。例えば、第１の半導体チップ１０ａの厚みは１００μｍ程度であって良い。
第２の半導体チップ１０ｂは、例えばシリコンから成る半導体基板１３ｂと、半導体基板１３ｂの一面に形成された所定の回路１４ｂ、例えばメモリ回路と、を有する。第２の半導体チップ１０ｂに形成されている回路１４ｂは、第１の半導体チップ１０ａに形成されている回路１４ａと同じものであって良い。
半導体基板１３ｂには、回路１４ｂに接続された複数の電極パッド１５ｂが形成されている（図４（ｃ）も参照）。電極パッド１５ｂを除く半導体基板１３ｂの一面には、例えばポリイミドからなる絶縁性の保護膜１６ｂが形成されている。各々の電極パッド１５ｂ上に第１のバンプ電極１７ｂが形成されている。
第２の半導体チップ１０ｂは、第１のバンプ電極１７ｂが形成された一面とは反対側の一面に形成された複数の第２のバンプ電極１８ｂを有する。第２のバンプ電極１８ｂは、半導体基板１３ｂを貫通する貫通配線１９ｂによって、対応する第１のバンプ電極１７ｂと電気的に接続されている。
第２の半導体チップ１０ｂは、図１及び図２に示すように、第１のバンプ電極１７ｂが形成された一面の端辺に凹部（段差部）４２が形成されている。凹部４２は、例えば２０μｍの幅及び２０μｍの深さを有していて良い。凹部４２は、好ましくは第２の半導体チップ１０ｂの一面の少なくとも一辺に形成されており、より好ましくは第２の半導体チップ１０ｂの一面の外周全体に沿って形成されている。３つの第２の半導体チップ１０ｂは、同じ構成を有していて良い。
なお、本実施例では、第１の半導体チップ１０ａに凹部４２は形成されていない。しかしながら、第１の半導体チップ１０ａに、第２の半導体チップ１０ｂに形成されている凹部４２と同様の凹部が形成されていても良い。
１つの第２の半導体チップ１０ｂの第２のバンプ電極１８ｂは、第１の半導体チップ１０ａの第１のバンプ電極１７ａと電気的に接続されている。別の２つの第２の半導体チップ１０ｂの第２のバンプ電極１８ｂは、他の第２の半導体チップ１０ｂの第１のバンプ電極１７ｂと電気的に接続されている。貫通配線１９ｂの製造上の理由により、第２の半導体チップ１０ｂは、第１の半導体チップ１０ａよりも薄いことが好ましい。例えば、第２の半導体チップ１０ｂは、５０μｍの厚みを有していて良い。
第１の半導体チップ１０ａと第２の半導体チップ１０ｂとの間の隙間と、互いに隣接する第２の半導体チップ１０ｂ間の隙間には、第１の封止体３２、例えばアンダーフィル材が充填されている。第２の半導体チップ１０ｂに凹部（段差部）４２が形成されていることで、第２の半導体チップ１０ｂと第１の封止体３２との密着性が向上するという利点がある。
配線基板２０と複合チップ積層体３１ａとの間には、非導電性ペースト（ＮＣＰ）３７が設けられていて良い。チップ積層体３１ａの最上段の第２の半導体チップ１０ｂの凹部４２により、ＮＣＰ３７と最上段の第２の半導体チップ１０ｂとの密着性を向上することができる。
第１の封止体３２としてのアンダーフィル材の供給時に、最上段の第２の半導体チップ１０ｂに形成された凹部４２の上に、アンダーフィル材３２の一部３３が乗り上げることがある。この場合、凹部４２によって、アンダーフィル材３２の頂部３３の広がりは抑制される。したがって、アンダーフィル材３２が第２の半導体チップ１０ｂの上に乗り上げた場合でも、アンダーフィル材３２が第２の半導体チップ１０ｂの一面に形成された第１のバンプ電極１７ｂを覆うことを防止できる。
また、アンダーフィル材３２の頂部３３は第２の半導体チップ１０ｂの凹部４２に配置されているので、アンダーフィル材３２の頂部３３の、第２の半導体チップ１０ｂの表面１１から突出する部分の高さを低くすることができる。その結果、複合チップ積層体３１ａの高さを低く抑えることができる。
チップ積層体３０ａの最上段の第２の半導体チップ１０ｂの一面に形成された第１のバンプ電極１７ｂは、配線基板２０の一面に形成された対応する接続パッド２６と電気的に接続されている。最上段の第２の半導体チップ１０ｂの第１のバンプ電極１７ｂは、Ａｕ等からなるワイヤバンプ（スタッドバンプ）３６を介して接続パッド２６と電気的に接続されていて良い。
上記のように、チップ積層体３０ａの最上段の第２の半導体チップ１０ｂの端辺に形成された凹部４２上に第１の封止体３２の頂部３３が配置されるため、チップ積層体３０ａから突出する頂部３３の高さが抑制される。これにより、第１の封止体３２の頂部３３と配線基板２０の絶縁膜２２との干渉を防止することができ、その結果、複合チップ積層体３１ａを配線基板２０上に良好に搭載することができる。
ワイヤバンプ３６は、チップ積層体３０ａ側に向かうにつれて先細りした凸形状であることが好ましい。これにより、チップ積層体３０ａの最上段の第２の半導体チップ１０ｂの第１のバンプ電極１７ｂや貫通配線１９ｂの幅（径）は小さくても良い。第１のバンプ電極１７ｂや貫通配線１９ｂの径が小さい場合、第２の半導体チップ１０ｂの半導体基板１３ｂに貫通配線１９ｂを形成するためのスルーホールの径を小さくすることができる。その結果、バンプ電極１７ｂの狭ピッチ化及び／又は貫通電極１９ｂを基点とする半導体チップ１０ｂのクラックの防止を実現することできる。
上述したように、第１の半導体チップ１０ａの厚みは第２の半導体チップ１０ｂの厚みよりも大きいことが好ましい。配線基板２０から最も遠い位置に厚いチップ１０ａを配置することにより、製造プロセスにおいて温度変化に伴う貫通電極１９ｂの膨張や収縮等により生じる応力を、第１の半導体チップ１０ａで受けることができ、その結果、半導体チップ１０ｂのチップクラックを抑制できる。
次に、チップ積層体３０ａを構成する第２の半導体チップ１０ｂを製造する方法について説明する。図３（ａ）〜図３（ｆ）は、第２の半導体チップ１０ｂの形成方法の各ステップを示している。
まず、図３（ａ）に示すように、マトリックス状に配置された複数のチップ領域（半導体チップ）１０ｂを含む半導体ウエハ４０を準備する。半導体ウエハ４０は、例えばシリコンからなる半導体基板１３ｂを有している。半導体ウエハ４０は、ダイシング領域４４で区画された複数のチップ領域（半導体チップ）１０ｂに区画される。半導体ウエハ４０の、それぞれの半導体チップ１０ｂの一面には所定の回路１４ｂ、例えばメモリ回路及び電極パッド１５ｂが形成されている（図４（ａ）も参照）。半導体チップ１０ｂの一面には保護膜（パッシベーション膜）１６ｂ、例えばポリイミド膜が形成されている。パッシベーション膜１６ｂには開口部が形成されており、この開口部から電極パッド１５ｂが露出している。開口部から露出した電極パッド１５ｂ上に、第１のバンプ電極１７ａが形成されている。第１のバンプ電極１７ａは、例えばＣｕからなるポスト部と、ポスト部の表面に形成されたＮｉメッキ層と、酸化防止のためのＡｕメッキ層と、から構成されていて良い。Ｎｉメッキ層は、ポスト部を構成するＣｕ原子の拡散を防止するために設けられている。
次に、半導体ウエハ４０の、第１のバンプ電極１７ａが形成されている一面を、ダイシング装置のダイシングブレード１００によってハーフカットし、半導体ウエハ４０のダイシング領域４４に凹部４２を形成する（図３（ｂ）及び図４（ａ）参照）。ダイシングブレード１００は、例えばブレード幅３５μｍであって良い。凹部４２の深さは、２０μｍ程度であって良い。半導体ウエハ４０の一面上の全てのダイシング領域４４に沿って凹部４２が形成される。
図４（ｂ）に示すように、半導体ウエハ４０に形成された凹部４２の底に、給電用配線層４６と、給電用配線層４６を被う絶縁膜４７と、を必要に応じて形成する。給電用配線層４６は、貫通配線１９ｂ及び第２のバンプ電極１８ｂを形成する際に用いられる。
次に半導体ウエハ４０の、第１のバンプ電極１７ｂが形成されている一面に、支持テープ１０２、例えばバックグラインド（ＢＧ）テープを貼り付ける（図３（ｃ）参照）。支持テープ１０２の接着層は、第１のバンプ電極１７ｂを埋めることができる厚みを有することが好ましい。そして、ウエハＢＧ装置により、半導体ウエハ４０の裏面、支持テープ１０２に貼り付けられていない方の面を研削することで、半導体ウエハ４０を所定の厚さ、例えば５０μｍ程度まで薄厚化する。
次に、支持テープ１０２を半導体ウエハ４０貼り付けた状態で、半導体ウエハ４０をウエハサポート基板１０４に搭載する（図３（ｄ）参照）。なお、半導体ウエハ４０に支持テープ１０２を貼り付けたままにしておくことで、ウエハサポート基板１０４に半導体ウエハ４０を搭載するときに、凹部４２に接着層１０６が入り込まないようにすることができる。
次に、薄型化された半導体ウエハ４０に、貫通配線１９ｂ及び第２のバンプ電極１８ｂを形成する。貫通配線１９ｂ及び第２のバンプ電極１８ｂは、第１のバンプ電極１７ｂに対応する位置に形成される。まず、半導体基板１３ｂの、第１のバンプ電極１７ｂが形成されていない方の面から貫通孔を形成する。貫通穴はエッチングにより形成することができる。この貫通穴内に給電用配線を用いて電気メッキすることで、貫通孔内に貫通電極１９ｂが充填されると共に、第２のバンプ電極１８ｂが形成される（図３（ｅ）及び図４（ｃ）参照）。第２のバンプ電極１８ｂは、例えばＣｕからなるポスト部と、当該ポスト部の表面上に形成されたバンプ接合のためのはんだ層、例えばＳｎＡｇメッキ層と、から構成されていて良い。
次に、ダイシングブレード１０８によって、ダイシングライン４４に沿って、第２のバンプ電極１８ｂが形成されている方の一面から半導体ウエハ４０をフルカットする。このダイシングブレード１０８は、ハーフカットをするダイシングブレード１００の幅よりも狭い幅を有している。このダイシングブレード１０８は、例えばブレード幅１５〜２０μｍであって良い。ダイシングブレード１０８によるフルカットによって、半導体ウエハ４０が半導体チップ１０ｂごとに分割される。その後、支持テープ１０２から半導体チップ１０ｂをピックアップすることで、一面の４辺に凹部（段差部）４２が形成された第２の半導体チップ１０ｂが得られる。
予め形成されている凹部４２に向けて半導体ウエハ４０をフルカットするので、ダイシングブレード１０８が第２の半導体チップ１０ｂの一面（第１のバンプ電極１７ｂが形成されている方の面）の角に接触しない。したがって、半導体チップ１０ｂのチッピングの発生を低減できる。その結果、半導体チップ１０ｂのチップ強度及び信頼性を向上することができる。
なお、図３（ａ）〜図３（ｆ）及び図４（ａ）〜（ｃ）では、貫通配線１９ｂを有する半導体チップ１０ｂの製造方法について説明した。しかしながら、半導体ウエハ４０をカットして半導体チップごとに分割する上記の方法は、貫通電極１９ｂを有しない半導体チップの製造にも適用できる。この場合、貫通配線１９ｂ等を製造する工程は不要となる。
図５（ａ）〜図５（ｅ）は、半導体チップ１０ａ，１０ｂが互いに積層されて成るチップ積層体３０ａを製造する方法と、チップ積層体３０ａと第１の封止体３２とを備えた複合チップ積層体３１ａを製造する方法と、を示している。
チップ積層体３０ａを製造する場合、まず、複数の半導体チップを準備する。本実施例では、第１の半導体チップ１０ａと第２の半導体チップ１０ｂを準備する。半導体チップ１０ａ，１０ｂは、略四角形のシリコン等からなる板状の半導体基板１３ａ，１３ｂと、半導体基板１３ａ，１３ｂの一方の面に形成された所定の回路半導体基板１４ａ，１４ｂと、を有する。
第１の半導体チップ１０ａは、所定の回路１４ａが形成された一面を上方に向けて、ボンディングステージ１１４上に置かれる。ボンディングステージ１１４は、吸引穴１１６によって第１の半導体チップ１０ａを吸引保持する。
次に、第１の半導体チップ１０ａの上に第２の半導体チップ１０ｂを搭載し、第１の半導体チップ１０ａの一方の面のバンプ電極１７ａと、第２の半導体チップ１０ｂの第２のバンプ電極１８ｂとを接合する。これにより、第２の半導体チップ１０ｂを第１の半導体チップ１０ａ上に接続固定する。
バンプ電極１７ａ，１８ｂどうしの接合は、高温に設定したボンディングツール１１０により半導体チップ１０ａ，１０ｂに所定の荷重を加える熱圧着法を用いることができる。ボンディングツール１１０は、半導体チップ１０ｂを吸引保持する吸引穴１１２を備えている。なお、半導体チップ１０どうしの接合は、熱圧着法だけでなく、超音波を印加しつつ圧着する超音波圧着法、あるいは熱圧着と超音波圧着を併用する超音波熱圧着法を用いることもできる。
第２の半導体チップ（２段目の半導体チップ）１０ｂ上に、上記と同様の方法で、３段目の半導体チップ１０ｂを接続固定する。３段目の半導体チップ１０ｂ上に、上記と同様の方法で、４段目の半導体チップ１０ｂを接続固定する（図５（ｂ）参照）。これにより、図５（ｃ）に示すようなチップ積層体３０ａが得られる。
チップ積層体３０ａは、例えばステージ１２０に貼付された塗布用シート１２１上に載置される。塗布用シート１２１は、フッ素系シートやシリコーン系接着材が塗布されたシート等のように、第１の封止体（アンダーフィル材）３２に対する濡れ性が悪い材料であることが好ましい。なお、塗布用シート１２１は、ステージ１２０上に直接貼る必要はなく、平坦な面上であればどこでもよい。塗布用シート１２１は、例えばステージ１２０上に載置した所定の治具等に貼ってもよい。
次に、塗布用シート１２１上に載置されたチップ積層体３０ａの一端部近傍からディスペンサ１３０により第１の封止体（アンダーフィル材）３２を供給する（図５（ｄ）参照）。ディスペンサ１３０から供給された第１の封止体３２は、流動性を有している。第１の封止体３２は、チップ積層体３０ａの周囲にフィレットを形成し、半導体チップ１０ａ，１０ｂどうしの隙間へ毛細管現象によって進入し、半導体チップ１０ａ，１０ｂ間の隙間を埋める。
また、第１の封止体３２の供給時に、最上段の第２の半導体チップ１０ｂに形成された凹部４２の上に、第１の封止体３２の一部３３が乗り上げることがある。この場合、凹部４２によって、第１の封止体３２の頂部３３の広がりが抑制されるという利点がある。さらに、第１の封止体３２の頂部３３は第２の半導体チップ１０ｂの凹部４２に配置されているので、第１の封止体３２の頂部３３の、第２の半導体チップ１０ｂの表面から突出する部分の高さを低くすることができる。
塗布用シート１２１が第１の封止体３２に対する濡れ性が悪い材料から成る場合、第１の封止体３２の広がりが抑制されてフィレット幅が抑えられるという利点がある。なお、チップ積層体３０ａに第１の封止体３２を供給する際、チップ積層体３０ａの位置ずれを抑制するために、樹脂接着材を用いてチップ積層体３０ａを塗布用シート１２１に仮固着してもよい。
第１の封止体３２の供給後、塗布用シート１２１上に半導体チップ１０を載置した状態で、所定の温度、例えば１５０℃程度でキュア（熱処理）する。これにより、第１の封止体３２を熱硬化させる。その結果、チップ積層体３０ａの周囲を覆い、半導体チップ１０ａ，１０ｂ間の隙間を埋める第１の封止体３２が形成される。このようにして、図５（ｅ）に示す複合チップ積層体３１ａが得られる。
第１の封止体３２の熱硬化後、複合チップ積層体３１ｂは、塗布用シート１２１からピックアップされる。塗布用シート１２１が第１の封止体３２に対する濡れ性が悪い材料から成る場合、複合チップ積層体３１ｂを塗布用シート１２１から容易にピックアップできる。
次に、複合チップ積層体３１ａを配線基板２０に搭載する方法の一例について説明する。まず、マトリックス状に配置された複数の製品形成部２９を備えた配線基板２０を準備する（図６（ａ）参照）。製品形成部２９は、各々が半導体装置（図１参照）の配線基板２０となる部位である。各製品形成部２９に、所定の配線パターン２４，２５が形成されている。配線パターン２４，２５の一部は、接続パッド２６又はランド２７を構成している。配線パターン２４，２５は、接続パッド２６及びランド２７の部分を除いてソルダーレジスト膜等の絶縁膜２２，２３によって覆われている。各々の製品形成部２９は、配線基板２０を個々に切り離すダイシングライン２８によって区画されている。
配線基板２０の一方の面には、複合チップ積層体３１ａと電気的に接続される複数の接続パッド２６が形成されている。配線基板２０の他方の面には外部端子となる金属ボール３５を接続するための複数のランド２７が形成されている。接続パッド２６は、対応するランド２７と配線パターン２４，２５によって電気的に接続されている（図１も参照）。接続パッド２６にはワイヤバンプ３６が形成されている。
次に、配線基板２０の各製品形成部２９上に、絶縁性の接着部材３７、例えばＮＣＰを塗布する。それから、複合チップ積層体３１ａを、配線基板２０の製品形成部２９上に搭載する（図６（ｂ）参照）。このとき、チップ積層体３１ａの最上段の第２の半導体チップ１０ｂの第１のバンプ電極１７ｂと、配線基板２０の接続パッド２６上の各ワイヤバンプ３６とを、例えば熱圧着法を用いて接合する。このとき、配線基板２０上に塗布していた接着部材３７が複合チップ積層体３１ａと配線基板２０との間に充填され、配線基板２０と複合チップ積層体３１ａとが接着固定される。
第１の封止体３２の頂部３３は第２の半導体チップ１０ｂの端辺に形成された凹部４２上に配置されているため、複合チップ積層体３１ａを配線基板２０に搭載するときに、第１の封止体３２の頂部３３と配線基板２０の絶縁膜２２との干渉を防止することができる。
複合チップ積層体３１ａが搭載された配線基板２０は、不図示のトランスファモールド装置の成型金型にセットされ、モールド工程に移行する。成型金型には、複合チップ積層体３１ａを一括して覆う不図示のキャビティが形成されており、該キャビティ内に配線基板２０上に搭載された複合チップ積層体３１ａが収容される。
次に、成型金型のキャビティ内に加熱溶融させた封止樹脂（第２の封止体）３４を注入し、複合チップ積層体３１ａ全体を覆うようにキャビティ内に第２の封止体３４を充填する。第２の封止体３４としては、例えばエポキシ樹脂等の熱硬化性樹脂を用いることができる（図６（ｃ）参照）。
続いて、キャビティ内を第２の封止体３４で充填した状態で、所定の温度、例えば１８０℃程度でキュアすることで第２の封止体３４を熱硬化させる。さらに、所定の温度でベークすることで、第２の封止体３４を完全に硬化させる。
本実施例では、半導体チップ間を第１の封止体３２で封止した後に、複合チップ積層体３１ａ全体を覆う第２の封止体３４を形成するため、半導体チップどうしの隙間でボイドが発生するのを抑制できる。
次に、ボールマウント工程に移行し、配線基板２０に形成されたランド２７に、半導体装置の外部端子となる導電性の金属ボール３５、例えば半田ボールを接続する（図６（ｄ）参照）。ボールマウント工程では、配線基板２０の各ランド２７と位置が一致する複数の吸着孔を備えたマウントツールを用いて複数の金属ボール３５を吸着保持し、各金属ボール３５にフラックスを転写した後、保持した各金属ボール３５を配線基板２０のランド２７上に一括して搭載する。全ての製品形成部２９に対する金属ボール３５の搭載が完了した後、配線基板２０をリフローすることで各金属ボール３５と各ランド２７とを接続する。
次に、基板ダイシング工程に移行し、所定のダイシングライン２８で個々の製品形成部２９を切断分離する（図６（ｅ）参照）。これにより複数の半導体装置１ａを形成することができる。
基板ダイシング工程において、第２の封止体３４にダイシングテープを貼着し、ダイシングテープで製品形成部２９を支持して良い。そして、不図示のダイシングブレードにより所定のダイシングライン２８に沿って配線基板２０及び第２の封止体３４を切断する。切断後、ダイシングテープから各々の半導体装置１ａをピックアップする。
以上、本発明者によってなされた発明を実施例に基づき説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
図１及び図２に示す実施例では、複合チップ積層体３１ａの最下段の第１の半導体チップ１０ａは、貫通電極及び第２のバンプ電極を有しない肉厚のチップである。しかしながら、図７に示す第２の実施例の半導体装置１ｂでは、第１の半導体チップ１０ａの代わりに第２の半導体チップ１０ｂが用いられている。すなわち、複合チップ積層体３１ｂを構成する全ての半導体チップが第２の半導体チップ１０ｂである。これらの第２の半導体チップ１０ｂの表面の少なくとも１つの端辺、好ましくは全ての端辺に、凹部（段差部）４２が形成されている。
なお、半導体装置１ｂの他の構成は図１に示す半導体装置１ａと同様であり、図１に示す半導体装置１ａと同じ構成には同一の符号が付されている。
図１及び図２に示す実施例では、複合チップ積層体３１ａは配線基板２０上に搭載されている。しかしながら、図８に示す第３の実施例の半導体装置１ｃでは、複合チップ積層体３１ａは、他の第３の半導体チップ１０ｃ、例えばロジックチップ上に搭載されている。これにより、複合チップ積層体３１ａを有する半導体装置１ｃを高機能化することができる。
第３の実施例では、第３の半導体チップ１０ｃは、導電性のワイヤ１４０によって配線基板の２０の接続パッドと電気的に接続されている。
なお、半導体装置１ｃの他の構成は図１に示す半導体装置１ａと同様であり、図１に示す半導体装置１ａと同じ構成には同一の符号が付されている。
図１及び図２に示す実施例では、複合チップ積層体３１ａは、１つの第１の半導体チップ１０ａと３つの第２の半導体チップ１０ｂを含んでいる。しかしながら、図９に示す第４の実施例の半導体装置１ｄでは、複合チップ積層体３１ｄは、５つの半導体チップ１０ａ，１０ｂ，１０ｄを含んでいる。第１の半導体チップ１０ａ及び第２の半導体チップ１０ｂは、第１の実施例と同様に、メモリチップであって良い。この場合、第３の半導体チップ１０ｃはメモリチップを制御するインターフェースチップであって良い。
なお、半導体装置１ｄの他の構成は図１に示す半導体装置１ａと同様であり、図１に示す半導体装置１ａと同じ構成には同一の符号が付されている。
上記のように、複合チップ積層体を構成する半導体チップの数や種類は、用途や機能等に応じて適宜選択すればよい。つまり、各半導体チップに形成されている回路は、それぞれ異なっていて良い。また、複数の半導体チップのサイズも互いに異なっていて良い。
１ａ，１ｂ，１ｃ，１ｄ 半導体装置
１０ａ 第１の半導体チップ
１０ｂ 第２の半導体チップ
１３ａ，１３ｂ 半導体基板
１４ａ，１４ｂ 回路
１７ａ バンプ電極
１７ｂ 第１のバンプ電極
１８ｂ 第２のバンプ電極
１９ｂ 貫通配線
２０ 配線基板
２６ 接続パッド
２７ ランド
２８ ダイシングライン
３０ａ チップ積層体
３１ａ 複合チップ積層体
３２ 第１の封止体
３３ 第１の封止体の頂部
３４ 第２の封止体
４０ 半導体ウエハ
４２ 凹部
４４ ダイシング領域

Claims (9)

  1. マトリックス状に配置された複数の半導体チップを含む半導体ウエハであって、前記半導体ウエハの第１の面に形成された第１のバンプ電極を有する半導体ウエハを準備するステップと、
    前記半導体ウエハの前記第１の面に、各々の前記半導体チップに区画する凹部を形成するステップと、
    前記半導体ウエハの前記第１の面を支持テープに貼り付けるステップと、
    前記凹部の幅よりも細い幅を有するダイシングブレードを用いて、前記半導体ウエハの前記第１の面とは反対側の第２の面から前記半導体ウエハを前記凹部に沿ってカットすることによって、前記半導体ウエハを前記複数の半導体チップに分割するステップと、を含む半導体装置の製造方法。
  2. 前記半導体ウエハの前記第１の面を支持テープに貼り付けた後に、前記半導体ウエハを貫通し、前記第１のバンプ電極と電気的に接続された貫通配線と、前記貫通配線と電気的に接続され、前記半導体ウエハの前記第２の面から突出する第２のバンプ電極と、を形成するステップをさらに含む、請求項１に記載の半導体装置の製造方法。
  3. 一面にバンプ電極を有する第１の半導体チップと、分割された前記複数の半導体チップのうちの少なくとも１つの第２の半導体チップと、を準備するステップと、
    前記第２の半導体チップの前記第２のバンプ電極と、前記第１の半導体チップの前記バンプ電極とを接合するステップと、
    前記第１の半導体チップと前記第２の半導体チップとの間の隙間から前記第２の半導体チップの前記凹部の少なくとも一部までにわたる封止体を形成するステップと、を含む、請求項２に記載の半導体装置の製造方法。
  4. 前記凹部に給電用配線を形成することをさらに含み、
    前記貫通配線及び前記第２のバンプ電極は、前記給電用配線を用いて電気メッキ法により形成される、請求項２または３に記載の半導体装置の製造方法。
  5. 前記第１の半導体チップの厚みは前記第２の半導体チップの厚みよりも厚い、請求項３に記載の半導体装置の製造方法。
  6. バンプ電極が形成された第１の半導体チップと、
    前記第１の半導体チップと対向して配置された第２の半導体チップであって、前記第１の半導体チップとは反対側の第２の面に形成された第１のバンプ電極と、前記第１の半導体チップに面する第１の面に形成され、前記第１の半導体チップの前記バンプ電極と電気的に接続された第２のバンプ電極と、前記第２の面の少なくとも一辺に沿って形成された凹部と、を有する第２の半導体チップと、
    前記第１の半導体チップと前記第２の半導体チップとの間の隙間から前記凹部の少なくとも一部までにわたって形成された封止体と、を備えている、半導体装置。
  7. 前記第２の半導体チップは、前記第１のバンプ電極と前記第２のバンプ電極とを電気的に接続する貫通配線を有する、請求項６に記載の半導体装置。
  8. 前記第１の半導体チップの厚みは前記第２の半導体チップの厚みよりも厚い、請求項６または７に記載の半導体装置。
  9. 前記凹部は、前記第２の半導体チップの全端辺に沿って形成されている、請求項６から８のいずれか１項に記載の半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200008342A (ko) * 2018-07-16 2020-01-28 삼성전자주식회사 반도체 장치 및 상기 반도체 장치를 탑재한 반도체 패키지
JP7106564B2 (ja) 2017-03-16 2022-07-26 クリネティックス ファーマシューティカルズ，インク． ソマトスタチンモジュレータとその使用

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014007228A (ja) * 2012-06-22 2014-01-16 Ps4 Luxco S A R L 半導体装置及びその製造方法
US9343433B2 (en) * 2014-01-28 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with stacked dies and methods of forming the same
KR102649471B1 (ko) * 2016-09-05 2024-03-21 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
US10529671B2 (en) 2016-12-13 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method for forming the same
KR102442622B1 (ko) * 2017-08-03 2022-09-13 삼성전자주식회사 반도체 소자 패키지
KR102518803B1 (ko) * 2018-10-24 2023-04-07 삼성전자주식회사 반도체 패키지
JP2022049485A (ja) 2020-09-16 2022-03-29 キオクシア株式会社 半導体記憶装置

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08321478A (ja) 1995-05-26 1996-12-03 Nissan Motor Co Ltd 半導体装置の製造方法
US5863813A (en) * 1997-08-20 1999-01-26 Micron Communications, Inc. Method of processing semiconductive material wafers and method of forming flip chips and semiconductor chips
JP3526731B2 (ja) * 1997-10-08 2004-05-17 沖電気工業株式会社 半導体装置およびその製造方法
JP3516592B2 (ja) * 1998-08-18 2004-04-05 沖電気工業株式会社 半導体装置およびその製造方法
JP2001176899A (ja) * 1999-12-21 2001-06-29 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2001313350A (ja) * 2000-04-28 2001-11-09 Sony Corp チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウエーハ及びその製造方法
KR100407472B1 (ko) * 2001-06-29 2003-11-28 삼성전자주식회사 트렌치가 형성된 상부 칩을 구비하는 칩 적층형 패키지소자 및 그 제조 방법
US6908784B1 (en) * 2002-03-06 2005-06-21 Micron Technology, Inc. Method for fabricating encapsulated semiconductor components
US20040026768A1 (en) * 2002-08-08 2004-02-12 Taar Reginald T. Semiconductor dice with edge cavities
JP2004207607A (ja) 2002-12-26 2004-07-22 Disco Abrasive Syst Ltd 半導体ウェーハの分割方法
JP4123027B2 (ja) * 2003-03-31 2008-07-23 セイコーエプソン株式会社 半導体装置の製造方法
JP4705748B2 (ja) * 2003-05-30 2011-06-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
DE10333841B4 (de) * 2003-07-24 2007-05-10 Infineon Technologies Ag Verfahren zur Herstellung eines Nutzens mit in Zeilen und Spalten angeordneten Halbleiterbauteilpositionen und Verfahren zur Herstellung eines Halbleiterbauteils
US7129114B2 (en) * 2004-03-10 2006-10-31 Micron Technology, Inc. Methods relating to singulating semiconductor wafers and wafer scale assemblies
US7675153B2 (en) * 2005-02-02 2010-03-09 Kabushiki Kaisha Toshiba Semiconductor device having semiconductor chips stacked and mounted thereon and manufacturing method thereof
KR100738730B1 (ko) * 2005-03-16 2007-07-12 야마하 가부시키가이샤 반도체 장치의 제조방법 및 반도체 장치
JP2007157974A (ja) 2005-12-05 2007-06-21 Toshiba Corp 半導体装置の製造方法及び半導体装置
US7768125B2 (en) * 2006-01-04 2010-08-03 Stats Chippac Ltd. Multi-chip package system
US7824962B2 (en) * 2008-01-29 2010-11-02 Infineon Technologies Ag Method of integrated circuit fabrication
JP5543125B2 (ja) * 2009-04-08 2014-07-09 ピーエスフォー ルクスコ エスエイアールエル 半導体装置および半導体装置の製造方法
JP2010245383A (ja) * 2009-04-08 2010-10-28 Elpida Memory Inc 半導体装置および半導体装置の製造方法
JP2010251347A (ja) 2009-04-10 2010-11-04 Elpida Memory Inc 半導体装置の製造方法
JP2011061004A (ja) * 2009-09-10 2011-03-24 Elpida Memory Inc 半導体装置及びその製造方法
JP2012069903A (ja) * 2010-08-27 2012-04-05 Elpida Memory Inc 半導体装置及びその製造方法
JP2014007228A (ja) * 2012-06-22 2014-01-16 Ps4 Luxco S A R L 半導体装置及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7106564B2 (ja) 2017-03-16 2022-07-26 クリネティックス ファーマシューティカルズ，インク． ソマトスタチンモジュレータとその使用
KR20200008342A (ko) * 2018-07-16 2020-01-28 삼성전자주식회사 반도체 장치 및 상기 반도체 장치를 탑재한 반도체 패키지
KR102525161B1 (ko) * 2018-07-16 2023-04-24 삼성전자주식회사 반도체 장치 및 상기 반도체 장치를 탑재한 반도체 패키지

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