JP2012142536A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2012142536A
JP2012142536A JP2011061140A JP2011061140A JP2012142536A JP 2012142536 A JP2012142536 A JP 2012142536A JP 2011061140 A JP2011061140 A JP 2011061140A JP 2011061140 A JP2011061140 A JP 2011061140A JP 2012142536 A JP2012142536 A JP 2012142536A
Authority
JP
Japan
Prior art keywords
chip
wiring board
semiconductor
sealing body
chip stack
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2011061140A
Other languages
English (en)
Inventor
Hiroyuki Fujishima
浩幸 藤島
Masaru Sasaki
大 佐々木
Satoshi Isa
聡 伊佐
Mitsuaki Katagiri
光昭 片桐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Priority to JP2011061140A priority Critical patent/JP2012142536A/ja
Priority to US13/323,246 priority patent/US20120146242A1/en
Publication of JP2012142536A publication Critical patent/JP2012142536A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75—Apparatus for connecting with bump connectors or layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

【課題】チップ積層体の薄型化を図りつつ、チップ積層体と配線基板との間の接続信頼性を高めた半導体装置及びその製造方法を提供する。
【解決手段】複数の半導体チップ１２ａ〜１２ｅが積層されたチップ積層体３と、チップ積層体３を一面に搭載する配線基板２と、複数の半導体チップ１２ａ〜１２ｅの各隙間に充填された状態で、チップ積層体３を封止する第１の封止体４と、第１の封止体４で封止されたチップ積層体３の全体を覆った状態で、配線基板２の一面を封止する第２の封止体５とを備え、配線基板２の一面を被覆する絶縁膜１１には、チップ積層体３の周囲からはみ出した第１の封止体４のせり上がり部分４ａを逃がす開口部１７が設けられている。
【選択図】図１Ａ

Description

本発明は、半導体装置及びその製造方法に関する。
近年、半導体チップの集積度が年々向上し、それに伴ってチップサイズの大型化や、配線の微細化及び多層化などが進んでいる。一方、高密度実装化のためには、パッケージサイズの小型化及び薄型化が必要となっている。
このような要求に対して、ＭＣＰ(Multi Chip Package)と呼ばれる１つの配線基板の上に複数の半導体チップを高密度実装する技術が開発されている。その中でも、ＴＳＶ(Through Silicon Via)と呼ばれる貫通電極を有する半導体チップを積層したチップ積層体を配線基板の一面に実装したＣｏＣ(Chip on Chip)型の半導体パッケージ（半導体装置）が注目されている。
ＣｏＣ型の半導体パッケージの製造方法としては、配線基板上にチップ積層体を構成する複数の半導体チップを順次積載し、積載した半導体チップの各隙間にアンダーフィル材（第１の封止体）を充填した後、このアンダーフィル材を熱硬化させることで、チップ積層体を封止することが行われている。さらに、このアンダーフィル材を含むチップ積層体の全体を覆うように配線基板の一面をモールド樹脂（第２の封止体）で封止することが行われている（特許文献１，２を参照。）。
また、チップ積層体を構成する半導体チップは、それぞれの一面と他面とを対向させながら、それぞれの一面に設けられたバンプ電極と、他面に設けられたバンプ電極とを熱圧着により接合（バンプ接合）している。
ここで、チップ積層体は、複数の半導体チップを積層する構成のため、その厚みが厚くなり易く、薄型化を図るためには、この半導体チップの厚みを５０μｍ程度に薄くする必要がある。しかしながら、半導体チップの厚みを薄くすると、上述したアンダーフィル材を熱硬化させる際に、このアンダーフィル材の硬化収縮や熱膨張等による内部ストレスが、半導体チップを積層したチップ積層体に加わることになる。
この場合、半導体チップに反り等の変形が発生し、上述したバンプ電極の接合部分（バンプ接合部）にストレスが加わることで、このバンプ接合部が破断したり、半導体チップにクラックが生じたりするといった問題が発生してしまう。
また、アンダーフィル材の供給時に周囲に形成されるフィレットの形状が安定しないため、アンダーフィル材の広がりによってはフィレット幅が大きくなり、パッケージサイズが大きくなってしまう。
そこで、チップ積層体を構成する半導体チップの各隙間にアンダーフィル材を充填した後に、このチップ積層体を配線基板に搭載することで、半導体チップの接続部分に破断が生じたり、半導体チップにクラックが生じたりすることを抑制する技術が提案されている（特許文献３を参照。）。
特開２００６−３１９２４３号公報 特開２００７−３６１８４号公報 特開２０１０−２５１３４７号公報
ところで、上述したＣｏＣ型の半導体パッケージでは、チップ積層体を構成する半導体チップの各隙間にアンダーフィル材を充填した際に、チップ積層体の周囲からはみ出したアンダーフィル材が最上層に位置する半導体チップの上面までせり上がることによって、チップ積層体を配線基板上に実装する際に、このアンダーフィル材のせり上がり部分が配線基板と干渉することがあった。この場合、チップ積層体の最上層に位置する半導体チップのバンプ電極を配線基板側のパッド電極と良好に接続できなくなり、半導体パッケージの信頼性を低下させることになる。
本発明に係る半導体装置は、複数の半導体チップが積層されたチップ積層体と、チップ積層体を一面に搭載する配線基板と、複数の半導体チップの各隙間に充填された状態で、チップ積層体を封止する第１の封止体と、第１の封止体で封止されたチップ積層体の全体を覆った状態で、配線基板の一面を封止する第２の封止体とを備え、配線基板の一面を被覆する絶縁膜には、チップ積層体の周囲からはみ出した第１の封止体のせり上がり部分を逃がす開口部が設けられていることを特徴とする。
本発明に係る半導体装置の製造方法は、複数の半導体チップが積層されたチップ積層体と、チップ積層体を一面に搭載する配線基板と、複数の半導体チップの各隙間に充填された状態で、チップ積層体を封止する第１の封止体と、第１の封止体で封止されたチップ積層体の全体を覆った状態で、配線基板の一面を封止する第２の封止体とを備える半導体装置の製造方法であって、複数のチップ積層体を積層したチップ積層体を形成する工程と、複数の半導体チップの各隙間に液状の第１の封止体を充填しながら、チップ積層体を第１の封止体で封止する工程と、配線基板となる部分が複数並んで形成された母配線基板の一面に、第１の封止体で封止されたチップ積層体を配線基板となる部分毎に実装する工程と、第１の封止体で封止されたチップ積層体の全体を覆うように母配線基板の一面側を第２の封止体で封止する工程と、母配線基板を配線基板となる部分毎に切断することによって個々の半導体装置に分割する工程とを含み、母配線基板には、その一面を被覆する絶縁膜にチップ積層体の周囲からはみ出した第１の封止体のせり上がり部分を逃がす開口部が設けられたものを用いることを特徴とする。
以上のように、本発明では、配線基板の一面を被覆する絶縁膜にチップ積層体の周囲からはみ出した第１の封止体のせり上がり部分を逃がす開口部を設けることで、このせり上がり部分が配線基板と干渉することを回避しながら、チップ積層体と配線基板との間の接続信頼性を高めることが可能である。したがって、本発明によれば、チップ積層体の薄型化を図りつつ、信頼性の高い半導体装置を得ることが可能である。
本発明を適用した半導体パッケージの一例を示す断面図である。 本発明を適用した半導体パッケージの他例を示す断面図である。 図１Ａに示す半導体パッケージの製造工程として、複数の半導体チップを積層する工程を順に示す断面図である。 図１Ａに示す半導体パッケージの製造工程として、複数の半導体チップを積層する工程を順に示す断面図である。 図１Ａに示す半導体パッケージの製造工程として、複数の半導体チップを積層する工程を順に示す断面図である。 図１Ａに示す半導体パッケージの製造工程として、複数の半導体チップの間にアンダーフィル材を充填する工程を順に示す断面図である。 図１Ａに示す半導体パッケージの製造工程として、複数の半導体チップの間にアンダーフィル材を充填する工程を順に示す断面図である。 図１Ａに示す半導体パッケージの製造工程として、複数の半導体チップの間にアンダーフィル材を充填する工程を順に示す断面図である。 第１の封止体により封止されたチップ積層体の構成を示す斜視図である。 図４Ａに示す第１の封止体により封止されたチップ積層体の断面図である。 母配線基板の構成を示す平面図である。 図５Ａに示す母配線基板の断面図である。 図１Ａに示す半導体パッケージの製造工程として、チップ積層体を母配線基板上に実装する工程を順に示す断面図である。 図１Ａに示す半導体パッケージの製造工程として、チップ積層体を母配線基板上に実装する工程を順に示す断面図である。 図１Ａに示す半導体パッケージの製造工程として、チップ積層体を母配線基板上に実装する工程を順に示す断面図である。 図１Ａに示す半導体パッケージの製造工程として、チップ積層体を母配線基板上に実装する工程を順に示す断面図である。 図１Ａに示す半導体パッケージの製造工程として、チップ積層体をモールド樹脂で封止する工程を示す断面図である。 図１Ａに示す半導体パッケージの製造工程として、はんだボールを配置する工程を示す断面図である。 図１Ａに示す半導体パッケージの製造工程として、個々の半導体パッケージに分割する工程を示す断面図である。 本発明を適用した半導体パッケージの変形例となるＩＦチップの構成を示す平面図である。 図１０Ａに示すＩＦチップの断面図である。 図１０Ａ及び図１０Ｂに示すＩＦチップを用いた場合における複数の半導体チップの間にアンダーフィル材を充填する工程を順に示す断面図である。 図１０Ａ及び図１０Ｂに示すＩＦチップを用いた場合における複数の半導体チップの間にアンダーフィル材を充填する工程を順に示す断面図である。 図１０Ａ及び図１０Ｂに示すＩＦチップを用いた場合における複数の半導体チップの間にアンダーフィル材を充填する工程を順に示す断面図である。 図１０Ａ及び図１０Ｂに示すＩＦチップを用いた場合における複数の半導体チップの間にアンダーフィル材を充填する工程を順に示す断面図である。 本発明を適用した半導体パッケージの変形例となるＩＦチップの構成を示す平面図である。 図１２Ａに示すＩＦチップの断面図である。 本発明を適用した別の半導体パッケージを示す断面図である。 図１３に示す半導体パッケージの配線基板を一面側から見た要部平面図である。 図１３に示す半導体パッケージの配線基板を他面側から見た要部平面図である。 図１３に示す半導体パッケージの製造工程として、複数の半導体チップを積層する工程を順に示す断面図である。 図１３に示す半導体パッケージの製造工程として、複数の半導体チップを積層する工程を順に示す断面図である。 図１３に示す半導体パッケージの製造工程として、複数の半導体チップを積層する工程を順に示す断面図である。 図１３に示す半導体パッケージの製造工程として、複数の半導体チップの間にアンダーフィル材を充填する工程を順に示す断面図である。 図１３に示す半導体パッケージの製造工程として、複数の半導体チップの間にアンダーフィル材を充填する工程を順に示す断面図である。 図１３に示す半導体パッケージの製造工程として、複数の半導体チップの間にアンダーフィル材を充填する工程を順に示す断面図である。 第１の封止体により封止されたチップ積層体の構成を示す斜視図である。 図１３に示す第１の封止体により封止されたチップ積層体の断面図である。 母配線基板の構成を示す平面図である。 図１８Ａに示す母配線基板の断面図である。 図１３に示す半導体パッケージの製造工程として、チップ積層体を母配線基板上に実装する工程を順に示す断面図である。 図１３に示す半導体パッケージの製造工程として、チップ積層体を母配線基板上に実装する工程を順に示す断面図である。 図１３に示す半導体パッケージの製造工程として、チップ積層体を母配線基板上に実装する工程を順に示す断面図である。 図１３に示す半導体パッケージの製造工程として、チップ積層体を母配線基板上に実装する工程を順に示す断面図である。 図１３に示す半導体パッケージの製造工程として、チップ積層体をモールド樹脂で封止する工程を示す断面図である。 図１３に示す半導体パッケージの製造工程として、はんだボールを配置する工程を示す断面図である。 図１３に示す半導体パッケージの製造工程として、個々の半導体パッケージに分割する工程を示す断面図である。
以下、本発明を適用した半導体装置及びその製造方法について、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、特徴をわかりやすくするために、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
（半導体装置）
先ず、本発明を適用した半導体装置の一例として、図１Ａに示すＣｏＣ型の半導体パッケージ１Ａについて説明する。
この半導体パッケージ１Ａは、図１Ａに示すように、配線基板２と、この配線基板２の一面（上面）に実装されたチップ積層体３と、このチップ積層体３を封止する第１の封止体４と、この第１の封止体４を覆った状態で配線基板２の一面を封止する第２の封止体５と、配線基板２の他面（下面）に配置された複数のはんだボール（外部接続端子）６とを備えることによって、ＢＧＡ(Ball Grid Array)と呼ばれるパッケージ構造を有している。
配線基板２は、平面視で矩形状を為すプリント配線板からなり、このプリント配線板は、例えばガラスエポキシ樹脂等からなる絶縁基材の面上に、表面がＡｕめっきされたＣｕ等の導電材料からなる導体パターン等を形成し、その表面をソルダーレジスト等の絶縁膜で被覆したものからなる。なお、本例では、厚み０．２ｍｍ程度の配線基板２を用いている。
この配線基板２の上面中央部には、チップ積層体３が実装される実装領域２ａが設けられている。また、配線基板２の実装領域２ａには、複数のパッド電極（第３の接続端子）７が並んで設けられている。一方、配線基板２の他面（下面）には、複数の接続ランド８が並んで設けられている。そして、上記はんだボール６は、これら接続ランド８の上に配置されている。その他にも、配線基板２には、パッド電極７と接続ランド８との間を電気的に接続するためのビア（層間接続部）９や配線パターン１０などが設けられている。また、配線基板２の表面は、上述したパッド電極７や接続ランド８が形成された部分を除いて、絶縁膜１１で被覆されている。
チップ積層体３は、複数（本例では５つ）の半導体チップ１２ａ〜１２ｅが積層されたものであり、上層側から順に、ＤＲＡＭ（Dynamic Random Access Memory）回路などが形成された複数（本例では４つ）のメモリーチップ（第１の半導体チップ）１２ａ〜１２ｄと、この上に、各メモリーチップ１２ａ〜１２ｄと配線基板２との間のインターフェースを取るためのＩＦ(InterFace)回路などが形成されたＩＦチップ（第２の半導体チップ）１２ｅとを積層した構造を有している。なお、本例では、厚み５０μｍ程度の半導体チップ１２ａ〜１２ｅを用いている。
このうち、複数のメモリーチップ１２ａ〜１２ｄは、平面視で矩形状を為すと共に、配線基板２よりも小さい形状を有している。また、各メモリーチップ１２ａ〜１２ｄは、それぞれ一面側に複数の第１のバンプ電極（第１の接続端子）１３ａと、他面側に複数の第２のバンプ電極（第２の接続端子）１３ｂと、これら第１のバンプ電極１３ａと第２のバンプ電極１３ｂとの間を接続する複数の貫通電極（ＴＳＶ）１４とを有している。そして、これら複数のメモリーチップ１２ａ〜１２ｄは、それぞれの一面と他面とを対向させながら、それぞれの間にある第１のバンプ電極１３ａと第２のバンプ電極１３ｂとを接合して積層されている。
一方、ＩＦチップ１２ｅは、平面視で矩形状を為すと共に、上記メモリーチップ１２ａ〜１２ｄとほぼ同じ大きさを有している。また、ＩＦチップ１２ｅは、その一面側に複数の第１のバンプ電極（第１の接続端子）１３ａと、その他面側に複数の第２のバンプ電極（第２の接続端子）１３ｂと、これら第１のバンプ電極１３ａと第２のバンプ電極１３ｂとの間を接続する複数の貫通電極（ＴＳＶ）１４とを有している。そして、このＩＦチップ１２ｅは、その一面と、上記メモリーチップ１２ｄの他面とを対向させながら、その間にある第１のバンプ電極１３ａと第２のバンプ電極１３ｂとを接合して積層されている。
そして、このチップ積層体３は、最上層に位置するＩＦチップ１２ｅを下方に向けた状態で、ＩＦチップ１２ｅの他面と配線基板２の一面（実装領域２ａ）とを対向させながら、その間にある第２のバンプ電極１３ｂとパッド電極７とがワイヤーバンプ（接合部材）１５を介して接合されている。さらに、このチップ積層体３は、配線基板２の一面とＩＦチップ１２ｅの他面との間の間に充填された絶縁性の接着部材１６を介して配線基板２の実装領域２ａに接着固定されている。
なお、上記ＩＦチップ１２ｅの第２のバンプ電極１３ｂは、配線基板２のパッド電極７との間隔に合わせて、上記メモリーチップ１２ａ〜１２ｄの第２のバンプ電極１３ｂよりも広い間隔（２００μｍ以上）を有している。このため、上記ＩＦチップ１２ｅでは、第２のバンプ電極１３ｂと貫通電極１４との間に、再配線のための配線パターン（図示せず。）を設けて、配線基板２のパッド電極７との間隔調整を行っている。
第１の封止体４は、チップ積層体３を構成する複数のメモリーチップ１２ａ〜１２ｄ及びＩＦチップ１２ｅの各隙間に充填されたアンダーフィル材によって、チップ積層体３を封止している。
第２の封止体５は、第１の封止体４で封止されたチップ積層体３の全体を覆うモールド樹脂によって、配線基板２の一面側を全面的に封止している。
ところで、上記第１の封止体４は、上記チップ積層体３を構成する半導体チップ１２ａ〜１２ｅの各隙間にアンダーフィル材を充填した際に、チップ積層体３の周囲からはみ出したアンダーフィル材が最上層に位置するＩＦチップ１２ｅの上面までせり上がることによって、このＩＦチップ１２ｅの上面よりも上方に隆起したせり上がり部分４ａを形成している。このせり上がり部分４ａは、ＩＦチップ１２ｅの上面よりも例えば３０μｍ程度隆起しながら、上記チップ積層体３の一辺に沿って設けられている。
これに対して、本発明を適用した半導体パッケージ１Ａでは、上記チップ積層体３を配線基板２上に実装した際に、この第１の封止体４のせり上がり部分４ａが配線基板２と干渉することがないように、上記配線基板２の絶縁膜１１に、上記チップ積層体３の周囲からはみ出した第１の封止体４のせり上がり部分４ａを逃がす開口部１７を設けた構成となっている。この開口部１７は、上記第１の封止体４のせり上がり部分４ａの位置及び形状に合わせて、上記配線基板２の表面を被覆する絶縁膜１１の一部を除去することによって形成されている。なお、本例において、開口部１７は、上記チップ積層体３の一辺側に対応する位置から内側に４００μｍ、外側に２００μｍ程度のクリアランスで６００μｍ程度の大きさで形成されている。
これより、本発明を適用した半導体パッケージ１Ａでは、上記第１の封止体４のせり上がり部分４ａが配線基板２に干渉することを回避しながら、上述したＩＦチップ１２ｅの他面と配線基板２の一面（実装領域２ａ）との間で、その間にある第２のバンプ電極１３ｂとパッド電極７とをワイヤーバンプ（接合部材）１５を介して適切に接合することが可能となっている。したがって、本発明によれば、上記チップ積層体３の薄型化を図りつつ、このチップ積層体３と配線基板２との間の接続信頼性を高めた半導体パッケージ１Ａを得ることが可能である。
（半導体装置の製造方法）
次に、本発明を適用した半導体装置の製造方法として、上記図１Ａに示す半導体パッケージ１Ａの製造工程について説明する。
上記半導体パッケージ１Ａを製造する際は、先ず、図２Ａ〜図２Ｃに示すように、上記複数の半導体チップ１２ａ〜１２ｅを、それぞれの一面と他面とを対向させながら、それぞれの間にある第１のバンプ電極１３ａと第２のバンプ電極１３ｂとを接合して積層する。
具体的には、図２Ａに示すように、吸着ステージ１００上に、１層目のメモリーチップ１２ａを複数の第１のバンプ電極１３ａが形成された面（一面）を下方に向けた状態で載置する。そして、このメモリーチップ１２ａは、吸着ステージ１００に設けられた複数の吸引孔１０１により吸引されながら、この吸着ステージ１００上に保持される。
この状態から、図２Ｂに示すように、ボンディングツール２００を用いて、２層目のメモリーチップ１２ｂを１層目のメモリーチップ１２ａ上に積層搭載（フリップチップ実装）する。このフリップチップ実装では、ボンディングツール２００に設けられた吸引孔２０１により２層目のメモリーチップ１２ｂを吸引保持しながら、このボンディングツール２００がメモリーチップ１２ｂを第１のバンプ電極１３ａが形成された面（一面）を下方に向けた状態で保持する。
このボンディングツール２００は、２層目のメモリーチップ１２ｂの一面と、その下にある１層目のメモリーチップ１２ａの他面とを対向させながら、その間にある第１のバンプ電極１３ａと第２のバンプ電極１３ｂとの位置を合わせた状態で、２層目のメモリーチップ１２ｂを１層目のメモリーチップ１２ａ上に載置する。そして、この状態でボンディングツール２００が高温（例えば３００℃程度）で加熱しながら荷重を加えることによって、第１のバンプ電極１３ａと第２のバンプ電極１３ｂとを熱圧着により接合（フリップチップボンディング）する。なお、この接合時には、荷重だけでなく、超音波も印加するようにしてもよい。
これにより、第１のバンプ電極１３ａと第２のバンプ電極１３ｂとの間が電気的に接続（フリップチップ接続）されて、２層目のメモリーチップ１２ｂが１層目のメモリーチップ１２ａ上にフリップチップ実装される。
この状態から更に、図２Ｃに示すように、上述した１層目のメモリーチップ１２ａ上に２層目のメモリーチップ１２ｂをフリップチップ実装する場合と同様の方法を用いて、この２層目のメモリーチップ１２ｂ上に３層目のメモリーチップ１２ｃと、この３層目のメモリーチップ１２ｃ上に４層目のメモリーチップ１２ｄと、この４層目のメモリーチップ１２ｄ上に５層目のＩＦチップ１２ｅとを、順にフリップチップ実装する。
次に、図３Ａ〜図３Ｃに示すように、上記複数の半導体チップ１２ａ〜１２ｅを積層したチップ積層体３の各隙間に上記第１の封止体４となるアンダーフィル材４Ａを充填することによって、チップ積層体３を封止する。
具体的には、図３Ａに示すように、塗布ステージ３００上に、上記チップ積層体３を載置する。この塗布ステージ３００の面上には、例えばフッ素系シートや、シリコーン系接着材の付いたシートなど、第１のアンダーフィル材４Ａとの濡れ性の悪い材料からなる塗布用シート３０１が貼り渡されている。
この状態から、図３Ｂに示すように、液状のアンダーフィル材４Ａを供給するディスペンサー４００を用いて、上記チップ積層体３の一辺に沿った位置の端部近傍からチップ積層体３の各隙間に向かってアンダーフィル材４Ａを塗布する。このとき、アンダーフィル材４Ａは、毛細管現象によりチップ積層体３の各隙間に浸透しながら充填される。
ここで、上記チップ積層体３の一辺に沿った位置では、図３Ｃに示すように、このチップ積層体３の各隙間から周囲にはみ出したアンダーフィル材４Ａが最上層に位置するＩＦチップ１２ｅの上面までせり上がることによって、このＩＦチップ１２ｅの上面よりも上方に隆起したせり上がり部分４ａを形成する。また、上記チップ積層体３の各隙間から周囲にはみ出したアンダーフィル材４Ａは、上述したアンダーフィル材４Ａとの濡れ性が悪い塗布用シート３０１によって面内に広がることが抑制されるため、上層側から下層側に向かって漸次幅方向に広がるものの、その幅を縮小することが可能である。
この状態から、アンダーフィル材４Ａを例えば１５０℃程度で加熱（キュア）することで、このアンダーフィル材４Ａを硬化させる。これにより、上記第１の封止体４により封止されたチップ積層体３が形成される。
そして、図４Ａ及び図４Ｂに示すように、この第１の封止体４により封止されたチップ積層体３を塗布用シート３０１から引き剥がす。このとき、第１の封止体４により封止されたチップ積層体３は、上述したアンダーフィル材４Ａとの濡れ性が悪い塗布用シート３０１から容易に引き剥がすことが可能である。そして、この第１の封止体４により封止されたチップ積層体３は、図示を省略する収納用トレイに収容されて、次工程へと送られる。
次に、図５Ａ及び図５Ｂに示すように、上記配線基板２となる部分が複数並んで形成された母配線基板２Ａを用意する。この母配線基板２Ａは、例えばガラスエポキシ基板からなり、上記配線基板２となる部分がマトリックス状に複数並んで形成されると共に、最終的にダイシングラインＬに沿って切断することで、上記配線基板２となる部分を個々の配線基板２として切り出すことが可能となっている。また、母配線基板２Ａの一面を被覆する絶縁膜１１には、上記チップ積層体３の周囲からはみ出した第１の封止体４のせり上がり部分４ａを逃がす開口部１７と、上記パッド電極７が形成された領域を露出させる開口部１８とが上記配線基板２となる部分毎に設けられている。
そして、図６Ａ〜図６Ｄに示すように、この母配線基板２Ａの一面に、上記第１の封止体４により封止されたチップ積層体３を上記配線基板２となる部分毎に実装する。
具体的には、図６Ａに示すように、上記配線基板２となる部分の各パッド電極７上にワイヤーバンプ１５を配置する。ワイヤーバンプ１５は、例えば、ＡｕやＣｕ等からなるワイヤーの先端に溶融されたボールが形成されたものを、図示しないワイヤーボンディング装置を用いて、上記パッド電極７上に超音波熱圧着することで接合した後、ワイヤーの後端を引き切ることで形成される。
この状態から、図６Ｂに示すように、ＮＣＰ(Non Conductive Paste)と呼ばれる液状の接着部材１６を供給するディスペンサー５００を用いて、母配線基板２Ａ上に、上記配線基板２となる部分の実装領域２ａ毎に接着部材１６を塗布する。
この状態から、図６Ｃに示すように、ボンディングツール６００を用いて、チップ積層体３を母配線基板２Ａの上記配線基板２となる部分の実装領域２ａにフリップ実装する。このフリップチップ実装では、ボンディングツール６００の吸引孔６０１によりチップ積層体３を吸引保持しながら、このボンディングツール６００がチップ積層体３をＩＦチップ１２ｅを下方に向けた状態で保持する。
このボンディングツール６００は、ＩＦチップ１２ｅと上記配線基板２となる部分の実装領域２ａとを対向させながら、その間にある第２のバンプ電極１３ｂとパッド電極７との位置を合わせた状態で、上記第１の封止体４により封止されたチップ積層体３を上記配線基板２となる部分の実装領域２ａ上に載置する。そして、この状態でボンディングツール６００が高温（例えば３００℃程度）で加熱しながら荷重を加えることによって、第２のバンプ電極１３ｂとパッド電極７とをワイヤーバンプ１５を介して熱圧着により接合（フリップチップボンディング）する。なお、この接合時には、荷重だけでなく、超音波も印加するようにしてもよい。
これにより、図６Ｄに示すように、第２のバンプ電極１３ｂとパッド電極７との間がワイヤーバンプ１５を介して電気的に接続（フリップチップ接続）されて、上記第１の封止体４により封止されたチップ積層体３が母配線基板２Ａの配線基板２となる部分の実装領域２ａにフリップチップ実装される。
本発明では、母配線基板２Ａの一面を被覆する絶縁膜１１に上記チップ積層体３の周囲からはみ出した第１の封止体４のせり上がり部分４ａを逃がす開口部１７を設けることで、このせり上がり部分４ａが母配線基板２Ａに干渉することを回避しながら、上述したＩＦチップ１２ｅの他面と母配線基板２Ａの一面（配線基板２となる部分の実装領域２ａ）との間で、その間にある第２のバンプ電極１３ｂとパッド電極７とをワイヤーバンプ１５を介して適切に接合することが可能である。
なお、上記ワイヤーバンプ１５は、パッド電極７上に凸状に形成されるため、このワイヤーバンプ１５と接続される上記ＩＦチップ１２ｅの第２のバンプ電極１３ｂ、並びにこの第２のバンプ電極１３ｂと接続される貫通電極１４の小径化を図ることが可能である。そして、この貫通電極１４の小径化によって、貫通電極１４を基点としたチップクラックの発生を抑制することが可能である。
また、上記接着部材１６は、母配線基板２Ａの一面とＩＦチップ１２ｅの他面との間からはみ出した状態で硬化される。これにより、上記第１の封止体４により封止されたチップ積層体３は、この接着部材１６を介して母配線基板２Ａの配線基板２となる部分の実装領域２ａに接着固定される。
なお、上記チップ積層体３の周囲からはみ出した第１の封止体４は、上記チップ積層体３が上記配線基板２となる部分に実装された状態において、下層側から上層側に向かって漸次幅方向に広がる逆テーパー形状となっている。本発明では、このような逆テーパー形状を有する第１の封止体４によって、母配線基板２Ａの一面とＩＦチップ１２ｅの他面との間からはみ出した接着部材１６の這い上がりを抑制できるため、ボンディングツール６００への接着部材１６の付着に起因するチップ積層体３の割れや接合不良等の発生を低減できる。
次に、図７に示すように、上記第１の封止体４により封止されたチップ積層体３を覆うように母配線基板２Ａの一面側を上記第２の封止体５となるモールド樹脂５Ａで封止する。具体的には、トランスファモールド装置（図示せず。）を用いる。このトランスファモールド装置は、母配線基板２Ａの他面側を保持する下金型（固定型）と、母配線基板２Ａの一面側に対向してモールド樹脂５Ａが充填されるキャビティ空間を形成すると共に、下金型に対して相対的に接離自在に移動される上金型（可動型）とからなる一対の成型金型を備える。
そして、このトランスファモールド装置の成形金型に、上記第１の封止体４により封止されたチップ積層体３が実装された母配線基板２Ａをセットした後、成形金型内のキャビティ空間内に加熱溶融されたモールド樹脂５Ａを注入する。このモールド樹脂５Ａには、例えばエポキシ樹脂等の熱硬化性樹脂が用いられる。
そして、この状態で、モールド樹脂５Ａを所定の温度（例えば１８０℃程度）で加熱（キュア）することで、モールド樹脂５Ａを硬化させる。さらに、所定の温度でベークすることで、モールド樹脂５Ａが完全に硬化される。これにより、母配線基板２Ａの一面側が上記第２の封止体５となるモールド樹脂５Ａで完全に封止される。
本発明では、上述したように、第１の封止体４で封止されたチップ積層体３を母配線基板２Ａ上に実装した後、この母配線基板２Ａ上を上記第２の封止体５となるモールド樹脂５Ａで一括的に封止することで、ボイド（気泡）の発生を低減できる。
次に、図８に示すように、母配線基板２Ａの各配線基板２となる部分に設けられた上記接続ランド８上に、上記はんだボール６を配置する。具体的には、複数の吸着孔（図示せず。）が形成されたボールマウンターのマウントツール７００を用いて、複数のはんだボール６をマウントツール７００で吸着保持しながら、これら複数のはんだボール６にフラックスを転写形成した後、母配線基板２Ａの各配線基板２となる部分毎にはんだボール６を接続ランド８上に載置する。そして、母配線基板２Ａの全ての配線基板２となる部分にはんだボール６を載置した後、この母配線基板２Ａをリフローする。これにより、母配線基板２Ａの各配線基板２となる部分の接続ランド８上に、はんだボール６が配置される。
次に、図９に示すように、母配線基板２Ａを配線基板２となる部分毎に切断することによって個々の半導体パッケージ１Ａに分割する。具体的には、母配線基板２Ａの第２の封止体５側にダイシングテープ８００を貼着した後、ダイシングブレード９００を用いて母配線基板２Ａをダイシングテープ８００とは反対側からダイシングラインＬに沿って切断する。これにより、半導体パッケージ１Ａ毎に分割される。そして、これら半導体パッケージ１Ａをダイシングテープ８００から引き剥がすことで、上記図１Ａに示す半導体パッケージ１Ａを得ることができる。
以上のように、本発明では、母配線基板２Ａの一面を被覆する絶縁膜１１に上記チップ積層体３の周囲からはみ出した第１の封止体４のせり上がり部分４ａを逃がす開口部１７を上記配線基板２となる部分毎に設けることで、このせり上がり部分４ａが母配線基板２Ａに干渉することを回避しながら、上述したＩＦチップ１２ｅの他面と母配線基板２Ａの一面（配線基板２となる部分の実装領域２ａ）との間で、その間にある第２のバンプ電極１３ｂとパッド電極７とをワイヤーバンプ１５を介して適切に接合することが可能である。したがって、本発明によれば、上記チップ積層体３の薄型化を図りつつ、このチップ積層体３と配線基板２との間の接続信頼性を高めた半導体パッケージ１Ａを製造することが可能である。
なお、本発明は、上記実施形態のものに必ずしも限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。なお、以下の説明では、上記図１に示す半導体パッケージ１Ａと同等の部位については、説明を省略すると共に、図面において同じ符号を付すものとする。
具体的に、本発明では、例えば図１０Ａ及び図１０Ｂに示すように、上記チップ積層体３Ａの最上層に位置するＩＦチップ１２ｅが、上記第１の封止体４のせり上がり部分４ａに対応した位置に段差部２０を有した構成とすることも可能である。
この段差部２０は、ＩＦチップ１２ｅの表面を被覆する例えばポリイミド等からなる保護膜２１のうち、当該ＩＦチップ１２ｅの端縁部に臨んで開口された開口部２２によって形成されている。また、この開口部２２は、上記せり上がり部分４ａが形成されるＩＦチップ１２ｅの一辺に沿って設けられている。また、保護膜２１には、上記第２のバンプ電極１３ｂが形成された領域を露出させる開口部２３が形成されている。
そして、図１１Ａに示すように、上記塗布ステージ３００上に上記チップ積層体３を載置した状態から、図１１Ｂに示すように、液状のアンダーフィル材４Ａを供給するディスペンサー４００を用いて、上記チップ積層体３の一辺に沿った位置の端部近傍からチップ積層体３の各隙間に向かってアンダーフィル材４Ａを塗布することによって、アンダーフィル材４Ａが毛細管現象により上記チップ積層体３の各隙間に浸透しながら充填されることになる。
このとき、上記チップ積層体３の一辺に沿った位置では、図１１Ｃに示すように、このチップ積層体３の各隙間から周囲にはみ出したアンダーフィル材４Ａが最上層に位置するＩＦチップ１２ｅの上面までせり上がることによって、このＩＦチップ１２ｅの上面よりも上方に隆起したせり上がり部分４ａを形成する。
図１０Ａ及び図１０Ｂに示すＩＦチップ１２ｅを用いた構成の場合、ＩＦチップ１２ｅの上面までせり上がったアンダーフィル材４Ａは、このＩＦチップ１２ｅに設けられた段差部２０によって堰き止められた状態となるため、このＩＦチップ１２ｅ上での広がりが抑制される。また、この段差部２０によって、アンダーフィル材４Ａがバンプ電極１３ｂ側に流れ込むのを防止できる。
そして、この状態から、アンダーフィル材４Ａを例えば１５０℃程度で加熱（キュア）することで、このアンダーフィル材４Ａを硬化させる。これにより、上記第１の封止体４により封止されたチップ積層体３は、図１１Ｄに示すように、上記第１の封止体４のせり上がり部分４ａの形状を安定化させることができる。また、段差部２０を設けた分だけ、このせり上がり部分４ａの高さを低く抑えることができる。
したがって、この構成の場合、上記チップ積層体３を配線基板２上に実装した際に、せり上がり部分４ａが配線基板２と干渉するまでの距離（マージン）を稼ぐことができるため、更に安定した状態でＩＦチップ１２ｅの他面と配線基板２の一面との間にある第２のバンプ電極１３ｂとパッド電極７とをワイヤーバンプ１５を介して接合することが可能となる。
また、上記図１０Ａ及び図１０Ｂに示すＩＦチップ１２ｅでは、上記段差部２０を形成する開口部２２が、上記ＩＦチップ１２ｅの一辺に沿って設けられた構成となっているが、このような構成に限らず、例えば図１２Ａ及び図１２Ｂに示すＩＦチップ１２ｅのように、上記段差部２０を形成する開口部２２が、上記ＩＦチップ１２ｅの全辺に亘って設けられた構成とすることも可能である。
この構成の場合、ＩＦチップ１２ｅの上面までせり上がったアンダーフィル材４Ａが段差部２０に沿ってＩＦチップ１２ｅの周囲に回り込むことから、その分だけせり上がり部分４ａの高さを低く抑えることができる。したがって、この構成の場合、上記チップ積層体３を配線基板２上に実装した際に、せり上がり部分４ａが配線基板２と干渉するまでの距離（マージン）を更に稼ぐことができるため、更に安定した状態でＩＦチップ１２ｅの他面と配線基板２の一面との間にある第２のバンプ電極１３ｂとパッド電極７とをワイヤーバンプ１５を介して接合することが可能となる。
また、上記図１Ａに示す半導体パッケージ１Ａでは、上記配線基板２の一面を被覆する絶縁膜１１に、上記パッド電極７が形成された領域を露出させる開口部１８が設けられ、この開口部１８とは別に、上記第１の封止体４のせり上がり部分４ａを逃がす開口部１７が設けられた構成となっているが、このような構成に限らずに、例えば図１Ｂに示す半導体パッケージ１Ｂのように、これら開口部１７，１８が連続した開口部１９を形成した構成とすることも可能である。
但し、図１Ｂに示す構成の場合、配線基板２の両面に形成される絶縁膜１１のバランスが悪くなるため、この配線基板２に反りが発生する恐れや、パッド電極７や配線パターン１０等の導体パターンの露出面積が大きくなる。この場合、上述した表面がＡｕめっきされたＣｕからなる配線パターン１０とＮＣＰからなる接着部材１６との密着性の悪さによって、接着部材１６の配線基板２に対する密着性が低下し、剥離を生じさせる恐れがある。
そこで、本発明では、例えば図１３に示す半導体パッケージ１Ｃのように、上記チップ積層体３の最上層に位置する上記ＩＦチップ１２ｅを上記メモリーチップ１２ａ〜１２ｄよりも小さくする。
この場合、上記第１の封止体４のせり上がり部分４ａを逃がす開口部１９は、このせり上がり部分４ａと配線基板２との干渉を防ぐため、上記ＩＦチップ１２ｅよりも大きく開口しているものの、上記図１Ｂに示す半導体パッケージ１Ｂのように、上記ＩＦチップ１２ｅを上記メモリーチップ１２ａ〜１２ｄと同じ大きさとした場合よりも、上記開口部１９の大きさを小さくできるため、上記接着部材１６の配線基板２に対する密着性を向上させることが可能である。
また、上記ＩＦチップ１２ｅを上記メモリーチップ１２ａ〜１２ｄよりも小さくした場合には、上記チップ積層体３の周囲からはみ出したアンダーフィル材が、上記ＩＦチップ１２の直下に位置するメモリーチップ１２ｄの上面でせり上がることによって、このメモリーチップ１２ｄの上面よりも上方に隆起したせり上がり部分４ｂを形成する。しかしながら、このせり上がり部分４ｂは、上記ＩＦチップ１２ｅより十分低い位置にあるため、上述した配線基板２との干渉を回避することが可能である。
また、本発明では、上記配線基板２を貫通するビア９が、上記開口部１９よりも外側の絶縁膜１１で被覆された領域に配置されていることが好ましい。この場合、上記接着部材１６との密着性が悪い配線パターン１０等の上記開口部１９から露出を小さくすることができる。一方、上記開口部１９からは上記接着部材１６との密着性が良い絶縁基材の表面が大きく露出することになるため、上記接着部材１６の配線基板２に対する密着性を更に向上させることが可能である。
また、この場合、上記配線基板２の開口部１９を厚み方向に貫通する領域には、上記パッド電極７並びにこれに接続される配線パターン１０のみが一面（上面）側に配置されることになる。一方、上記配線基板２の他面（下面）側には、上記開口部１９よりも外側の領域において、上記接続ランド８やビア９、これらの間で引き回される配線パターン（図示せず。）が配置されることにより、この配線基板２での配線容量の低減を図ることが可能である。
さらに、本発明では、図１４Ａ及び図１４Ｂに示すように、上記パッド電極７に最も近接した位置にあるはんだボール６（接続ランド８）の近傍に、上記ビア９が配置されていることが好ましい。この場合、当該はんだボール６が配置される接続ランド８と、この近傍に配置されたビア９との間で引き回される各配線パターン１０での容量値のバラツキを抑えることが可能である。
次に、上記半導体パッケージ１Ｃの製造方法について説明する。
上記図１３に示す半導体パッケージ１Ｃを製造する際は、先ず、図１５Ａ〜図１５Ｃに示すように、上記複数の半導体チップ１２ａ〜１２ｅを、それぞれの一面と他面とを対向させながら、それぞれの間にある第１のバンプ電極１３ａと第２のバンプ電極１３ｂとを接合して積層する。
具体的には、図１５Ａに示すように、吸着ステージ１００上に、１層目のメモリーチップ１２ａを複数の第１のバンプ電極１３ａが形成された面（一面）を下方に向けた状態で載置する。そして、このメモリーチップ１２ａは、吸着ステージ１００に設けられた複数の吸引孔１０１により吸引されながら、この吸着ステージ１００上に保持される。
この状態から、図１５Ｂに示すように、ボンディングツール２００を用いて、２層目のメモリーチップ１２ｂを１層目のメモリーチップ１２ａ上に積層搭載（フリップチップ実装）する。このフリップチップ実装では、ボンディングツール２００に設けられた吸引孔２０１により２層目のメモリーチップ１２ｂを吸引保持しながら、このボンディングツール２００がメモリーチップ１２ｂを第１のバンプ電極１３ａが形成された面（一面）を下方に向けた状態で保持する。
このボンディングツール２００は、２層目のメモリーチップ１２ｂの一面と、その下にある１層目のメモリーチップ１２ａの他面とを対向させながら、その間にある第１のバンプ電極１３ａと第２のバンプ電極１３ｂとの位置を合わせた状態で、２層目のメモリーチップ１２ｂを１層目のメモリーチップ１２ａ上に載置する。そして、この状態でボンディングツール２００が高温（例えば３００℃程度）で加熱しながら荷重を加えることによって、第１のバンプ電極１３ａと第２のバンプ電極１３ｂとを熱圧着により接合（フリップチップボンディング）する。なお、この接合時には、荷重だけでなく、超音波も印加するようにしてもよい。
これにより、第１のバンプ電極１３ａと第２のバンプ電極１３ｂとの間が電気的に接続（フリップチップ接続）されて、２層目のメモリーチップ１２ｂが１層目のメモリーチップ１２ａ上にフリップチップ実装される。
そして、上述した１層目のメモリーチップ１２ａ上に２層目のメモリーチップ１２ｂをフリップチップ実装する場合と同様の方法を用いて、この２層目のメモリーチップ１２ｂ上に３層目のメモリーチップ１２ｃと、この３層目のメモリーチップ１２ｃ上に４層目のメモリーチップ１２ｄとを、順にフリップチップ実装する。
そして、この状態から更に、図１５Ｃに示すように、４層目のメモリーチップ１２ｄ上に５層目のＩＦチップ１２ｅをフリップチップ実装する。これにより、上記複数の半導体チップ１２ａ〜１２ｅを積層したチップ積層体３を得ることができる。
次に、図１６Ａ〜図１６Ｃに示すように、上記複数の半導体チップ１２ａ〜１２ｅを積層したチップ積層体３の各隙間に上記第１の封止体４となるアンダーフィル材４Ａを充填することによって、チップ積層体３を封止する。
具体的には、図１６Ａに示すように、塗布ステージ３００上に、上記チップ積層体３を載置する。この塗布ステージ３００の面上には、例えばフッ素系シートや、シリコーン系接着材の付いたシートなど、第１のアンダーフィル材４Ａとの濡れ性の悪い材料からなる塗布用シート３０１が貼り渡されている。
この状態から、図１６Ｂに示すように、液状のアンダーフィル材４Ａを供給するディスペンサー４００を用いて、上記チップ積層体３の一辺に沿った位置の端部近傍からチップ積層体３の各隙間に向かってアンダーフィル材４Ａを塗布する。このとき、アンダーフィル材４Ａは、毛細管現象によりチップ積層体３の各隙間に浸透しながら充填される。
ここで、上記チップ積層体３の一辺に沿った位置では、図１６Ｃに示すように、このチップ積層体３の各隙間のうち、最上層に位置するＩＦチップ１２ｅと、その直下に位置する４層目のメモリーチップ１２ｄとの間から周囲にはみ出したアンダーフィル材４Ａが、ＩＦチップ１２ｅの上面までせり上がることによって、このＩＦチップ１２ｅの上面よりも上方に隆起したせり上がり部分４ａを形成する。また、４層目のメモリーチップ１２ｄと、その直下に位置する３層目のメモリーチップ１２ｃとの間から周囲にはみ出したアンダーフィル材４Ａが、４層目のメモリー１２ｄの上面までせり上がることによって、このメモリーチップ１２ｄの上面よりも上方に隆起したせり上がり部分４ｂを形成する。
さらに、上記複数のメモリーチップ１２ａ〜１２ｄの各隙間から周囲にはみ出したアンダーフィル材４Ａは、上述したアンダーフィル材４Ａとの濡れ性が悪い塗布用シート３０１によって面内に広がることが抑制されるため、上層側から下層側に向かって漸次幅方向に広がるものの、その幅を縮小することが可能である。
この状態から、アンダーフィル材４Ａを例えば１５０℃程度で加熱（キュア）することで、このアンダーフィル材４Ａを硬化させる。これにより、上記第１の封止体４により封止されたチップ積層体３が形成される。
そして、図１７Ａ及び図１７Ｂに示すように、この第１の封止体４により封止されたチップ積層体３を塗布用シート３０１から引き剥がす。このとき、第１の封止体４により封止されたチップ積層体３は、上述したアンダーフィル材４Ａとの濡れ性が悪い塗布用シート３０１から容易に引き剥がすことが可能である。そして、この第１の封止体４により封止されたチップ積層体３は、図示を省略する収納用トレイに収容されて、次工程へと送られる。
次に、図１８Ａ及び図１８Ｂに示すように、上記配線基板２となる部分が複数並んで形成された母配線基板２Ｂを用意する。この母配線基板２Ｂは、例えばガラスエポキシ基板からなり、上記配線基板２となる部分がマトリックス状に複数並んで形成されると共に、最終的にダイシングラインＬに沿って切断することで、上記配線基板２となる部分を個々の配線基板２として切り出すことが可能となっている。また、母配線基板２Ｂの一面を被覆する絶縁膜１１には、上記チップ積層体３の周囲からはみ出した第１の封止体４のせり上がり部分４ａを逃がす開口部１９が、上記パッド電極７が形成された領域を露出させる開口部と連続して形成されている。
そして、図１９Ａ〜図１９Ｄに示すように、この母配線基板２Ｂの一面に、上記第１の封止体４により封止されたチップ積層体３を上記配線基板２となる部分毎に実装する。
具体的には、図１９Ａに示すように、上記配線基板２となる部分の各パッド電極７上にワイヤーバンプ１５を配置する。ワイヤーバンプ１５は、例えば、ＡｕやＣｕ等からなるワイヤーの先端に溶融されたボールが形成されたものを、図示しないワイヤーボンディング装置を用いて、上記パッド電極７上に超音波熱圧着することで接合した後、ワイヤーの後端を引き切ることで形成される。
この状態から、図１９Ｂに示すように、ＮＣＰ(Non Conductive Paste)と呼ばれる液状の接着部材１６を供給するディスペンサー５００を用いて、母配線基板２Ｂ上に、上記配線基板２となる部分の実装領域２ａ毎に接着部材１６を塗布する。
この状態から、図１９Ｃに示すように、ボンディングツール６００を用いて、チップ積層体３を母配線基板２Ｂの上記配線基板２となる部分の実装領域２ａにフリップ実装する。このフリップチップ実装では、ボンディングツール６００の吸引孔６０１によりチップ積層体３を吸引保持しながら、このボンディングツール６００がチップ積層体３をＩＦチップ１２ｅを下方に向けた状態で保持する。
このボンディングツール６００は、ＩＦチップ１２ｅと上記配線基板２となる部分の実装領域２ａとを対向させながら、その間にある第２のバンプ電極１３ｂとパッド電極７との位置を合わせた状態で、上記第１の封止体４により封止されたチップ積層体３を上記配線基板２となる部分の実装領域２ａ上に載置する。そして、この状態でボンディングツール６００が高温（例えば３００℃程度）で加熱しながら荷重を加えることによって、第２のバンプ電極１３ｂとパッド電極７とをワイヤーバンプ１５を介して熱圧着により接合（フリップチップボンディング）する。なお、この接合時には、荷重だけでなく、超音波も印加するようにしてもよい。
これにより、図１９Ｄに示すように、第２のバンプ電極１３ｂとパッド電極７との間がワイヤーバンプ１５を介して電気的に接続（フリップチップ接続）されて、上記第１の封止体４により封止されたチップ積層体３が母配線基板２Ｂの配線基板２となる部分の実装領域２ａにフリップチップ実装される。
本発明では、母配線基板２Ｂの一面を被覆する絶縁膜１１に上記チップ積層体３の周囲からはみ出した第１の封止体４のせり上がり部分４ａを逃がす開口部１９を設けることで、このせり上がり部分４ａが母配線基板２Ｂに干渉することを回避しながら、上述したＩＦチップ１２ｅの他面と母配線基板２Ｂの一面（配線基板２となる部分の実装領域２ａ）との間で、その間にある第２のバンプ電極１３ｂとパッド電極７とをワイヤーバンプ１５を介して適切に接合することが可能である。
なお、上記ワイヤーバンプ１５は、パッド電極７上に凸状に形成されるため、このワイヤーバンプ１５と接続される上記ＩＦチップ１２ｅの第２のバンプ電極１３ｂ、並びにこの第２のバンプ電極１３ｂと接続される貫通電極１４の小径化を図ることが可能である。そして、この貫通電極１４の小径化によって、貫通電極１４を基点としたチップクラックの発生を抑制することが可能である。
また、上記接着部材１６は、母配線基板２Ｂの一面とＩＦチップ１２ｅの他面との間からはみ出した状態で硬化される。これにより、上記第１の封止体４により封止されたチップ積層体３は、この接着部材１６を介して母配線基板２Ｂの配線基板２となる部分の実装領域２ａに接着固定される。
なお、上記チップ積層体３の周囲からはみ出した第１の封止体４は、上記チップ積層体３が上記配線基板２となる部分に実装された状態において、下層側から上層側に向かって漸次幅方向に広がる逆テーパー形状となっている。本発明では、このような逆テーパー形状を有する第１の封止体４によって、母配線基板２Ｂの一面とＩＦチップ１２ｅの他面との間からはみ出した接着部材１６の這い上がりを抑制できるため、ボンディングツール６００への接着部材１６の付着に起因するチップ積層体３の割れや接合不良等の発生を低減できる。
次に、図２０に示すように、上記第１の封止体４により封止されたチップ積層体３を覆うように母配線基板２Ｂの一面側を上記第２の封止体５となるモールド樹脂５Ａで封止する。具体的には、トランスファモールド装置（図示せず。）を用いる。このトランスファモールド装置は、母配線基板２Ｂの他面側を保持する下金型（固定型）と、母配線基板２Ｂの一面側に対向してモールド樹脂５Ａが充填されるキャビティ空間を形成すると共に、下金型に対して相対的に接離自在に移動される上金型（可動型）とからなる一対の成型金型を備える。
そして、このトランスファモールド装置の成形金型に、上記第１の封止体４により封止されたチップ積層体３が実装された母配線基板２Ｂをセットした後、成形金型内のキャビティ空間内に加熱溶融されたモールド樹脂５Ａを注入する。このモールド樹脂５Ａには、例えばエポキシ樹脂等の熱硬化性樹脂が用いられる。
そして、この状態で、モールド樹脂５Ａを所定の温度（例えば１８０℃程度）で加熱（キュア）することで、モールド樹脂５Ａを硬化させる。さらに、所定の温度でベークすることで、モールド樹脂５Ａが完全に硬化される。これにより、母配線基板２Ｂの一面側が上記第２の封止体５となるモールド樹脂５Ａで完全に封止される。
本発明では、上述したように、第１の封止体４で封止されたチップ積層体３を母配線基板２Ｂ上に実装した後、この母配線基板２Ｂ上を上記第２の封止体５となるモールド樹脂５Ａで一括的に封止することで、ボイド（気泡）の発生を低減できる。
次に、図２１に示すように、母配線基板２Ｂの各配線基板２となる部分に設けられた上記接続ランド８上に、上記はんだボール６を配置する。具体的には、複数の吸着孔（図示せず。）が形成されたボールマウンターのマウントツール７００を用いて、複数のはんだボール６をマウントツール７００で吸着保持しながら、これら複数のはんだボール６にフラックスを転写形成した後、母配線基板２Ｂの各配線基板２となる部分毎にはんだボール６を接続ランド８上に載置する。そして、母配線基板２Ｂの全ての配線基板２となる部分にはんだボール６を載置した後、この母配線基板２Ｂをリフローする。これにより、母配線基板２Ｂの各配線基板２となる部分の接続ランド８上に、はんだボール６が配置される。
次に、図２２に示すように、母配線基板２Ｂを配線基板２となる部分毎に切断することによって個々の半導体パッケージ１Ｃに分割する。具体的には、母配線基板２Ｂの第２の封止体５側にダイシングテープ８００を貼着した後、ダイシングブレード９００を用いて母配線基板２Ｂをダイシングテープ８００とは反対側からダイシングラインＬに沿って切断する。これにより、半導体パッケージ１Ｃ毎に分割される。そして、これら半導体パッケージ１Ｃをダイシングテープ８００から引き剥がすことで、上記図１３に示す半導体パッケージ１Ｃを得ることができる。
以上のように、本発明では、母配線基板２Ｂの一面を被覆する絶縁膜１１に上記チップ積層体３の周囲からはみ出した第１の封止体４のせり上がり部分４ａを逃がす開口部１９を上記配線基板２となる部分毎に設けることで、このせり上がり部分４ａが母配線基板２Ｂに干渉することを回避しながら、上述したＩＦチップ１２ｅの他面と母配線基板２Ｂの一面（配線基板２となる部分の実装領域２ａ）との間で、その間にある第２のバンプ電極１３ｂとパッド電極７とをワイヤーバンプ１５を介して適切に接合することが可能である。したがって、本発明によれば、上記チップ積層体３の薄型化を図りつつ、このチップ積層体３と配線基板２との間の接続信頼性を高めた半導体パッケージ１Ｃを製造することが可能である。
なお、上記チップ積層体３は、４つのメモリーチップ１２ａ〜１２ｄと１つのＩＦチップ１２ｅを積層した構成となっているが、メモリーチップの積層数については２つ以上であればよく、このような５段構成に必ずしも限定されるものではなく、４段以下や６段以上としてもよい。また、上記チップ積層体３では、第１のバンプ電極１３ａ、貫通電極１４及び第２のバンプ電極１３ｂの配置や数についても適宜変更して実施することが可能である。
また、上記チップ積層体３は、最上層に位置するＩＦチップ１２ｅを下方に向けた状態で配線基板２上に実装した構成となっているが、最下層に位置するメモリーチップ１２ａを下方に向けた状態で配線基板２上に実装することも可能である。
また、上記チップ積層体３は、メモリーチップ１２ａ〜１２ｄとＩＦチップ１２ｅとを組み合わせた構成となっているが、チップの種類や大きさ等については任意に変更することが可能である。
また、本発明は、上記ＢＧＡ型の半導体パッケージ１Ａ，１Ｂに限らず、例えば、ＬＧＡ（Land Grid Array）型やＣＳＰ(Chip Size Package)型などの他の半導体パッケージにも適用可能である。
１Ａ，１Ｂ，１Ｃ…半導体パッケージ（半導体装置） ２…配線基板 ２ａ…実装領域 ２Ａ，２Ｂ…母配線基板 ３…チップ積層体 ４…第１の封止体 ４ａ…せり上がり部分 ４Ａ…アンダーフィル材 ５…第２の封止体 ５Ａ…モールド樹脂 ６…はんだボール（外部接続端子） ７…パッド電極（第３の接続端子） ８…接続ランド ９…貫通電極 １０…配線パターン １１…絶縁膜 １２ａ〜１２ｄ…メモリーチップ（半導体チップ） １２ｅ…ＩＦチップ（半導体チップ） １３ａ…第１のバンプ電極（第１の接続端子） １３ｂ…第２のバンプ電極（第２の接続端子） １４…貫通電極 １５…ワイヤーバンプ（接合部材） １６…接着部材 １７，１８，１９…開口部 ２０…段差部 ２１…保護膜 ２２，２３…開口部 １００…吸着ステージ １０１…吸引孔 ２００…ボンディングツール ２０１…吸引孔 ３００…塗布ステージ ３０１…塗布用シート ４００…ディスペンサー ５００…ディスペンサー ６００…ボンディングツール ６０１…吸引孔 ７００…マウントツール ８００…ダイシングテープ ９００…ダイシングブレード

Claims (15)

  1. 複数の半導体チップが積層されたチップ積層体と、
    前記チップ積層体を一面に搭載する配線基板と、
    前記複数の半導体チップの各隙間に充填された状態で、前記チップ積層体を封止する第１の封止体と、
    前記第１の封止体で封止されたチップ積層体の全体を覆った状態で、前記配線基板の一面を封止する第２の封止体とを備え、
    前記配線基板の一面を被覆する絶縁膜には、前記チップ積層体の周囲からはみ出した第１の封止体のせり上がり部分を逃がす開口部が設けられていることを特徴とする半導体装置。
  2. 前記チップ積層体は、前記第１の封止体のせり上がり部分に対応した位置に段差部を有する半導体チップを備え、この段差部は、半導体チップの表面を被覆する保護膜のうち当該半導体チップの端縁部に臨んで開口された開口部によって形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の封止体のせり上がり部分が、前記チップ積層体の一辺に沿って設けられていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記チップ積層体は、一面側に第１の接続端子と他面側に第２の接続端子とを有する複数の半導体チップを、それぞれの一面と他面とを対向させながら、それぞれの間にある前記第１の接続端子と前記第２の接続端子とを接合して積層した構造を有し、且つ、最上層に位置する半導体チップを下方に向けた状態で、この半導体チップの第２の接続端子と、前記配線基板の一面に設けられた第３の接続端子とが接合部材を介して接合されていることを特徴とする請求項１〜３の何れか一項に記載の半導体装置。
  5. 前記最上層に位置する半導体チップが、その直下に位置する半導体チップよりも小さく、
    前記せり上がり部分を逃がす開口部が、前記第３の電極端子が形成された領域を露出させる開口部と連続した開口部を形成していることを特徴とする請求項４に記載の半導体装置。
  6. 前記配線基板を貫通するビアが、前記開口部よりも外側の前記絶縁膜で被覆された領域に配置されていることを特徴とする請求項５に記載の半導体装置。
  7. 前記配線基板の他面には、複数の外部接続端子が前記開口部を厚み方向に貫通する領域よりも外側に位置して設けられ、これら複数の外部接続端子のうち、前記第３の接続端子に最も近接した位置にある外部接続端子の近傍に、前記ビアが配置されていることを特徴とする請求項６に記載の半導体装置。
  8. 前記複数の半導体チップは、それぞれ前記第１の接続端子と前記第２の接続端子との間を接続する貫通電極を有することを特徴とする請求項４〜７の何れか一項に記載の半導体装置。
  9. 前記チップ積層体と前記配線基板との間に充填された状態で、前記チップ積層体を前記配線基板に固定する接着部材を備えることを特徴とする請求項１〜８の何れか一項に記載の半導体装置。
  10. 複数の半導体チップが積層されたチップ積層体と、
    前記チップ積層体を一面に搭載する配線基板と、
    前記複数の半導体チップの各隙間に充填された状態で、前記チップ積層体を封止する第１の封止体と、
    前記第１の封止体で封止されたチップ積層体の全体を覆った状態で、前記配線基板の一面を封止する第２の封止体とを備える半導体装置の製造方法であって、
    前記複数のチップ積層体を積層したチップ積層体を形成する工程と、
    前記複数の半導体チップの各隙間に液状の第１の封止体を充填しながら、前記チップ積層体を第１の封止体で封止する工程と、
    前記配線基板となる部分が複数並んで形成された母配線基板の一面に、前記第１の封止体で封止されたチップ積層体を前記配線基板となる部分毎に実装する工程と、
    前記第１の封止体で封止されたチップ積層体の全体を覆うように前記母配線基板の一面側を第２の封止体で封止する工程と、
    前記母配線基板を前記配線基板となる部分毎に切断することによって個々の半導体装置に分割する工程とを含み、
    前記母配線基板には、その一面を被覆する絶縁膜に前記チップ積層体の周囲からはみ出した第１の封止体のせり上がり部分を逃がす開口部が設けられたものを用いることを特徴とする半導体装置の製造方法。
  11. 前記チップ積層体を形成する際に、前記第１の封止体のせり上がり部分に対応した位置に段差部を有する半導体チップを用い、この段差部は、前記半導体チップの表面を被覆する保護膜のうち当該半導体チップの端縁部に臨んで開口された開口部によって形成されていることを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 前記チップ積層体の一辺に沿った位置の端部近傍から前記複数の半導体チップの各隙間に前記液状の第１の封止体を充填することを特徴とする請求項１０又は１１に記載の半導体装置の製造方法。
  13. 前記チップ積層体を形成する際に、一面側に第１の接続端子と他面側に第２の接続端子とを有する複数の半導体チップを、それぞれの一面と他面とを対向させながら、それぞれの間にある前記第１の接続端子と前記第２の接続端子とを接合して積層することを特徴とする請求項１０〜１２の何れか一項に記載の半導体装置の製造方法。
  14. 前記第１の封止体で封止されたチップ積層体を前記配線基板となる部分毎に実装する際に、前記チップ積層体と前記配線基板となる部分との間に液状の接着部材を充填しながら、この接着部材を介して前記チップ積層体を前記配線基板となる部分に固定することを特徴とする請求項１０〜１３の何れか一項に記載の半導体装置の製造方法。
  15. 前記母配線基板を切断する前に、この母配線基板の他面側に前記配線基板となる部分毎に外部接続端子を配置する工程を含むことを特徴とする請求項１０〜１４の何れか一項に記載の半導体装置の製造方法。
JP2011061140A 2010-12-13 2011-03-18 半導体装置及びその製造方法 Withdrawn JP2012142536A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2011061140A JP2012142536A (ja) 2010-12-13 2011-03-18 半導体装置及びその製造方法
US13/323,246 US20120146242A1 (en) 2010-12-13 2011-12-12 Semiconductor device and method of fabricating the same

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010277256 2010-12-13
JP2010277256 2010-12-13
JP2011061140A JP2012142536A (ja) 2010-12-13 2011-03-18 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2012142536A true JP2012142536A (ja) 2012-07-26

Family

ID=46198543

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011061140A Withdrawn JP2012142536A (ja) 2010-12-13 2011-03-18 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US20120146242A1 (ja)
JP (1) JP2012142536A (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130119542A1 (en) * 2011-11-14 2013-05-16 Mosaid Technologies Incorporated Package having stacked memory dies with serially connected buffer dies
US9443783B2 (en) * 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
KR20140064522A (ko) * 2012-11-20 2014-05-28 삼성전자주식회사 반도체 패키지 및 그 제조 방법
WO2014194049A1 (en) * 2013-05-31 2014-12-04 The Regents Of The University Of California Through silicon vias and thermocompression bonding using inkjet-printed nanoparticles
JP6400938B2 (ja) * 2014-04-30 2018-10-03 ファスフォードテクノロジ株式会社 ダイボンダ及びボンディング方法
KR102518991B1 (ko) * 2016-02-18 2023-04-10 삼성전자주식회사 반도체 패키지
JP6815880B2 (ja) * 2017-01-25 2021-01-20 株式会社ディスコ 半導体パッケージの製造方法
US12009351B2 (en) * 2021-11-12 2024-06-11 Advanced Semiconductor Engineering, Inc. Plurality of semiconductor devices between stacked substrates
US11729915B1 (en) * 2022-03-22 2023-08-15 Tactotek Oy Method for manufacturing a number of electrical nodes, electrical node module, electrical node, and multilayer structure

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW520816U (en) * 1995-04-24 2003-02-11 Matsushita Electric Ind Co Ltd Semiconductor device
WO2003067656A1 (fr) * 2002-02-06 2003-08-14 Ibiden Co., Ltd. Carte de montage pour puce a semiconducteur, realisation correspondante, et module a semiconducteur
JP2010251347A (ja) * 2009-04-10 2010-11-04 Elpida Memory Inc 半導体装置の製造方法
JP5579402B2 (ja) * 2009-04-13 2014-08-27 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法並びに電子装置

Also Published As

Publication number Publication date
US20120146242A1 (en) 2012-06-14

Similar Documents

Publication Publication Date Title
JP5579402B2 (ja) 半導体装置及びその製造方法並びに電子装置
US8575763B2 (en) Semiconductor device and method of manufacturing the same
JP5570799B2 (ja) 半導体装置及びその製造方法
JP2012142536A (ja) 半導体装置及びその製造方法
US20140295620A1 (en) Method of manufacturing semiconductor device having plural semiconductor chips stacked one another
WO2014181766A1 (ja) 半導体装置及び半導体装置の製造方法
JP2012069903A (ja) 半導体装置及びその製造方法
JP2010251347A (ja) 半導体装置の製造方法
WO2002103793A1 (fr) Dispositif a semi-conducteurs et procede de fabrication associe
JP2010245384A (ja) 切断前支持基板、半導体装置および半導体装置の製造方法
JP2012212786A (ja) 半導体装置の製造方法
US9029199B2 (en) Method for manufacturing semiconductor device
JP2014063974A (ja) チップ積層体、該チップ積層体を備えた半導体装置、及び半導体装置の製造方法
JP2013021058A (ja) 半導体装置の製造方法
JP2012146853A (ja) 半導体装置の製造方法
WO2014148485A1 (ja) 半導体装置及びその製造方法
JP2012209449A (ja) 半導体装置の製造方法
TWI688067B (zh) 半導體裝置及其製造方法
JP2012059730A (ja) 半導体装置及びその製造方法
JP2014192171A (ja) 半導体装置及びその製造方法
TW201507097A (zh) 半導體晶片及具有半導體晶片之半導體裝置
CN116072634A (zh) 电子封装件及其制法
JP2014103244A (ja) 半導体装置および半導体チップ
JP2012015446A (ja) 半導体装置の製造方法
US12033906B2 (en) Semiconductor package and manufacturing method thereof

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20130731

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20130801

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130905

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20131108

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20131219

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140313

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20141229