JP2010251347A - 半導体装置の製造方法 - Google Patents

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sealing resin
semiconductor device
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Daisuke Tsuji
大輔 辻
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Micron Memory Japan Ltd
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Elpida Memory Inc
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Abstract

【課題】半導体チップどうしの接続部の破断や半導体チップにクラックが発生するのを抑制できるＣｏＣ型の半導体装置の製造方法を提供する。
【解決手段】複数の半導体チップ１０をそれぞれの貫通電極１３を接続しつつ積載し、積載された複数の半導体チップの周囲を覆うと共に該半導体チップ間の隙間を埋める第１の封止樹脂層１４を形成することでチップ積層体を作成する。その後、該チップ積層体を支持基板あるいは所定の配線が形成された配線基板２０上に固定する。
【選択図】図１

Description

本発明はＣｏＣ（Chip on Chip）型の半導体装置の製造方法に関する。
近年、電子機器の小型化や高機能化に伴って、貫通電極を有する複数の半導体チップを積載したＣｏＣ型の半導体装置が検討されている。
ＣｏＣ型の半導体装置の製造方法としては、配線基板あるいは支持基板上に貫通電極を有する複数の半導体チップを順次積載し、各半導体チップ間の隙間をアンダーフィル材で埋めた後、該アンダーフィル材を含む複数の半導体チップ全体を覆うように樹脂で封止する方法が知られている。
このようなＣｏＣ型の半導体装置の背景技術の製造方法については、例えば、特許文献１や特許文献２に記載されている。
特開２００６−３１９２４３号公報 特開２００７−３６１８４号公報
しかしながら上述した背景技術の半導体装置の製造方法では、配線基板あるいは支持基板上に複数の半導体チップを順次積載していくため、半導体チップと配線基板との熱膨張係数や剛性の違い、半導体チップと支持基板との熱膨張係数や剛性の違い、あるいは半導体装置全体の熱分布のばらつき等により、製造時に実施する各種の熱処理による熱応力で半導体チップどうしの接続部が破断したり、半導体チップにクラックが発生したりするおそれがある。
また、アンダーフィル材の供給時に周囲に形成されるフィレットの形状が安定しないため、アンダーフィル材の広がりによってはフィレット幅が大きくなり、パッケージサイズが大きくなってしまう。
本発明の半導体装置の製造方法は、複数の半導体チップをそれぞれの貫通電極を接続しつつ積載し、
前記積載された複数の半導体チップの周囲を覆うと共に前記半導体チップ間の隙間を埋める第１の封止樹脂層を形成し、
前記積載された複数の半導体チップ及び前記第１の封止樹脂層を含むチップ積層体を所定の配線が形成された配線基板に接続固定し、
前記配線基板上の前記チップ積層体全体を覆う第２の封止樹脂層を形成する方法である。
または、複数の半導体チップをそれぞれの貫通電極を接続しつつ積載し、
前記積載された複数の半導体チップの周囲を覆うと共に前記半導体チップ間の隙間を埋める第１の封止樹脂層を形成し、
前記積載された複数の半導体チップ及び前記第１の封止樹脂層を含むチップ積層体を支持基板に固定し、
前記支持基板の固定面と対向する前記チップ積層体の表面を除いて、前記支持基板上の前記チップ積層体全体を覆う第２の封止樹脂層を形成し、
前記支持基板の固定面と対向する前記チップ積層体の表面に、所定の配線が形成された配線基板を接続固定する方法である。
上記のような半導体装置の製造方法では、複数の半導体チップを積載したチップ積層体を先に作成し、その後、配線基板あるいは支持基板に該チップ積層体を固定するため、半導体チップと配線基板との熱膨張係数や剛性の違い、半導体チップと支持基板との熱膨張係数や剛性の違い、あるいは半導体装置全体の熱分布のばらつき等により製造時の熱処理で半導体チップどうしの接続部や半導体チップへ加わる熱応力を低減できる。
本発明によれば、半導体チップどうしの接続部の破断や半導体チップにクラックが発生するのを抑制できる。
第１の実施の形態の半導体装置の一構成例を示す断面図である。 図１に示したチップ積層体の製造に用いる吸着ステージの一構成例を示す図であり、同図（ａ）は斜視図、同図（ｂ）は断面図である。 図１に示したチップ積層体の組み立て手順の一例を示す断面図である。 図１に示したチップ積層体の組み立て手順の一例を示す断面図である。 図１に示した半導体装置の組み立て手順の一例を示す断面図である。 図１に示した半導体装置の組み立て手順の一例を示す断面図である。 第２の実施の形態の半導体装置の一構成例を示す断面図である。 図７に示した半導体装置の組み立て手順の一例を示す断面図である。 図７に示した半導体装置の組み立て手順の一例を示す断面図である。 第３の実施の形態の半導体装置の一構成例を示す断面図である。 第４の実施の形態の半導体装置の一構成例を示す断面図である。 図１に示したチップ積層体を備える電子装置の一構成例を示す断面図である。
次に本発明について図面を用いて説明する。
（第１の実施の形態）
図１は第１の実施の形態の半導体装置の一構成例を示す断面図である。
図１に示すように、第１の実施の形態の半導体装置１は、貫通電極を有する複数の半導体チップ１０が積載されたチップ積層体１１を有し、該チップ積層体１１が配線基板２０に接続固定された構成である。チップ積層体１１は、例えばメモリ回路が形成された４つの半導体チップ１０を積載した構成である。
半導体チップ１０は、回路が形成された一方の面及び回路が形成されない他方の面にそれぞれ複数のバンプ電極１２を備え、一方の面のバンプ電極１２と他方の面のバンプ電極１２とがそれぞれ貫通配線１３によって接続されている。各半導体チップ１０はバンプ電極１２を介して各々の貫通電極１３により互いに接続される。
チップ積層体１１は、各半導体チップ１０間の隙間を埋めると共に側面から見た断面が略台形状となる第１の封止樹脂層１４を備えている。第１の封止樹脂層１４は、例えば周知のアンダーフィル材を用いて形成される。
略台形状の第１の封止樹脂層１４の短辺（上底）側に配置された半導体チップ１０上には、所定の配線が形成された配線基板２０が接続固定される。配線基板２０には、例えば両面に所定の配線が形成されたガラスエポキシ基板が用いられ、各配線は後述する接続パッドやランドを除いてソルダーレジスト膜等の絶縁膜によって覆われている。
配線基板２０の一方の面には、チップ積層体１１と接続するための複数の接続パッド２１が形成され、他方の面には外部端子となる金属ボール２２を接続するための複数のランド２３が形成されている。これらの接続パッド２１は、所定のランド２３と配線によって接続されている。ランド２３は、配線基板２０の他方の面に所定の間隔で、例えば格子状に配置されている。
略台形状の第１の封止樹脂層１４の短辺（上底）側に配置された半導体チップ１０表面のバンプ電極１２には、例えばＡｕやＣｕ等から成るワイヤバンプ１５が形成され、該ワイヤバンプ１５が配線基板２０上の接続パッド２１と接続される。また、チップ積層体１１と配線基板２０とは、ＮＣＰ（Non Conductive Paste）等の接着部材２４によって接着固定され、該接着部材２４によりワイヤバンプ１５と配線基板２０の接続パッド２１の接合部位が保護されている。
配線基板２０上のチップ積層体１１は第２の封止樹脂層２５によって封止され、チップ積層体１１が搭載されない配線基板２０の他方の面の複数のランド２３には、半導体装置１の外部端子となる金属ボール２２がそれぞれ接続されている。
次に図１に示した第１の実施の形態の半導体装置の製造方法について図面を用いて説明する。
図２は、図１に示したチップ積層体の製造に用いる吸着ステージの一構成例を示す図であり、同図（ａ）は斜視図、同図（ｂ）は断面図である。図３及び図４は、図１に示したチップ積層体の組み立て手順の一例を示す断面図である。
第１の実施の形態の半導体装置１を製造する場合、まず貫通電極１３を有する複数の半導体チップ１０を準備する。半導体チップ１０は、略四角形のＳｉ等からなる板状の半導体基板の一方の面にメモリ回路等の所定の回路が形成された構成である。
半導体チップ１０は、図２（ａ）に示す吸着ステージ１００上に、所定の回路が形成された一方の面を上方に向けて載置される。図２（ａ）に示すように、吸着ステージ１００は凹部１０１を備え、該凹部１０１内に半導体チップ１０が収容される。
半導体チップ１０は、図２（ａ）、（ｂ）に示す吸着ステージ１００に設けられた吸着孔１０２を介して不図示の真空装置により真空吸引されることで、吸着ステージ１００上で保持される（図３（ａ）参照）。
凹部１０１には、その側面にテーパ部１０３を備えているため、吸着ステージ１００上に載置された半導体チップ１０の位置を補正できる。また、テーパ部１０３と吸着ステージ１００上に載置された半導体チップ１０の側面とが接触することで、半導体チップ１０を吸着ステージ１００上に良好に吸着保持できる。
吸着ステージ１００上に保持した１段目の半導体チップ１０上には、２段目の半導体チップ１０を搭載し、１段目の半導体チップ１０の一方の面のバンプ電極１２と、２段目の半導体チップ１０の回路が形成されない他方の面のバンプ電極１２とを接合することで、２段目の半導体チップ１０を１段目の半導体チップ１０上に接続固定する。
バンプ電極１２どうしの接合には、例えば図３（ｂ）に示すように高温（例えば３００℃程度）に設定したボンディングツール１１０により半導体チップ１０に所定の荷重を加える熱圧着法を用いればよい。なお、半導体チップ１０どうしの接合には、熱圧着法だけでなく超音波を印加しつつ圧着する超音波圧着法あるいはこれらを併用する超音波熱圧着法を用いてもよい。
２段目の半導体チップ１０上には、上記と同様の手順で３段目の半導体チップ１０を接続固定し、３段目の半導体チップ１０上には、上記と同様の手順で４段目の半導体チップ１０を接続固定する（図３（ｃ））。
以上の手順で積載した複数の半導体チップ１０は、例えば図４（ａ）に示すようにステージ１２０に貼付された塗布用シート１２１上に載置される。塗布用シート１２１には、フッ素系シートやシリコーン系接着材が塗布されたシート等のように、第１の封止樹脂層１４（アンダーフィル材）に対する濡れ性が悪い材料が用いられる。なお、塗布用シート１２１は、ステージ１２０上に直接貼る必要はなく、平坦な面上であればどこでもよく、例えばステージ１２０上に載置した所定の治具等に貼ってもよい。
塗布用シート１２１上に載置された複数の半導体チップ１０には、図４（ｂ）に示すように、その端部近傍からディスペンサ１３０によりアンダーフィル材１３１を供給する。供給されたアンダーフィル材１３１は、積載された複数の半導体チップ１０の周囲にフィレットを形成しつつ、半導体チップ１０どうしの隙間へ毛細管現象によって進入し、半導体チップ１０間の隙間を埋める。
本実施形態では、塗布用シート１２１にアンダーフィル材１３１に対する濡れ性が悪い材料から成るシートを用いるため、アンダーフィル材１３１の広がりが抑制されてフィレット幅が大きくなることがない。
アンダーフィル材１３１供給後の半導体チップ１０は、塗布用シート１２１上に載置した状態で所定の温度、例えば１５０℃程度でキュア（熱処理）することで、アンダーフィル材１３１を熱硬化させる。その結果、図４（ｃ）に示すように、チップ積層体１１の周囲を覆うと共に半導体チップ１０間の隙間を埋めるアンダーフィル材１３１から成る第１の封止樹脂層１４が形成される。
本実施形態では、塗布用シート１２１にアンダーフィル材１３１に対する濡れ性が悪い材料からなるシートを用いるため、熱硬化時における塗布用シート１２１へのアンダーフィル材１３１の付着が防止される。
第１の封止樹脂層１４の熱硬化後、該第１の封止樹脂層１４を含むチップ積層体１１は、塗布用シート１２１からピックアップされ、例えば図４（ｄ）に示す収納冶具１４０に収容される。本実施形態では、塗布用シート１２１にアンダーフィル材１３１に対する濡れ性が悪い材料からなるシートを用いるため、チップ積層体１１を塗布用シート１２１から容易にピックアップできる。
なお、チップ積層体１１にアンダーフィル材１３１を供給する際、チップ積層体１１が位置ずれを起こす場合は、樹脂接着材を用いてチップ積層体１１を塗布用シート１２１に仮固着した後、アンダーフィル材１３１を供給してもよい。
収納冶具１４０に収容したチップ積層体１１には、その最上部の（略台形状の第１の封止樹脂層１４の短辺（上底）側に配置された）半導体チップ１０のバンプ電極１２上に、ワイヤバンプ１５を形成する。
ワイヤバンプ１５は、不図示のワイヤボンディング装置を用いて、溶融して先端がボール状になったＡｕやＣｕ等のワイヤを半導体チップ１０のバンプ電極１２上に、例えば超音波熱圧着法を用いて接合し、その後、ワイヤを引き切ることで形成すればよい。
本実施形態では、チップ積層体１１と配線基板２０の接続を容易にするため、バンプ電極１２上にワイヤバンプ１５を形成する例を示しているが、チップ積層体１１のバンプ電極１２に配線基板２０の接続パッド２１を直接接続してもよい。
次に第１の実施の形態の半導体装置の組み立て手順について図５及び図６を用いて説明する。
図５及び図６は、図１に示した半導体装置の組み立て手順の一例を示す断面図である。なお、図５及び図６は、複数の半導体装置１を一括して形成するための組み立て手順の一例を示している。
半導体装置１の組み立て時、まずマトリックス状に配置された複数の製品形成部２６を備えた配線基板２０を準備する。製品形成部２６は、各々が半導体装置１の配線基板２０となる部位であり、各製品形成部２６には所定のパターンの配線が形成され、各配線は接続パッド２１及びランド２３を除いてソルダーレジスト膜等の絶縁膜によって覆われている。この配線基板２０の製品形成部２６間が各半導体装置１を個々に切り離す際のダイシングラインとなる。
配線基板２０の一方の面には、チップ積層体１１と接続するための複数の接続パッド２１が形成され、他方の面には外部端子となる金属ボール２２を接続するための複数のランド２３が形成されている。これら接続パッド２１は、所定のランド２３と配線によって接続されている。
配線基板２０の準備が完了すると、図５（ａ）に示すように、該配線基板２０の各製品形成部２６上にそれぞれ絶縁性の接着部材２４、例えばＮＣＰ（Non Conductive Paste）をディスペンサ１５０により塗布する。
次に、チップ積層体１１のワイヤバンプ１５が形成されない面をボンディングツール１６０等で吸着保持し、配線基板２０の製品形成部２６上にそれぞれ搭載し（図５（ｂ））、チップ積層体１１の各ワイヤバンプ１５と配線基板２０の各接続パッド２１とを、例えば熱圧着法を用いて接合する。このとき、配線基板２０上に塗布していた接着部材２４がチップ積層体１１と配線基板２０間に充填され、配線基板２０とチップ積層体１１とが接着固定される（図５（ｃ））。ここで、チップ積層体１１の周囲にはテーパ状に第１の封止樹脂層１４が形成されているため、接着部材２４の這い上がりを防止できる。これにより、ボンディングツール１６０へ接着部材２４が付着することによるチップ積層体１１の破損や接合不良等を低減できる。
チップ積層体１１が搭載された配線基板２０は、不図示のトランスファモールド装置の上型と下型から成る成型金型にセットされ、モールド工程に移行する。
成型金型の上型には、複数のチップ積層体１１を一括して覆う不図示のキャビティが形成され、該キャビティ内に配線基板２０上に搭載されたチップ積層体１１が収容される。
次に、成型金型の上型に設けられたキャビティ内に加熱溶融させた封止樹脂を注入し、チップ積層体１１全体を覆うようにキャビティ内に封止樹脂を充填する。封止樹脂には、例えばエポキシ樹脂等の熱硬化性樹脂を用いる。
続いて、キャビティ内を封止樹脂で充填した状態で、所定の温度、例えば１８０℃程度でキュアすることで封止樹脂を熱硬化させ、図６（ａ）に示すように複数の製品形成部２６上に搭載された各チップ積層体１１を一括して覆う第２の封止樹脂層２５を形成する。さらに、所定の温度でベークすることで、封止樹脂（第２の封止樹脂層２５）を完全に硬化させる。
本実施形態では、チップ積層体１１の半導体チップ１０間を第１の封止樹脂層（アンダーフィル材）１４で封止した後、チップ積層体１１全体を覆う第２の封止樹脂層２５を形成するため、半導体チップ１０どうしの隙間でボイドが発生するのを抑制できる。
第２の封止樹脂層２５を形成すると、ボールマウント工程に移行し、図６（ｂ）に示すように配線基板２０の他方の面に形成されたランド２３に、半導体装置の外部端子となる導電性の金属ボール２２、例えば半田ボールを接続する。
ボールマウント工程では、配線基板２０の各ランド２３と位置が一致する複数の吸着孔を備えたマウントツール１７０を用いて複数の金属ボール２２を吸着保持し、各金属ボール２２にフラックスを転写した後、保持した各金属ボール２２を配線基板２０のランド２３上に一括して搭載する。
全ての製品形成部２６に対する金属ボール２２の搭載が完了した後、配線基板２０をリフローすることで各金属ボール２２と各ランド２３とを接続する。
金属ボール２２の接続が完了すると、基板ダイシング工程に移行し、所定のダイシングラインで個々の製品形成部２６を切断分離することで半導体装置１を形成する。
基板ダイシング工程では、第２の封止樹脂層２５にダイシングテープ１８０を貼着することで製品形成部２６を支持する。そして、図６（ｃ）に示すように、不図示のダイシング装置が備えるダイシングブレード１８１により所定のダイシングラインで切断することで製品形成部２６毎に分離する。切断分離後、ダイシングテープ１８０を製品形成部２６からピックアップすることで、図１に示したＣｏＣ型の半導体装置１が得られる。
本実施形態によれば、複数の半導体チップ１０を積載したチップ積層体１１を先に作成し、その後、配線基板２０に該チップ積層体１１を接続固定するため、半導体チップ１０と配線基板２０との熱膨張係数や剛性の違いにより製造時の熱処理で半導体チップ１０どうしの接続部や半導体チップ１０へ加わる熱応力が低減される。そのため、半導体チップ１０どうしの接続部の破断や、半導体チップ１０にクラックが発生するのを抑制できる。
また、アンダーフィル材に対する濡れ性が悪い材料から成る塗布用シート１２１上で、積載された複数の半導体チップ１０に第１の封止樹脂層１４となるアンダーフィル材１３１を供給するため、アンダーフィル材１３１で形成されるフィレットの形状が安定化すると共にフィレット幅を小さくできる。そのため、パッケージサイズの大型化が抑制される。さらに、アンダーフィル材１３１の供給後、塗布用シート１２１からチップ積層体１１を容易にピックアップできる。
（第２の実施の形態）
図７は第２の実施の形態の半導体装置の一構成例を示す断面図である。
図７に示すように、第２の実施の形態の半導体装置２は、第１の実施の形態で示したチップ積層体１１及び配線基板２０に加えてチップ積層体１１を支持するメタル基板（支持基板）３０を備え、該メタル基板３０上にチップ積層体１１が接着部材３１、例えばＤＡＦ（Die Attached Film）によって接着固定された構成である。メタル基板３０には、例えば鉄・ニッケル合金（４２アロイ等）が用いられる。
メタル基板３０の固定面と対向するチップ積層体１１の表面には、第１の実施の形態と同様に、ワイヤバンプ１５を介して配線基板２０が接続固定される。
第２の実施の形態の半導体装置２は、チップ積層体１１をメタル基板３０上に固定することで半導体装置２のソリを低減できる。また、メタル基板３０によってチップ積層体１１が支持されるため、メタル基板３０よりも小さいサイズの配線基板２０を用いることが可能であり、外部端子数に合わせて配線基板２０の大きさを最適に設計できる。
次に第２の実施の形態の半導体装置の組立手順について図面を用いて説明する。
図８及び図９は、図７に示した半導体装置の組み立て手順の一例を示す断面図である。なお、図８及び図９は、複数の半導体装置２を一括して形成するための組み立て手順の一例を示している。
第２の実施の形態においても、第１実施の形態と同様の手順でチップ積層体１１が形成され、図４（ｃ）に示したチップ積層体１１が作成される。また、チップ積層体１１の支持基板として、マトリクス状に配置された複数の製品形成部３２を備えたメタル基板３０を準備する。
メタル基板３０の準備が完了すると、図８（ａ）に示すようにメタル基板３０の各製品形成部３２上に絶縁性の接着部材３１、例えばＤＡＦをそれぞれ搭載する。
次に、図８（ｂ）に示すように絶縁性の接着部材３１によってメタル基板３０の各製品形成部３２上にチップ積層体１１をそれぞれ接着固定する。
チップ積層体１１を搭載したメタル基板３０は、不図示のトランスファモールド装置の上型と下型から成る成型金型にセットされ、モールド工程に移行する。
成型金型の上型には、複数のチップ積層体１１を一括して覆う不図示のキャビティが形成され、該キャビティ内にメタル基板３０上に搭載されたチップ積層体１１が収容される。このとき、キャビティ内には弾力性を備えたシートを配置し、上型と下型を型閉めすることでチップ積層体１１最上部の半導体チップ１０表面をシートで覆うようにする。このようにすることで、チップ積層体１１最上部の半導体チップ１０表面に、後述する封止樹脂が回りこまないようにする。
次に成型金型の上型に設けられたキャビティ内に加熱溶融させた封止樹脂を注入し、チップ積層体１１全体を覆うようにキャビティ内に封止樹脂を充填する。封止樹脂には、例えばエポキシ樹脂等の熱硬化性樹脂を用いる。
続いて、キャビティ内を封止樹脂で充填した状態で、所定の温度、例えば１８０℃程度でキュアすることで封止樹脂を熱硬化させ、図８（ｃ）に示すように複数の製品形成部３２上にそれぞれ搭載されたチップ積層体１１を一括して覆う第２の封止樹脂層２５を形成する。さらに、所定の温度でベークすることで、封止樹脂（第２の封止樹脂層２５）を完全に硬化させる。このとき、チップ積層体１１最上部の半導体チップ１０の表面はシートで覆われていたため、第２の封止樹脂層２５が形成されずにバンプ電極１２が露出する。
本実施形態では、チップ積層体１１の半導体チップ１０間を第１の封止樹脂層（アンダーフィル材）１４で封止した後、チップ積層体１１全体を覆う第２の封止樹脂層２５を形成するため、半導体チップ１０どうしの隙間でボイドが発生するのを抑制できる。
次にチップ積層体１１最上部のバンプ電極１２上にワイヤバンプ１５を形成する。
ワイヤバンプ１５は、不図示のワイヤボンディング装置を用いて、溶融して先端がボール状になったＡｕやＣｕ等のワイヤを半導体チップ１０のバンプ電極１２上に、例えば超音波熱圧着法を用いて接合し、その後、ワイヤを引き切ることで形成すればよい。
なお、本実施形態では、ワイヤバンプ１５に代わって半導体チップ１０のバンプ電極１２上に半田バンプを形成してもよい。また、本実施形態では、チップ積層体１１と配線基板２０の接続を容易にするためにバンプ電極１２上にワイヤバンプ１５を形成する例を示したが、チップ積層体１１のバンプ電極１２には配線基板２０の接続パッド２１を直接接続してもよい。
次に、図８（ｄ）に示すように、第１の実施の形態と同様に、チップ積層体１１最上部の半導体チップ１０の露出面に接着部材２４、例えばＮＣＰを選択的に塗布し、その上に配線基板２０を搭載する（図９（ａ））。
配線基板２０には、メタル基板３０の製品形成部３２よりも面積が小さい、例えば略四角形状の配線が形成されたポリイミド基板、あるいは配線が形成されたフレキシブル基板が用いられる。
次に、ボンディングツール１９０等により配線基板２０を吸着保持してチップ積層体１１上に搭載し、配線基板２０の接続パッド２１とチップ積層体１１のワイヤバンプ１５とを、例えば熱圧着法を用いて接合する。このとき、チップ積層体１１上に塗布していた接着部材２４（ＮＣＰ材）がチップ積層体１１と配線基板２０間に充填され、チップ積層体１１上に配線基板２０が接着固定される。
本実施形態では、上述したようにメタル基板３０の製品形成部３２よりも面積が小さい配線基板２０を搭載できるため、配線基板２０の搭載時に、隣接して配置されたチップ積層体１１上の配線基板２０どうしが接触する問題や、隣接して配置されたチップ積層体１１上の接着部材２４（ＮＣＰ材）どうしが接触する問題を低減できる。そのため、各チップ積層体１１上に配線基板２０が良好に搭載される。
最後に、図９（ｂ）に示すように、第１の実施の形態と同様に、マウントツール１７０を用いて配線基板２０の他方の面の各ランド２３上に金属ボール２２を搭載し、図９（ｃ）に示すように不図示のダイシング装置が備えるダイシングブレード１８１によりメタル基板３０の製品形成部３２毎に切断・分離することで、図７に示した半導体装置２を形成する。
第２の実施の形態によれば、複数の半導体チップ１０を積載したチップ積層体１１を先に作成し、その後、メタル基板（支持基板）３０に該チップ積層体１１を固定し、配線基板２０を接続固定するため、第１の実施の形態と同様に、半導体チップ１０と配線基板２０との熱膨張係数や剛性の違い、半導体チップと支持基板との熱膨張係数や剛性の違い、あるいは半導体装置全体の熱分布のばらつき等により製造時の熱処理で半導体チップ１０どうしの接続部や半導体チップ１０へ加わる熱応力を低減できる。そのため、半導体チップ１０どうしの接続部の破断や半導体チップ１０にクラックが発生するのを抑制できる。
また、第２の実施の形態の半導体装置２は、メタル基板３０を備えているため、半導体装置２のソリを低減できる。また、メタル基板３０を備えることで、半導体装置２の機械的強度が向上すると共に半導体装置２の放熱特性も向上する。
さらに、第２の実施の形態の半導体装置２は、メタル基板３０によってチップ積層体１１が支持されているため、メタル基板３０よりも小さいサイズの配線基板２０を用いることが可能であり、外部端子の配置数に合わせて配線基板２０の大きさを最適に設計できる。
（第３の実施の形態）
図１０は第３の実施の形態の半導体装置の一構成例を示す断面図である。
図１０に示すように、第３の実施の形態の半導体装置３は、配線基板２０上に、第１の実施の形態で示したチップ積層体１１と、該チップ積層体１１の半導体チップ１０と異なる機能を備えた半導体チップである機能拡張チップ１０Ａとを備え、チップ積層体１１が機能拡張チップ１０Ａを介して配線基板２０に接続固定された構成である。
図１０に示すチップ積層体１１は、第１実施の形態と同様の手順で作成される。機能拡張チップ１０Ａは、略四角形状のＳｉ基板の一方の面に半導体チップ１０と異なる機能の回路（例えば論理回路）が形成され、その周辺近傍及び中央近傍に複数の電極パッドが形成された構成である。
機能拡張チップ１０Ａは、絶縁性の接着部材４１、例えばＤＡＦを用いて、回路が形成されない他方の面が配線基板２０と接着固定される。機能拡張チップ１０Ａの周辺近傍に配置された電極パッドは、配線基板２０の接続パッドと導電性のワイヤ４２を介して接続され、中央近傍に配置された電極パッドはチップ積層体１１の上面に形成されたワイヤバンプ１５とフリップチップ接続方式で接続される。配線基板２０上の機能拡張チップ１０Ａ、チップ積層体１１及び導電性のワイヤ４２は、第２の封止樹脂層２５によって封止される。
なお、図１０は、配線基板２０上に機能拡張チップ１０Ａ及びチップ積層体１１を搭載する半導体装置３の構成例を示しているが、第３の実施の形態の半導体装置３は、第２の実施の形態と同様に、メタル基板３０上にチップ積層体１１及び機能拡張チップ１０Ａを搭載し、さらにその上に配線基板２０を搭載した構成でもよい。
第３の実施の形態によれば、第１の実施の形態と同様に効果に加えて、チップ積層体１１と異なる機能を有する機能拡張チップ１０Ａを備えることで、よりメモリ容量が大きい、あるいはより多くの機能を備えた半導体装置が得られる。
（第４の実施の形態）
図１１は第４の実施の形態の半導体装置の一構成例を示す断面図である。
第４の実施の形態の半導体装置４は、第１の実施の形態で示したチップ積層体１１を複数備え、配線基板２０上に搭載されたチップ積層体１１上に、さらに少なくとも１つのチップ積層体１１が積載された構成である。なお、積載する各チップ積層体１１の機能は同一であってもよく、異なっていてもよい。
図１１に示すチップ積層体１１は、第１実施の形態と同様の手順で作成される。チップ積層体１１どうしは、例えばチップ積層体１１最上部の各バンプ電極１２上にワイヤバンプ１５を形成し、接着部材２４、例えばＮＣＰを選択的に塗布した後、その上にさらにチップ積層体１１を搭載し、熱圧着法等を用いて下段のチップ積層体１１のワイヤバンプ１５と上段のチップ積層体１１のバンプ電極１２とをそれぞれ接合すればよい。このとき、チップ積層体１１どうしは、下段のチップ積層体１１上に塗布された接着部材２４により接着固定される。
なお、図１１は、配線基板２０上に２つのチップ積層体１１を積載した半導体装置４の構成例を示しているが、第４の実施の形態の半導体装置４は、第２の実施の形態と同様に、メタル基板３０上に２つのチップ積層体１１を積載し、その上に配線基板２０を搭載する構成であってもよい。
また、図１１は、配線基板２０上に２つのチップ積層体１１を積載した半導体装置４の構成例を示しているが、配線基板２０上に積載するチップ積層体１１の数は２つに限定されるものではなく、強度が問題とならない範囲内でより多くのチップ積層体１１を積載してもよい。
さらに、第４の実施の形態の半導体装置４は、第３の実施の形態と同様に、配線基板２０上に機能拡張チップ１０Ａを介してチップ積層体１１を固定してもよい。
第４の実施の形態によれば、第１の実施の形態と同様に効果に加えて、さらにメモリ容量が大きい、あるいはより多くの機能を備えた半導体装置が得られる。
（第５の実施の形態）
図１２は第５の実施の形態の電子装置の一構成例を示す断面図である。
第５の実施の形態では、第１の実施の形態〜第４の実施の形態で示したチップ積層体１１を備えた電子装置５を提案する。
第１の実施の形態〜第４の実施の形態で示したチップ積層体１１は、各半導体チップ１０間を第１の封止樹脂層（アンダーフィル材）１４で封止しているため、そのまま電子装置５に組み込むことが可能である。図１２は、所定の配線パターンが形成されたマザーボード５０上に、例えば第１の実施の形態で示したチップ積層体１１と、チップ積層体１１と異なるパッケージ方式、例えばＭＣＰ（Multi Chip Package）から成る電子部品５１とを実装した例を示している。
図１２に示すチップ積層体１１は、第１実施の形態と同様の手順で作成される。チップ積層体１１には、第１の実施の形態と同様に、その最上部の各バンプ電極１２上にワイヤバンプ１５を形成し、マザーボード５０上に接着部材２４、例えばＮＣＰを選択的に塗布した後、ボンディングツール１６０によりマザーボード５０上にチップ積層体１１を搭載し、熱圧着法等を用いてマザーボード５０の接続パッドとチップ積層体１１のワイヤバンプ１５とをそれぞれ接合すればよい。このとき、マザーボード５０とチップ積層体１１とは、マザーボード５０上に塗布された接着部材２４により接着固定される。
本実施形態によれば、第１の実施の形態〜第４の実施の形態で示したチップ積層体１１を電子装置５に組み込むことで、よりメモリ容量が大きい、あるいはより多くの機能を備えた小型の電子装置５が得られる。
以上、本発明者によってなされた発明を実施の形態に基づいて説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更が可能であることは言うまでもない。
例えば、第１の実施の形態〜第５の実施の形態では、貫通電極１３を有するメモリ回路が形成された半導体チップ１０を積載したチップ積層体１１を例にして説明したが、貫通電極１３を用いて半導体チップ１０どうしを接続する構成であれば、チップ積層体１１の半導体チップ１０には、メモリ回路やロジック回路が形成された半導体チップ等、どのような機能を備えた半導体チップを組み合わせてもよい。
また、第１の実施の形態〜第５の実施の形態では、４つの半導体チップ１０を積載したチップ積層体１１を例にして説明したが、貫通電極１３を用いて半導体チップ１０どうしを接続する構成であれば、半導体チップ１０の積載数はいくつであってもよい。
さらに、第１の実施の形態〜第５の実施の形態では、外部端子として金属ボール２２を用いるＢＧＡ型の半導体装置を例にして説明したが、本発明はＬＧＡ（Land Grid Array）等、他のパッケージ方式の半導体装置にも適用できる。
１、２、３、４ 半導体装置
５ 電子装置
１０ 半導体チップ
１０Ａ 機能拡張チップ
１１ チップ積層体
１２ バンプ電極
１３ 貫通電極
１４ 第１の封止樹脂層
１５ ワイヤバンプ
２０ 配線基板
２１ 接続パッド
２２ 金属ボール
２３ ランド
２４、３１、４１ 接着部材
２５ 第２の封止樹脂層
２６、３２ 製品形成部
３０ メタル基板
４２ ワイヤ
５０ マザーボード
５１ 電子部品
１００ 吸着ステージ
１０１ 凹部
１０２ 吸着孔
１０３ テーパ部
１１０、１６０、１９０ ボンディングツール
１２０ ステージ
１２１ 塗布用シート
１３０、１５０ ディスペンサ
１３１ アンダーフィル材
１４０ 収納冶具
１７０ マウントツール
１８０ ダイシングテープ
１８１ ダイシングブレード

Claims (8)

  1. 複数の半導体チップをそれぞれの貫通電極を接続しつつ積載し、
    前記積載された複数の半導体チップの周囲を覆うと共に前記半導体チップ間の隙間を埋める第１の封止樹脂層を形成し、
    前記積載された複数の半導体チップ及び前記第１の封止樹脂層を含むチップ積層体を所定の配線が形成された配線基板に接続固定する半導体装置の製造方法。
  2. 前記チップ積層体を前記配線基板へ接続固定後、前記配線基板上の前記チップ積層体全体を覆う第２の封止樹脂層を形成する請求項１記載の半導体装置の製造方法。
  3. 複数の半導体チップをそれぞれの貫通電極を接続しつつ積載し、
    前記積載された複数の半導体チップの周囲を覆うと共に前記半導体チップ間の隙間を埋める第１の封止樹脂層を形成し、
    前記積載された複数の半導体チップ及び前記第１の封止樹脂層を含むチップ積層体を支持基板に固定し、
    前記支持基板の固定面と対向する前記チップ積層体の表面を除いて、前記支持基板上の前記チップ積層体全体を覆う第２の封止樹脂層を形成し、
    前記支持基板の固定面と対向する前記チップ積層体の表面に、所定の配線が形成された配線基板を接続固定する半導体装置の製造方法。
  4. 前記チップ積層体を、前記半導体チップと異なる機能を備えた機能拡張チップを介して前記配線基板に接続固定する請求項１から３のいずれか１項記載の半導体装置の製造方法。
  5. 前記チップ積層体を複数作成し、
    前記チップ積層体に、さらに少なくとも１つのチップ積層体を積載する請求項１から４のいずれか１項記載の半導体装置の製造方法。
  6. 前記積載された複数の半導体チップを塗布用シート上に載置し、
    前記積載された複数の半導体チップにアンダーフィル材を供給し、
    前記積載された複数の半導体チップを前記塗布用シート上に載置した状態で前記アンダーフィル材を硬化させて前記第１の封止樹脂層を形成する請求項１から５のいずれか１項記載の半導体装置の製造方法。
  7. 前記塗布用シートが、
    前記アンダーフィル材に対する濡れ性が悪い材料から成る請求項６記載の半導体装置の製造方法。
  8. 貫通電極によって互いに接続された、積載された複数の半導体チップ、及び前記積載された複数の半導体チップの周囲を覆うと共に前記半導体チップ間の隙間を埋める第１の封止樹脂層を備えたチップ積層体と、
    前記チップ積層体と異なるパッケージ方式から成る電子部品と、
    前記チップ積層体及び前記電子部品が搭載されるマザーボードと、
    を有する電子装置。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012256679A (ja) * 2011-06-08 2012-12-27 Elpida Memory Inc 半導体装置及びその製造方法
KR20150044263A (ko) * 2013-10-16 2015-04-24 삼성전자주식회사 반도체 패키지 및 그 제조방법
US9029199B2 (en) 2012-06-22 2015-05-12 Ps4 Luxco S.A.R.L. Method for manufacturing semiconductor device
KR20160022862A (ko) 2013-06-21 2016-03-02 피에스4 뤽스코 에스.에이.알.엘. 반도체 장치
US9589947B2 (en) 2011-05-02 2017-03-07 Samsung Electronics Co., Ltd. Semiconductor packages and methods of manufacturing the same
KR20180003317A (ko) * 2016-06-30 2018-01-09 삼성전자주식회사 반도체 패키지 및 그 제조 방법

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI335059B (en) * 2007-07-31 2010-12-21 Siliconware Precision Industries Co Ltd Multi-chip stack structure having silicon channel and method for fabricating the same
TWI427753B (zh) * 2010-05-20 2014-02-21 Advanced Semiconductor Eng 封裝結構以及封裝製程
JP2012119368A (ja) * 2010-11-29 2012-06-21 Elpida Memory Inc 半導体装置の製造方法
US8969176B2 (en) * 2010-12-03 2015-03-03 Raytheon Company Laminated transferable interconnect for microelectronic package
JP2012142536A (ja) * 2010-12-13 2012-07-26 Elpida Memory Inc 半導体装置及びその製造方法
US20120268899A1 (en) * 2011-04-21 2012-10-25 Tessera Research Llc Reinforced fan-out wafer-level package
US8716065B2 (en) 2011-09-23 2014-05-06 Stats Chippac Ltd. Integrated circuit packaging system with encapsulation and method of manufacture thereof
US8698297B2 (en) 2011-09-23 2014-04-15 Stats Chippac Ltd. Integrated circuit packaging system with stack device
KR101906408B1 (ko) 2011-10-04 2018-10-11 삼성전자주식회사 반도체 패키지 및 그 제조 방법
FR2985367A1 (fr) * 2011-12-29 2013-07-05 3D Plus Procede de fabrication collective de modules electroniques 3d ne comportant que des pcbs valides
KR101896665B1 (ko) 2012-01-11 2018-09-07 삼성전자주식회사 반도체 패키지
KR102107961B1 (ko) 2013-11-14 2020-05-28 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
JP2015177062A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置の製造方法および半導体装置
JP2015177007A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体装置の製造方法及び半導体装置
US9397078B1 (en) * 2015-03-02 2016-07-19 Micron Technology, Inc. Semiconductor device assembly with underfill containment cavity
US9768149B2 (en) * 2015-05-19 2017-09-19 Micron Technology, Inc. Semiconductor device assembly with heat transfer structure formed from semiconductor material
US9935082B2 (en) 2015-12-29 2018-04-03 Micron Technology, Inc. Stacked semiconductor dies with selective capillary under fill
JP6753743B2 (ja) 2016-09-09 2020-09-09 キオクシア株式会社 半導体装置の製造方法
JP2019057529A (ja) * 2017-09-19 2019-04-11 東芝メモリ株式会社 半導体装置
US10867963B2 (en) * 2019-03-14 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Die stack structure and method of fabricating the same

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001053218A (ja) * 1999-08-10 2001-02-23 Toshiba Corp 半導体装置及びその製造方法
JP2005217205A (ja) * 2004-01-29 2005-08-11 Nec Electronics Corp チップ積層構成の３次元半導体装置及び該装置に用いられるスペーサチップ
JP2005244143A (ja) * 2004-03-01 2005-09-08 Hitachi Ltd 半導体装置
JP2006210629A (ja) * 2005-01-28 2006-08-10 Matsushita Electric Ind Co Ltd 半導体装置
JP2006278817A (ja) * 2005-03-30 2006-10-12 Oki Electric Ind Co Ltd 積層構造体の形成方法及びその方法を使用した半導体装置の製造方法
JP2006319243A (ja) * 2005-05-16 2006-11-24 Elpida Memory Inc メモリモジュールおよびその製造方法
JP2007165832A (ja) * 2005-11-16 2007-06-28 Alps Electric Co Ltd 電子部品の実装構造、及びその実装方法
JP2008118140A (ja) * 2006-11-03 2008-05-22 Samsung Electronics Co Ltd 反り防止用の補強部材が基板に連結された半導体チップスタックパッケージ
WO2008108334A1 (ja) * 2007-03-06 2008-09-12 Nikon Corporation 半導体装置及び該半導体装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6800930B2 (en) * 2002-07-31 2004-10-05 Micron Technology, Inc. Semiconductor dice having back side redistribution layer accessed using through-silicon vias, and assemblies
US7141452B2 (en) * 2003-12-01 2006-11-28 Intel Corporation Methods of reducing bleed-out of underfill and adhesive materials
JP4983049B2 (ja) * 2005-06-24 2012-07-25 セイコーエプソン株式会社 半導体装置および電子機器
US7807505B2 (en) * 2005-08-30 2010-10-05 Micron Technology, Inc. Methods for wafer-level packaging of microfeature devices and microfeature devices formed using such methods
KR100743648B1 (ko) * 2006-03-17 2007-07-27 주식회사 하이닉스반도체 웨이퍼 레벨 시스템 인 패키지의 제조방법
US8101460B2 (en) * 2008-06-04 2012-01-24 Stats Chippac, Ltd. Semiconductor device and method of shielding semiconductor die from inter-device interference

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001053218A (ja) * 1999-08-10 2001-02-23 Toshiba Corp 半導体装置及びその製造方法
JP2005217205A (ja) * 2004-01-29 2005-08-11 Nec Electronics Corp チップ積層構成の３次元半導体装置及び該装置に用いられるスペーサチップ
JP2005244143A (ja) * 2004-03-01 2005-09-08 Hitachi Ltd 半導体装置
JP2006210629A (ja) * 2005-01-28 2006-08-10 Matsushita Electric Ind Co Ltd 半導体装置
JP2006278817A (ja) * 2005-03-30 2006-10-12 Oki Electric Ind Co Ltd 積層構造体の形成方法及びその方法を使用した半導体装置の製造方法
JP2006319243A (ja) * 2005-05-16 2006-11-24 Elpida Memory Inc メモリモジュールおよびその製造方法
JP2007165832A (ja) * 2005-11-16 2007-06-28 Alps Electric Co Ltd 電子部品の実装構造、及びその実装方法
JP2008118140A (ja) * 2006-11-03 2008-05-22 Samsung Electronics Co Ltd 反り防止用の補強部材が基板に連結された半導体チップスタックパッケージ
WO2008108334A1 (ja) * 2007-03-06 2008-09-12 Nikon Corporation 半導体装置及び該半導体装置の製造方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9589947B2 (en) 2011-05-02 2017-03-07 Samsung Electronics Co., Ltd. Semiconductor packages and methods of manufacturing the same
KR101739945B1 (ko) * 2011-05-02 2017-06-09 삼성전자주식회사 반도체 패키지 및 이를 제조하는 방법
US11211363B2 (en) 2011-06-08 2021-12-28 Longitude Licensing Limited Semiconductor device having through silicon vias and manufacturing method thereof
US11817427B2 (en) 2011-06-08 2023-11-14 Longitude Licensing Limited Semiconductor device having through silicon vias and manufacturing method thereof
JP2012256679A (ja) * 2011-06-08 2012-12-27 Elpida Memory Inc 半導体装置及びその製造方法
US9515037B2 (en) 2011-06-08 2016-12-06 Longitude Semiconductor S.A.R.L. Semiconductor device having through silicon vias and manufacturing method thereof
US9029199B2 (en) 2012-06-22 2015-05-12 Ps4 Luxco S.A.R.L. Method for manufacturing semiconductor device
KR20160022862A (ko) 2013-06-21 2016-03-02 피에스4 뤽스코 에스.에이.알.엘. 반도체 장치
DE112014002910B4 (de) 2013-06-21 2020-08-06 Longitude Licensing Ltd. Verfahren zum Detektieren der Ausrichtung von in Z-Richtung gestapelter mehrerer Halbleiterchips eines Halbleiterbauelements
KR102084540B1 (ko) * 2013-10-16 2020-03-04 삼성전자주식회사 반도체 패키지 및 그 제조방법
KR20150044263A (ko) * 2013-10-16 2015-04-24 삼성전자주식회사 반도체 패키지 및 그 제조방법
KR20180003317A (ko) * 2016-06-30 2018-01-09 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR102570582B1 (ko) * 2016-06-30 2023-08-24 삼성전자 주식회사 반도체 패키지 및 그 제조 방법

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Publication number Publication date
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