JP2006319243A - メモリモジュールおよびその製造方法 - Google Patents

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Abstract

【課題】 薄片化したチップの機械的強度を向上させたメモリモジュールを提供する。
【解決手段】 情報を格納するためのメモリコアチップ１０ａ〜１０ｄと、データの入出力を制御するインターフェースチップ３０と、外部との間でデータを送受信するインターポーザチップ４０と、インターポーザチップの最近傍に設けられた外部接続用端子４６とを有するメモリモジュールにおいて、インターフェースチップ３０の最近傍に放熱板２０が設けられ、インターポーザチップ４０は、メモリコアチップと同質の半導体材料を基板とし、一方の面に外部接続用端子を保持するためのランド４１、外部用接続端子に接続された配線４４、および配線を絶縁するための絶縁膜が一体形成されている構成である。
【選択図】 図１

Description

本発明は、半導体メモリチップを有するメモリモジュールおよびその製造方法に関する。
従来、シリコン等の半導体に回路が形成されたチップに貫通電極を設けて、複数個のＬＳＩ（Large Scale Integrated circuit）を積層するための構造や製造方法が開示されている（特許文献１、特許文献２参照）。これらの開示技術では、積層されるＬＳＩや搭載基板は、全てチップ状に個片化された後、各々のチップに設けられた接続電極を用いて順次積層していき、所望の機能を有するメモリモジュールを形成するものである。
特開昭６３−１５６３４８号公報 特開２００２−１７０９１９号公報
上記文献の開示技術では、バンプ同士を接合または熱圧着する際、最下層のチップには繰り返し力がかかるため、チップが破壊するおそれがある。メモリモジュール全体の厚みを薄くしようとして、チップの厚みを薄くするほど破壊される可能性が高くなる。
また、メモリモジュールは複数のチップが積層されているため、メモリモジュールを動作させたとき、これらの複数のチップからの熱による影響を考慮する必要がある。
本発明は上述したような従来の技術が有する問題点を解決するためになされたものであり、薄片化したチップの機械的強度を向上させたメモリモジュールおよびその製造方法を提供することを目的とする。
上記目的を達成するための本発明のメモリモジュールは、情報を格納するためのメモリコアチップと、該メモリコアチップのデータの入出力を制御するインターフェースチップと、該インターフェースチップと外部との間で前記データを送受信するインターポーザチップと、外部と電気的に接続するために該インターポーザチップの最近傍に設けられた外部接続用端子とを有するメモリモジュールにおいて、
前記メモリコアチップ、前記インターフェースチップおよび前記インターポーザチップのうち該インターフェースチップの最近傍に放熱板が設けられ、
前記インターポーザチップは、前記メモリコアチップと同質の半導体材料を基板とし、該インターポーザチップの一方の面に前記外部接続用端子を保持するためのランド、該外部用接続端子に接続された配線、および該配線を絶縁するための絶縁膜が一体形成されている構成である。
また、本発明のメモリモジュールは、情報を格納するためのメモリコアチップと、該メモリコアチップのデータの入出力を制御するインターフェースチップと、該インターフェースチップと外部との間で前記データを送受信するインターポーザチップと、外部と電気的に接続するために該インターポーザチップの最近傍に設けられた外部接続用端子とを有するメモリモジュールにおいて、
前記メモリコアチップ、前記インターフェースチップおよび前記インターポーザチップのうち該インターフェースチップの最近傍に放熱板が設けられ、
前記インターポーザチップは、前記メモリコアチップと同質の半導体材料の基板に、該基板よりも厚みが薄く、かつ前記外部接続用端子を保持するためのランドと該外部用接続端子に接続された配線とが予め形成された樹脂テープまたは樹脂基板が貼り合わされている構成である。
本発明によれば、発熱量の多いインターフェースチップの最近傍に放熱板が設けられているため、動作により発生する熱を効率よく放出することが可能となる。また、インターポーザチップにメモリコアチップと同質の半導体材料を基板として用いているため、メモリモジュールの動作温度範囲において両チップの熱膨張率が異なる場合に発生する熱歪みやゆがみが抑制される。そのため、ランド、配線および絶縁膜を一体形成するか、または、これらの構成が予め形成された樹脂テープもしくは樹脂基板を基板に貼り合わせ、インターポーザチップの下面全体に外部接続用端子を設けることが可能となる。
また、上記本発明のメモリモジュールにおいて、前記メモリコアチップ、前記インターフェースチップおよび前記インターポーザチップを含む積層チップにおける全てのチップの側壁が樹脂で覆われていてもよい。
本発明によれば、インターポーザチップも含めて積層チップのチップ側壁を全て樹脂で覆っているので、インターポーザチップの剥がれや隙間からの水分の浸入を防げる。
一方、上記目的を達成するために本発明のメモリモジュールの製造方法は、情報を格納するためのメモリコアチップと該メモリコアチップのデータの入出力を制御するインターフェースチップと該インターフェースチップと外部との間で前記データを送受信するインターポーザチップとを有するメモリモジュールの製造方法において、
前記インターフェースチップのバンプ形成面の反対側の面を支持体に接着する工程と、
前記インターフェースチップの前記バンプ形成面に前記メモリコアチップを載せ、該インターフェースチップおよび該メモリコアチップのバンプ同士を熱圧着する工程と、
前記メモリコアチップ上に前記インターポーザチップを載せ、該メモリコアチップおよび該インターポーザチップのバンプ同士を熱圧着する工程と、
を有するものである。
本発明によれば、インターフェースチップを支持体に接着し、チップを積層しているため、積層するチップ間でバンプ同士を熱圧着する際、外から加えられる力が支持体で受け止められ、インターフェースチップにかかる負荷が軽減する。
また、上記本発明のメモリモジュールの製造方法において、
前記支持体に前記インターフェースチップを接着する工程で複数の該インターフェースチップを該支持体に接着し、
前記メモリコアチップおよび前記インターポーザチップの熱圧着工程の後、前記インターフェースチップ、該メモリコアチップおよび該インターポーザチップの積層チップの側面を樹脂封止する工程と、
前記樹脂封止を行った積層チップに対応して前記支持体を切断する工程と、
を有することとしてもよい。
本発明によれば、面積の大きな支持体を使用して、その面の縦横に多数のモジュールを形成し、最後に個別のモジュールに切り離すようにしているので、モールド工程に要する工数が個別にモールドする場合よりも低減する。
本発明では、放熱板が放熱フィンとして機能するため、インターフェースチップから発生する熱を効率よく放出するだけでなく、メモリモジュール全体が高熱になるのを防ぎ、高温動作による不良の発生を抑制する。また、インターポーザチップとメモリコアチップに同質の材料の基板を用いているため、熱膨張率の違いにより発生する熱歪みやゆがみが抑制され、インターポーザチップの最近傍に外部接続用端子を高密度に設けることができる。さらに、放熱板を支持体として活用するので外から加えられる力に対する機械的強度が大きくなり、薄い半導体チップを積層することができる。
本発明のメモリモジュールは、動作することにより発生する熱を放出するための放熱板がインターフェースチップの近傍に設けられ、かつ、熱による熱歪みやゆがみの発生を抑制するためにインターポーザチップの土台となる基板にメモリコアチップと同質の半導体材料を用いることを特徴とする。また、本発明のメモリモジュールの製造方法では、この放熱板がチップの機械的強度を大きくするための支持体となることを特徴とする。また、１つの支持体をベースにして複数のメモリモジュールを作製することを特徴とする。
以下に、本実施例のメモリモジュールの構成について説明する。本実施例は、積層するメモリをＤＲＡＭ（Dynamic Random Access Memory）とする。
図１は本実施例のメモリモジュールの一構成例を示す断面模式図である。
図１に示すように、本実施例のメモリモジュールは、情報を格納するためのメモリコアチップ１０ａ〜１０ｄと、外部と信号を送受信するためのインターポーザチップ４０と、インターポーザチップ４０から受信する制御信号に対応してメモリコアチップ１０ａ〜１０ｄとのデータの送受信を制御するインターフェースチップ３０とを有する。外部からの力に対してチップ破壊を防止するために、チップ間にアンダーフィル５０が埋め込まれている。アンダーフィル５０の外側にモールド樹脂５２が設けられている。アンダーフィル５０はチップ間のすき間に水分が入り込むのを防ぐ。モールド樹脂５２は、インターフェースチップ３０、メモリコアチップ１０ａ〜１０ｄと、インターポーザチップ４０の側面を覆うようにモールドされている。これにより、モールド樹脂５２とインターポーザチップ４０の界面に発生する剥離力を低減してメモリモジュールの機械的強度を強くする。また、界面から水分が浸入するのを防止して耐湿性および耐水性を向上させ、α線によるソフトエラーの発生を抑制するなど信頼性を向上させる。
インターフェースチップ３０はＤＲＡＭの信号制御を行う。インターフェースチップ３０の回路形成面の反対側の面には接着層（不図示）を介して放熱板として機能するリードフレーム２０（支持体）が貼り付けられている。接着層には厚さ１５μｍのポリイミドテープを使用した。リードフレーム２０は、メモリモジュールの動作により発生する熱を大気中に放出するための放熱板となる。インターフェースチップ３０は裏面全体がリードフレーム２０と接着されているため、インターフェースチップ３０に発生する熱は裏面からリードフレーム２０により速く伝導し、放出される。発熱量の多いインターフェースチップ３０の最近傍に放熱板が設けられているため、インターフェースチップ３０の動作により発生する熱を効率よく放出することが可能となる。
また、リードフレーム２０は、メモリモジュールの製造過程においてインターフェースチップ３０の支持体となる。支持体としての機能については後述する。リードフレーム２０の材質は、支持体として強度がより大きく、かつ放熱板として熱伝導率がより高いものが望ましい。本実施例では、リードフレーム２０として４２アロイ（Fe-42%Ni）の金属を用いている。なお、メモリコアチップの積層数は何層であってもよいが、本実施例では４層とする。また、以下では、メモリコアチップ１０ａ〜１０ｄに共通する内容については、符号１０を用いるものとする。
メモリコアチップ１０には貫通電極１２が設けられている。貫通電極１２は上下にそれぞれバンプを有し、メモリコアチップ１０は積層される他のメモリコアチップ１０と貫通電極１２で電気的に接続される。図１には貫通電極１２のバンプのみ図に示している。貫通電極１２には自チップ内の内部回路に接続されていないものと、内部回路に接続されているものとがある。内部回路に接続されていない貫通電極１２は、インターポーザチップ４０およびインターフェースチップ３０の間で信号およびデータを送受信するために用いられる。内部回路に接続されている貫通電極１２の一部は自チップのデータ入出力のために用いられる。本実施例では、インターフェースチップ３０およびメモリコアチップ１０の厚みを５０μｍとしているが、これらのチップの厚みは１００μｍ以下であればよい。これらのチップの厚みが１００μｍよりも厚くなると、メモリモジュール全体の厚みが大きくなってしまうからである。
インターポーザチップ４０は、外部と電気的に接続するための外部接続用端子となる半田ボール４６と、半田ボール４６をインターポーザチップ４０に搭載するためのランド４１とを有する。半田ボール４６はランド４１、配線４４および埋込導電部４５を介してメモリコアチップ１０ｄの貫通電極１２と電気的に接続されている。
また、図１に示すインターポーザチップ４０は、メモリコアチップ１０と同質の材料の半導体基板で作られており、半導体基板中を貫通する電極が高密度に設けられている。また、その半導体基板の少なくとも一方の面には電極ピッチを変換するための配線４４が設けられている。
また、インターポーザチップ４０は、図１に示すように絶縁膜、配線４４およびランド４１が半導体基板と一体で形成されている。その形成方法については後述するが、これらの構成を半導体基板よりも膜厚の薄い樹脂テープまたは樹脂基板に形成した後、半導体基板に貼り合わせてもよい。このようにしてインターポーザチップ４０をメモリコアチップ１０ａ〜１０ｄと積層してモジュールを形成した場合に、両者の熱膨張率の違いから生じる熱歪みやゆがみの発生が少なくなる。その結果、チップの下面全体に半田ボール４６などの外部接続用端子を設けることが可能となる。発明者の検討により、上述のように形成したインターポーザチップ４０の合計の厚さは、０．１ｍｍ以下であって、メモリコアチップ１０の厚さ以上とすることが、機械的強度とモジュール全体の厚さの双方を満足できて好ましいことを確認している。したがって、上記構成により多数の半田ボール４６をチップの真下にも設けることができ、外部用接続端子を高密度に設けたメモリモジュールを実現できる。
また、インターフェースチップ３０とメモリコアチップ１０ａ〜１０ｄとインターポーザチップ４０とを含む積層チップを樹脂成形する際にインターポーザチップ４０も含めて全てのチップの側壁を樹脂で覆うように構成している。そのため、メモリモジュールの強度が増すとともに、インターポーザチップ４０の剥がれや隙間からの水分の浸入を防ぎ、メモリモジュールの信頼性が向上する。
なお、図１に示す半田ボール４６の大きさはインターポーザチップ４０の横方向のサイズと比較して実際よりも拡大している。また、インターフェースチップ３０およびメモリコアチップ１０の回路を図に示すことを省略している。他の図についても同様である。
図２はメモリモジュールの断面と平面図を対応させた図である。図２（ａ）が側面図であり、図２（ｂ）が平面図である。
図２（ａ）では、インターポーザチップ４０の半田ボール４６形成面を図の上側に示している。図２（ａ）に示すメモリモジュールでは、全体の厚みが１ｍｍであり、インターポーザチップ４０の厚みが０．１ｍｍである。また、図２（ａ）に示すように、インターフェースチップ３０の幅は１０ｍｍである。半田ボール４６の直径は０．４ｍｍであり、図１と同様に、メモリモジュールの横方向の長さに比較して半田ボール４６を大きく表示している。
図２（ｂ）に示すように、インターポーザチップ４０の半田ボール４６の形成面から見ると、成形したモールド樹脂５２の外形がインターポーザチップ４０よりも大きく、さらに、リードフレーム２０の外形がモールド樹脂５２よりも大きい。なお、本実施例ではリードフレーム２０の面積をインターポーザチップ４０よりも大きくしているが、リードフレーム２０はインターポーザチップ４０やモールド樹脂５２と同等の大きさであってもよい。インターポーザチップ４０と同等の大きさにする場合はリードフレーム２０をリードで吊る構成が考えられる。リードフレーム２０の面積は大きいほど放熱性が向上する。
次に、本実施例のメモリモジュールの動作について簡単に説明する。
読み出し動作は以下のような手順となる。データ読み出しの制御信号が外部から半田ボール４６を介してインターポーザチップ４０に入力されると、メモリコアチップ１０ａ〜１０ｄの貫通電極１２を介して制御信号がインターフェースチップ３０に入力される。続いて、インターフェースチップ３０は貫通電極１２を介してメモリコアチップ１０にデータ読み出しの指示信号と、アドレス指定信号を送出する。そして、メモリコアチップ１０ａ〜１０ｄのうち所定のメモリコアチップ１０を動作状態にすることで、指定されたアドレスのデータが貫通電極１２を介してインターフェースチップ３０に出力される。インターフェースチップ３０は受信したデータを貫通電極１２を介してインターポーザチップ４０に送出する。
一方、書き込み動作は以下のような手順となる。データ書き込みの制御信号が外部から半田ボール４６を介してインターポーザチップ４０に入力されると、制御信号がメモリコアチップ１０ａ〜１０ｄの貫通電極１２を介してインターフェースチップ３０に入力される。インターフェースチップ３０は貫通電極１２を介してメモリコアチップ１０にデータ書き込みの指示信号と、アドレス指定信号を送出する。そして、メモリコアチップ１０ａ〜１０ｄのうち所定のメモリコアチップ１０を動作状態することで、外部から貫通電極１２を介してデータが動作状態のメモリコアチップ１０に入力され、データが書き込まれる。
本実施例のメモリモジュールは、メモリモジュールの動作により発生する熱が貫通電極１２およびアンダーフィル５０を介してインターフェースチップ３０に伝わり、リードフレーム２０から大気中に放出される。また、上述したようにインターフェースチップ３０がインターポーザチップ４０およびメモリコアチップ１０と信号およびデータを送受信することで、インターフェースチップ３０の発熱量が他のチップに比べて多い。リードフレーム２０がより発熱量の多いインターフェースチップ３０に密着しているため、インターフェースチップ３０で発生する熱が効率よく大気中に拡散する。
本発明では、積層した複数のチップのうちインターフェースチップ３０の最近傍に設けられたリードフレーム２０が放熱フィンとして機能する。そのため、インターフェースチップ３０から発生する熱を効率よく放出するだけでなく、メモリモジュール全体が高熱になるのを防ぎ、高温動作による不良の発生を抑制する。
次に、図１に示したメモリコアチップ１０の作製方法について説明する。
図３はメモリコアチップの作製方法を説明するための断面図である。
半導体基板５に保護膜１８を形成した後、リソグラフィ工程およびエッチング工程により、保護膜１８を貫通し、かつ半導体基板５に深さ５０μｍ以上に達する開孔を形成する。続いて、開孔内に導電性材１５を埋め込み、しかる後に従来と同様にして半導体基板５にＤＲＡＭの回路を形成する。そして、導電性材１５の上に電極パッドとしてバンプ１４を形成する。このようにして得られた半導体基板の断面図を図３（ａ）に示す。なお、半導体基板５の回路形成面を表（おもて）面とし、その反対側の面を裏面とする。また、ここではバンプ１４にＡｕ／Ｃｕを用い、導電性材１５にポリシリコンを用いた。
続いて、半導体基板５の表面側に支持基板１７を貼り付け、半導体基板５の厚みが５０μｍになるまで基板裏面をＢＧ（バックグラインド）法で研磨する。図３（ｂ）に示すように、埋め込まれた導電性材１５が裏面側で露出したらＢＧ法による研磨を停止し、続いて、裏面側に絶縁膜１９を形成する。その際、導電性材１５の頂部を露出させる。そして、導電性材１５の露出した頂部に電極パッドとしてバンプ１３を形成する（図３（ｃ））。バンプ１３にＳｎ／Ｃｕを用いた。このようにして、表面側のバンプ１４と裏面側のバンプ１３とを導電性材１５で接続した貫通電極１２を形成する。その後、支持基板１７を取り外し、チップ状に個片化するためのダイシング処理を行う（図３（ｄ））。このようにして４枚のメモリコアチップ１０ａ〜１０ｄを作製する。なお、図３（ｄ）以降の図では、導電性材１５を図に示すことを省略する。
次に、図１に示したインターポーザチップ４０の作製方法について説明する。
図４はインターポーザチップの作製方法を説明するための断面図である。
リソグラフィ工程およびエッチング工程により半導体基板６の表面から０．１ｍｍ以上の深さまで径１０μｍの開孔を形成した後、開孔に導電性材を埋め込んで埋込導電部４５を形成する。なお、図の上側を半導体基板６の表（おもて）面とし、反対側を裏面とする。続いて、所定のパターンの配線４４をリソグラフィ工程とめっき工程を用いて次のようにして形成する。絶縁膜４２には感光性ポリイミドを用いて、露光および現像により層間にバイアホール（Via Hole）を設ける。配線４４を銅などの金属メッキ工程で形成し、配線４４の一方の端を埋込導電部４５に接続し、他方の端をランド４１に接続する。このようにして、全体として半導体基板と、絶縁膜４２、配線４４およびランド４１とを一体形成している（図４（ａ））。
なお、上記感光性ポリイミドの塗布または貼り付けと、露光および現像と、金属メッキ工程とを複数回繰り返すことによって、多層配線にしてもよい。ランド４１についても、表面層に金属メッキ工程を行いパターニングして形成している。また、上述以外の方法として、インターポーザ用の半導体基板を加工後、この半導体基板よりも厚みが薄く、かつ予め配線パターンやランドを形成した樹脂テープまたは樹脂基板をその半導体基板に貼り合せてもよい。樹脂テープまたは樹脂基板のいずれの場合でも、半導体基板よりも厚みが薄いので、両者を貼り合わせると、熱膨張率は半導体基板によって支配され、上述の熱歪みやゆがみの発生を防止できる。
次に、支持基板４７を絶縁膜４２上に貼り付け、埋込導電部４５が露出するまで基板裏面をＢＧ法で削る（図４（ｂ））。続いて、基板裏面側に絶縁膜４８を形成して埋込導電部４５を除く基板裏面を覆う（図４（ｃ））。埋込導電部４５の露出部分にスズ（Ｓｎ）４９をめっきする。その後、支持基板４７を取り外し、チップ状に個片化するためのダイシング処理を行ってインターポーザチップ４０を作製する（図４（ｄ））。
上述の方法により、厚さが０．１ｍｍ以下と薄く、埋込導電部４５の径が１０μｍで、ピッチが２０μｍ以下となる高密度のインターポーザチップ４０を得ることができる。
次に、メモリモジュールの組み立て方法について説明する。
図５はインターフェースチップにメモリコアチップを積層するまでの工程を説明するための図である。
ＤＲＡＭの信号制御を行うためのインターフェース回路および外部との電気的接続をとるためのバンプ３２が形成された半導体基板７のバンプ３２形成面側に支持基板３７を貼り付ける（図５（ａ））。なお、バンプ３２形成面を表（おもて）面とし、反対側の面を裏面とする。そして、半導体基板７の厚みが５０μｍになるまで半導体基板７の裏面をＢＧ法で削る。その後、支持基板３７を取り外し、チップ状に個片化するためのダイシング処理を行ってインターフェースチップ３０を作製する（図５（ｂ））。
図５（ｃ）に示すように、インターフェースチップ３０の表面側を上にしてインターフェースチップ３０の裏面側をリードフレーム板２１に接着層（不図示）を介して接着する。リードフレーム板２１は切断前のリードフレーム２０が複数接続された板状のものである。続いて、図５（ｄ）に示すように、メモリコアチップ１０ａの回路形成面を上向きにして、メモリコアチップ１０ａのバンプ１３とインターフェースチップ３０のバンプ３２とを位置合わせする。そして、インターフェースチップ３０の上にメモリコアチップ１０ａを載せ、バンプ同士を熱圧着する。加熱温度は２３０〜２４０℃である。その後、メモリコアチップ１０ａの場合と同様にしてメモリコアチップ１０ｂ、１０ｃ、１０ｄを順に積み重ねてバンプ同士を熱圧着する。熱圧着の際にインターフェースチップ３０にかかる力がリードフレーム板２１で支持される。
図６は半田ボール形成までの工程を説明するための図である。
図６（ａ）に示すように、メモリコアチップ１０ｄのバンプ１４とインターポーザチップ４０の埋込導電部４５との位置合わせをして、メモリコアチップ１０ｄの上にインターポーザチップ４０を載せる。そして、バンプ１４と埋込導電部４５とを熱圧着する。続いて、チップ間のすき間を埋めるとともに、インターフェースチップ３０およびメモリコアチップ１０ａ〜１０ｄの側面を覆うアンダーフィル５０を成形する（図６（ｂ））。１０μｍ程度のすき間に浸透させるために、アンダーフィル５０にはモールド樹脂５２に比べて粘度の低い樹脂を用いている。
その後、インターポーザチップ４０のランド４１形成面以外の露出面とアンダーフィル５０の側壁を覆うモールド樹脂５２を成形する。モールド樹脂５２がインターポーザチップ４０のランド４１形成面以外の面とインターフェースチップ３０およびメモリコアチップ１０の側壁を囲むことで、内部に水分が侵入するのを防げる。さらに、ランド４１に半田ボール４６を形成した後、リードフレーム板２１を切断してメモリモジュールを個片化する（図６（ｃ））。
図７はメモリモジュールを個片化する前のリードフレーム板を示す平面図である。
図７には、１枚のリードフレーム板２１で１２個のメモリモジュールを組み立てた状態を示す。この図では半田ボールを図に示すことを省略している。図５および図６を参照して単体のメモリモジュールを形成する工程を説明したが、これらの工程を同一のリードフレーム板２１でメモリモジュール毎に行う。図６（ａ）の工程まで行った後、図７に示すように、インターフェースチップ３０、メモリコアチップ１０ａ〜１０ｄおよびインターポーザチップ４０の積層チップに対してアンダーフィル５０およびモールド樹脂５２の成形を１２個分一括して行う。その後、図７に示すリードフレーム板２１に対して、リードフレーム板２１を積層チップに対応して切断し、図６（ｃ）に示したようにモジュール毎に分離する。
本実施例のメモリモジュールの製造方法では、インターフェースチップ３０を個片化した後、インターフェースチップ３０の裏面を支持体となるリードフレーム２０に接着しているため、インターフェースチップ３０に外から加えられる力に対する機械的強度が大きくなる。インターフェースチップ３０の上にメモリコアチップ１０を積層してバンプ同士を熱圧着する際、インターフェースチップ３０の表面側にかかる力がチップの裏面全体を介してリードフレーム２０で支えられるため、薄くて機械的強度の小さいチップが破壊するのを防げる。また、リードフレーム２０は上述したようにメモリモジュールの放熱板として機能するため、リードフレーム２０をインターフェースチップ３０から引き剥がす必要がない。
この場合、リードフレーム２０は脆性の大きいシリコン等の半導体を機械的に補強するため可撓性の大きい金属で、高い熱伝導度を有する材料が好ましいが、このような材料は一般的に熱膨張係数も大きい。リードフレーム２０の熱膨張係数が大きいと、この上に貼り付けたシリコン等の半導体チップとの間に温度変化によって大きな応力が発生するため、チップが破壊される可能性があり、信頼性上好ましくない。そこで、リードフレーム２０の材料としては鉄５８％、ニッケル４２％の４２アロイ合金を用いることが好ましい。この合金は熱伝導度14.6Ｗ／ｍ・Ｋ、熱膨張係数が5.6×10-6／Ｋとシリコン（熱伝導度168Ｗ／ｍ・Ｋ、熱膨張係数が2.6×10-6／Ｋ）に比べて熱伝導は低いものの、熱膨張係数の差は比較的小さく、金属材料の中では所望の特性を満足できる。このように、全ての特性を満足できる材料は少ないが、機械的性質、熱伝導度、熱膨張係数が必要な条件を満足できれば、ステンレスや銅合金など他の材料をリードフレーム２０として用いることも可能である。
また、チップの積層方法として機械的強度に優れたリードフレーム２０をベースとして積層する方法を用いたために、厚さが０．０５ｍｍ以下の薄いメモリコアチップ１０を積層することが可能となった。従来方法ではチップ厚さが０．１ｍｍ以下になると積層途中でチップ割れが生じて積層できない場合があった。一方、高密度実装を必要とする携帯機器等への用途が拡がっているために、半導体パッケージに対する高さ制限は厳しくなっている。最近ではパッケージの高さとして１．２ｍｍ以下が要求されている。半田ボール４６の高さを０．４ｍｍ、リードフレーム２０の厚さを０．１２ｍｍ、インターポーザチップ４０の厚さを０．１ｍｍとすると、残る寸法余裕は０．５８ｍｍとなり、０．１ｍｍ厚さのメモリコアチップは最大５層しか積層できない。これが０．０５ｍｍ厚さのチップまで積層可能となれば１０層の積層が可能となり、大幅な高密度パッケージの実現が可能となる。
モールド工程については、一般的には個片化されたモジュールを個別にモールドすることは難しい。モールドが可能な場合もハンドリング等の工数が多くなり、コスト増の原因となる。これに対して、本実施例では、支持体となるリードフレーム板２１にメモリモジュールを複数作製し、一括して樹脂成形を行ってからリードフレーム板２１をモジュール毎に切断している。複数のメモリモジュールに対して一括して樹脂成形を行っているため、モールド工程に要する工数が個別にモールドする場合よりも大幅に低減する。本実施例の製造方法は大量生産に適した方法である。
本発明では、厚みの薄いチップであってもチップに支持体を接着することで、チップに加えられる力が支持体で受け止められ、チップにかかる負荷が軽減し、外から加えられる力に対する機械的強度が大きくなる。その結果、チップを積層して加圧する際にチップが破壊されるのを防止する。また、１枚の支持体にメモリモジュールを複数作製すれば、複数のメモリモジュールに対して樹脂成形を一括して行うことが可能である。そのため、モールド工程に要する工数を大幅に低減でき、メモリモジュール製造の低コスト化が可能になるとともに、生産性が向上する。
なお、メモリコアチップ１０は複数層に限らず単層であってもよい。
本実施例のメモリモジュールの一構成例を示す断面模式図である。 本実施例のメモリモジュールの側面および平面を示す図である。 メモリコアチップの作製方法を説明するための断面図である。 インターポーザチップの作製方法を説明するための断面図である。 メモリモジュールの組み立て方法を説明するための図である。 メモリモジュールの組み立て方法を説明するための図である。 リードフレーム板の一構成例を示す平面図である。
符号の説明
５、６、７ 半導体基板
１０ａ〜１０ｄ メモリコアチップ
１２ 貫通電極
１３、１４、３２ バンプ
１５ 導電性材
１７、３７、４７ 支持基板
１８ 保護膜
１９、４６、４８ 絶縁膜
２０ リードフレーム（支持体）
３０ インターフェースチップ
４０ インターポーザチップ
４１ ランド
４４ 配線
４５ 埋込導電部
４６ 半田ボール
４９ スズ
５０ アンダーフィル
５２ モールド樹脂

Claims (14)

  1. 情報を格納するためのメモリコアチップと、該メモリコアチップのデータの入出力を制御するインターフェースチップと、該インターフェースチップと外部との間で前記データを送受信するインターポーザチップと、外部と電気的に接続するために該インターポーザチップの最近傍に設けられた外部接続用端子とを有するメモリモジュールにおいて、
    前記メモリコアチップ、前記インターフェースチップおよび前記インターポーザチップのうち該インターフェースチップの最近傍に放熱板が設けられ、
    前記インターポーザチップは、前記メモリコアチップと同質の半導体材料を基板とし、該インターポーザチップの一方の面に前記外部接続用端子を保持するためのランド、該外部用接続端子に接続された配線、および該配線を絶縁するための絶縁膜が一体形成されていることを特徴とするメモリモジュール。
  2. 情報を格納するためのメモリコアチップと、該メモリコアチップのデータの入出力を制御するインターフェースチップと、該インターフェースチップと外部との間で前記データを送受信するインターポーザチップと、外部と電気的に接続するために該インターポーザチップの最近傍に設けられた外部接続用端子とを有するメモリモジュールにおいて、
    前記メモリコアチップ、前記インターフェースチップおよび前記インターポーザチップのうち該インターフェースチップの最近傍に放熱板が設けられ、
    前記インターポーザチップは、前記メモリコアチップと同質の半導体材料の基板に、該基板よりも厚みが薄く、かつ前記外部接続用端子を保持するためのランドと該外部用接続端子に接続された配線とが予め形成された樹脂テープまたは樹脂基板が貼り合わされていることを特徴とするメモリモジュール。
  3. 前記インターポーザチップにおける前記外部接続用端子が形成された面と反対側に、少なくとも１以上の前記メモリコアチップが積層され、さらに１以上の該メモリコアチップの最上層チップ上に前記インターフェースチップおよび前記放熱板が順に積層されていることを特徴とする請求項１または２に記載のメモリモジュール。
  4. 前記メモリコアチップ、前記インターフェースチップおよび前記インターポーザチップを含む積層チップにおける全てのチップの側壁が樹脂で覆われていることを特徴とする請求項３に記載のメモリモジュール。
  5. 前記樹脂は、前記積層チップのすき間を埋める第１の樹脂と、該第１の樹脂よりも外側に設けられ、少なくとも前記インターポーザチップの外部接続用端子形成面と前記放熱板における前記インターフェースチップの積層面の反対側の面とを除いてモジュールの外形を構成する、該第１の樹脂よりも粘度の高い第２の樹脂とを有することを特徴とする請求項４に記載のメモリモジュール。
  6. 前記メモリコアチップは、上層および下層の少なくともいずれか一方のチップと電気的に接続するための貫通電極を有することを特徴とする請求項３から５のいずれか１項に記載のメモリモジュール。
  7. 前記メモリコアチップおよび前記インターポーザチップの前記基板の半導体材料がシリコンであることを特徴とする請求項１から６のいずれか１項に記載のメモリモジュール。
  8. 前記放熱板は鉄を主成分とする金属材料であることを特徴とする請求項１から７のいずれか１項に記載のメモリモジュール。
  9. 前記インターポーザチップの厚さは、０．１ｍｍ以下であり、前記メモリコアチップよりも厚いことを特徴とする請求項３から８のいずれか１項に記載のメモリモジュール。
  10. 情報を格納するためのメモリコアチップと該メモリコアチップのデータの入出力を制御するインターフェースチップと該インターフェースチップと外部との間で前記データを送受信するインターポーザチップとを有するメモリモジュールの製造方法において、
    前記インターフェースチップのバンプ形成面の反対側の面を支持体に接着する工程と、
    前記インターフェースチップの前記バンプ形成面に前記メモリコアチップを載せ、該インターフェースチップおよび該メモリコアチップのバンプ同士を熱圧着する工程と、
    前記メモリコアチップ上に前記インターポーザチップを載せ、該メモリコアチップおよび該インターポーザチップのバンプ同士を熱圧着する工程と、
    を有することを特徴とするメモリモジュールの製造方法。
  11. 前記メモリコアチップおよび前記インターポーザチップのバンプ同士を熱圧着した後、前記インターフェースチップ、前記メモリコアチップおよび前記インターポーザチップの側面を樹脂封止する工程を有することを特徴とする請求項１０記載のメモリモジュールの製造方法。
  12. 前記支持体に前記インターフェースチップを接着する工程で複数の該インターフェースチップを該支持体に接着し、
    前記メモリコアチップおよび前記インターポーザチップの熱圧着工程の後、前記インターフェースチップ、該メモリコアチップおよび該インターポーザチップの積層チップの側面を樹脂封止する工程と、
    前記樹脂封止を行った積層チップに対応して前記支持体を切断する工程と、
    を有することを特徴とする請求項１０に記載のメモリモジュールの製造方法。
  13. 前記樹脂封止する工程の後、前記インターポーザチップの最近傍に外部と電気的に接続するための外部接続用端子を搭載する工程を有することを特徴とする請求項１１または１２記載のメモリモジュールの製造方法。
  14. 前記支持体が金属板であることを特徴とする請求項１０から１３のいずれか１項に記載のメモリモジュールの製造方法。

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Cited By (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007012848A (ja) * 2005-06-30 2007-01-18 Elpida Memory Inc 半導体記憶装置及びその製造方法
JP2007012959A (ja) * 2005-07-01 2007-01-18 Matsushita Electric Ind Co Ltd 多段電子部品の製造方法
WO2008108334A1 (ja) * 2007-03-06 2008-09-12 Nikon Corporation 半導体装置及び該半導体装置の製造方法
JP2008227447A (ja) * 2007-03-09 2008-09-25 Taiwan Semiconductor Manufacturing Co Ltd 半導体構造の製造方法
JP2008294367A (ja) * 2007-05-28 2008-12-04 Nec Electronics Corp 半導体装置およびその製造方法
WO2009017070A1 (ja) * 2007-07-27 2009-02-05 Nikon Corporation 積層型半導体装置
JP2009027073A (ja) * 2007-07-23 2009-02-05 Elpida Memory Inc 積層メモリ
JP2009170802A (ja) * 2008-01-18 2009-07-30 Oki Semiconductor Co Ltd 半導体装置
JP2010245288A (ja) * 2009-04-06 2010-10-28 Canon Inc 半導体装置の製造方法
JP2010245383A (ja) * 2009-04-08 2010-10-28 Elpida Memory Inc 半導体装置および半導体装置の製造方法
JP2010251347A (ja) * 2009-04-10 2010-11-04 Elpida Memory Inc 半導体装置の製造方法
JP2010251408A (ja) * 2009-04-13 2010-11-04 Elpida Memory Inc 半導体装置及びその製造方法並びに電子装置
JP2010251547A (ja) * 2009-04-16 2010-11-04 Elpida Memory Inc 半導体装置及びその製造方法
JP2011061004A (ja) * 2009-09-10 2011-03-24 Elpida Memory Inc 半導体装置及びその製造方法
JP2011071441A (ja) * 2009-09-28 2011-04-07 Rohm Co Ltd 半導体装置の製造方法、半導体装置およびウエハ積層構造物
JP2011129684A (ja) * 2009-12-17 2011-06-30 Elpida Memory Inc 半導体装置及びその製造方法
WO2011086611A1 (ja) * 2010-01-14 2011-07-21 パナソニック株式会社 半導体装置及びその製造方法
JP2012109437A (ja) * 2010-11-18 2012-06-07 Elpida Memory Inc 半導体装置及びその製造方法
KR20120087651A (ko) * 2011-01-28 2012-08-07 삼성전자주식회사 반도체 장치 및 그 제조 방법
US8294281B2 (en) 2009-04-08 2012-10-23 Elpida Memory, Inc. Supporting substrate before cutting, semiconductor device, and method of forming semiconductor device
JP2013033952A (ja) * 2011-06-29 2013-02-14 Sumitomo Bakelite Co Ltd 半導体装置の製造方法
JP2013168536A (ja) * 2012-02-16 2013-08-29 Sumitomo Bakelite Co Ltd 半導体装置の製造方法
KR20140017544A (ko) * 2011-02-01 2014-02-11 헨켈 코포레이션 다이싱 테이프 상에 사전 절단 웨이퍼가 도포된 언더필 필름
WO2014065038A1 (ja) * 2012-10-24 2014-05-01 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
JP2014112742A (ja) * 2014-03-25 2014-06-19 Ps4 Luxco S A R L 切断前支持基板
JP2014183278A (ja) * 2013-03-21 2014-09-29 Toshiba Corp 半導体装置及びその製造方法
CN104377192A (zh) * 2013-08-13 2015-02-25 台湾积体电路制造股份有限公司 多芯片结构及其形成方法

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6856009B2 (en) 2003-03-11 2005-02-15 Micron Technology, Inc. Techniques for packaging multiple device components
EP2096115A1 (en) * 2008-02-26 2009-09-02 Nestec S.A. Oligosaccharide ingredient
JP5331427B2 (ja) * 2008-09-29 2013-10-30 株式会社日立製作所 半導体装置
US8518822B2 (en) * 2009-03-25 2013-08-27 Stats Chippac Ltd. Integrated circuit packaging system with multi-stacked flip chips and method of manufacture thereof
JP2012015225A (ja) * 2010-06-30 2012-01-19 Hitachi Ltd 半導体装置
KR20120110451A (ko) 2011-03-29 2012-10-10 삼성전자주식회사 반도체 패키지
JP2012212786A (ja) * 2011-03-31 2012-11-01 Elpida Memory Inc 半導体装置の製造方法
US8552567B2 (en) * 2011-07-27 2013-10-08 Micron Technology, Inc. Semiconductor die assemblies, semiconductor devices including same, and methods of fabrication
US8937309B2 (en) 2011-08-08 2015-01-20 Micron Technology, Inc. Semiconductor die assemblies, semiconductor devices including same, and methods of fabrication
JP5936968B2 (ja) * 2011-09-22 2016-06-22 株式会社東芝 半導体装置とその製造方法
US8779588B2 (en) 2011-11-29 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structures for multi-chip packaging
JP2013168577A (ja) * 2012-02-16 2013-08-29 Elpida Memory Inc 半導体装置の製造方法
US20150236003A1 (en) * 2012-09-14 2015-08-20 Renesas Electronics Corporation Method of manufacturing semiconductor device
JP6151019B2 (ja) * 2012-12-28 2017-06-21 ラピスセミコンダクタ株式会社 半導体装置、電子機器、及び電源制御方法
US9070644B2 (en) 2013-03-15 2015-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging mechanisms for dies with different sizes of connectors
JP2014179484A (ja) * 2013-03-15 2014-09-25 Toshiba Corp 半導体記憶装置
US9646894B2 (en) 2013-03-15 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging mechanisms for dies with different sizes of connectors
JP2015056563A (ja) * 2013-09-12 2015-03-23 株式会社東芝 半導体装置およびその製造方法
KR20150066184A (ko) * 2013-12-06 2015-06-16 삼성전자주식회사 반도체 패키지 및 그 제조방법
JP2016062995A (ja) * 2014-09-16 2016-04-25 株式会社東芝 半導体装置および半導体装置の製造方法
KR102495911B1 (ko) 2016-06-14 2023-02-03 삼성전자 주식회사 반도체 패키지
US11222868B2 (en) * 2016-07-06 2022-01-11 Micron Technology, Inc. Thermal transfer structures for semiconductor die assemblies
KR101843397B1 (ko) * 2016-08-03 2018-03-30 한국전자통신연구원 반도체 장치 및 반도체 패키지
KR20220007192A (ko) 2020-07-10 2022-01-18 삼성전자주식회사 언더필이 구비된 반도체 패키지 및 이의 제조 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5856454A (ja) 1981-09-30 1983-04-04 Toshiba Corp 半導体装置
JPS63156348A (ja) 1986-12-19 1988-06-29 Fujitsu Ltd 半導体装置
JP2605968B2 (ja) 1993-04-06 1997-04-30 日本電気株式会社 半導体集積回路およびその形成方法
JPH06334068A (ja) 1993-05-24 1994-12-02 Toyota Autom Loom Works Ltd ヒートスプレッダを内蔵した半導体パッケージ
US5502667A (en) 1993-09-13 1996-03-26 International Business Machines Corporation Integrated multichip memory module structure
US5929521A (en) * 1997-03-26 1999-07-27 Micron Technology, Inc. Projected contact structure for bumped semiconductor device and resulting articles and assemblies
US6784541B2 (en) * 2000-01-27 2004-08-31 Hitachi, Ltd. Semiconductor module and mounting method for same
JP3792954B2 (ja) 1999-08-10 2006-07-05 株式会社東芝 半導体装置の製造方法
JP3597754B2 (ja) * 2000-04-24 2004-12-08 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
JP3447690B2 (ja) 2000-12-04 2003-09-16 日本電気株式会社 半導体チップの積層実装方法
JP3892259B2 (ja) 2001-09-14 2007-03-14 カシオ計算機株式会社 半導体装置の製造方法
JP3948418B2 (ja) 2003-03-05 2007-07-25 日立電線株式会社 半導体気相成長装置
JP3842759B2 (ja) 2003-06-12 2006-11-08 株式会社東芝 三次元実装半導体モジュール及び三次元実装半導体システム
JP4205613B2 (ja) * 2004-03-01 2009-01-07 エルピーダメモリ株式会社 半導体装置

Cited By (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8298940B2 (en) 2005-06-30 2012-10-30 Elpida Memory, Inc. Semiconductor memory device and manufacturing method thereof
JP2007012848A (ja) * 2005-06-30 2007-01-18 Elpida Memory Inc 半導体記憶装置及びその製造方法
US7893540B2 (en) 2005-06-30 2011-02-22 Elpida Memory, Inc. Semiconductor memory device and manufacturing method thereof
US8513121B2 (en) 2005-06-30 2013-08-20 Elpida Memory, Inc. Semiconductor memory device and manufacturing method thereof
JP4507101B2 (ja) * 2005-06-30 2010-07-21 エルピーダメモリ株式会社 半導体記憶装置及びその製造方法
JP2007012959A (ja) * 2005-07-01 2007-01-18 Matsushita Electric Ind Co Ltd 多段電子部品の製造方法
JP4556788B2 (ja) * 2005-07-01 2010-10-06 パナソニック株式会社 多段電子部品の製造方法
WO2008108334A1 (ja) * 2007-03-06 2008-09-12 Nikon Corporation 半導体装置及び該半導体装置の製造方法
US9159640B2 (en) 2007-03-06 2015-10-13 Nikon Corporation Semiconductor device and method for manufacturing the semiconductor device
US8436465B2 (en) 2007-03-06 2013-05-07 Nikon Corporation Semiconductor device and method for manufacturing the semiconductor device
JPWO2008108334A1 (ja) * 2007-03-06 2010-06-17 株式会社ニコン 半導体装置及び該半導体装置の製造方法
JP2008227447A (ja) * 2007-03-09 2008-09-25 Taiwan Semiconductor Manufacturing Co Ltd 半導体構造の製造方法
JP2008294367A (ja) * 2007-05-28 2008-12-04 Nec Electronics Corp 半導体装置およびその製造方法
JP2009027073A (ja) * 2007-07-23 2009-02-05 Elpida Memory Inc 積層メモリ
TWI470762B (zh) * 2007-07-27 2015-01-21 尼康股份有限公司 Laminated semiconductor device
JP5600939B2 (ja) * 2007-07-27 2014-10-08 株式会社ニコン 積層型半導体装置
CN103219326A (zh) * 2007-07-27 2013-07-24 株式会社尼康 层叠型半导体器件
WO2009017070A1 (ja) * 2007-07-27 2009-02-05 Nikon Corporation 積層型半導体装置
US8436680B2 (en) 2007-07-27 2013-05-07 Nikon Corporation Multi-layered semiconductor apparatus
CN101836294B (zh) * 2007-07-27 2013-04-24 株式会社尼康 层叠型半导体器件
US8299848B2 (en) 2007-07-27 2012-10-30 Nikon Corporation Multi-layered semiconductor apparatus
JP4571679B2 (ja) * 2008-01-18 2010-10-27 Ｏｋｉセミコンダクタ株式会社 半導体装置
JP2009170802A (ja) * 2008-01-18 2009-07-30 Oki Semiconductor Co Ltd 半導体装置
JP2010245288A (ja) * 2009-04-06 2010-10-28 Canon Inc 半導体装置の製造方法
JP2010245383A (ja) * 2009-04-08 2010-10-28 Elpida Memory Inc 半導体装置および半導体装置の製造方法
US9059010B2 (en) 2009-04-08 2015-06-16 Ps4 Luxco S.A.R.L. Semiconductor device and method of forming the same
US8294281B2 (en) 2009-04-08 2012-10-23 Elpida Memory, Inc. Supporting substrate before cutting, semiconductor device, and method of forming semiconductor device
JP2010251347A (ja) * 2009-04-10 2010-11-04 Elpida Memory Inc 半導体装置の製造方法
US8274143B2 (en) 2009-04-13 2012-09-25 Elpida Memory, Inc. Semiconductor device, method of forming the same, and electronic device
JP2010251408A (ja) * 2009-04-13 2010-11-04 Elpida Memory Inc 半導体装置及びその製造方法並びに電子装置
JP2010251547A (ja) * 2009-04-16 2010-11-04 Elpida Memory Inc 半導体装置及びその製造方法
US8786102B2 (en) 2009-09-10 2014-07-22 Ps4 Luxco S.A.R.L. Semiconductor device and method of manufacturing the same
US8575763B2 (en) 2009-09-10 2013-11-05 Elpida Memory, Inc. Semiconductor device and method of manufacturing the same
JP2011061004A (ja) * 2009-09-10 2011-03-24 Elpida Memory Inc 半導体装置及びその製造方法
JP2011071441A (ja) * 2009-09-28 2011-04-07 Rohm Co Ltd 半導体装置の製造方法、半導体装置およびウエハ積層構造物
US8729698B2 (en) 2009-09-28 2014-05-20 Rohm Co., Ltd. Method of manufacturing semiconductor device, semiconductor device and multilayer wafer structure
US8883566B2 (en) 2009-09-28 2014-11-11 Rohm Co., Ltd. Method of manufacturing semiconductor device, semiconductor device and multilayer wafer structure
JP2011129684A (ja) * 2009-12-17 2011-06-30 Elpida Memory Inc 半導体装置及びその製造方法
WO2011086611A1 (ja) * 2010-01-14 2011-07-21 パナソニック株式会社 半導体装置及びその製造方法
US9466546B2 (en) 2010-11-18 2016-10-11 Ps4 Luxco S.A.R.L. Semiconductor device and method of forming the same
JP2012109437A (ja) * 2010-11-18 2012-06-07 Elpida Memory Inc 半導体装置及びその製造方法
KR101719636B1 (ko) * 2011-01-28 2017-04-05 삼성전자 주식회사 반도체 장치 및 그 제조 방법
JP2012160707A (ja) * 2011-01-28 2012-08-23 Samsung Electronics Co Ltd 積層半導体チップ、半導体装置およびこれらの製造方法
KR20120087651A (ko) * 2011-01-28 2012-08-07 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9362105B2 (en) 2011-02-01 2016-06-07 Henkel IP & Holding GmbH Pre-cut wafer applied underfill film on dicing tape
KR20140017544A (ko) * 2011-02-01 2014-02-11 헨켈 코포레이션 다이싱 테이프 상에 사전 절단 웨이퍼가 도포된 언더필 필름
KR101997293B1 (ko) * 2011-02-01 2019-07-05 헨켈 아이피 앤드 홀딩 게엠베하 다이싱 테이프 상에 사전 절단 웨이퍼가 도포된 언더필 필름
JP2014511560A (ja) * 2011-02-01 2014-05-15 ヘンケル コーポレイション プレカットされウェハに塗布されるダイシングテープ上のアンダーフィル膜
JP2013033952A (ja) * 2011-06-29 2013-02-14 Sumitomo Bakelite Co Ltd 半導体装置の製造方法
JP2013168536A (ja) * 2012-02-16 2013-08-29 Sumitomo Bakelite Co Ltd 半導体装置の製造方法
WO2014065038A1 (ja) * 2012-10-24 2014-05-01 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
JP2014183278A (ja) * 2013-03-21 2014-09-29 Toshiba Corp 半導体装置及びその製造方法
CN104377192A (zh) * 2013-08-13 2015-02-25 台湾积体电路制造股份有限公司 多芯片结构及其形成方法
US9653433B2 (en) 2013-08-13 2017-05-16 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip structure and method of forming same
US10037892B2 (en) 2013-08-13 2018-07-31 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip structure and method of forming same
US10665468B2 (en) 2013-08-13 2020-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip structure and method of forming same
US10971371B2 (en) 2013-08-13 2021-04-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip structure and method of forming same
JP2014112742A (ja) * 2014-03-25 2014-06-19 Ps4 Luxco S A R L 切断前支持基板

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