JP5936968B2 - 半導体装置とその製造方法 - Google Patents

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Description

本発明の実施形態は、半導体装置とその製造方法に関する。
ＮＡＮＤ型フラッシュメモリ等のメモリチップを内蔵する半導体記憶装置においては、小型・高容量化を実現するために、薄厚化したメモリチップを多段に積層したチップ積層体をインターポーザ基板上に配置した構造が適用されている。さらに、メモリチップ間の電気信号を高速に送受信するために、複数のメモリチップ内にそれぞれ貫通電極を設けると共に、貫通電極間をバンプ電極で接続することによって、多段に積層したメモリチップ間を電気的に接続することが行われている。
半導体記憶装置においては、メモリチップと外部デバイスとの間でデータ通信を行うインターフェース（ＩＦ）回路が必要とされる。ＩＦ回路は、例えばチップ積層体の最下段に位置するメモリチップに搭載される。最下段のメモリチップは他のメモリチップに比べてサイズの増大が避けられないため、装置サイズが大型化する。さらに、２種類のメモリチップが必要となるため、開発効率の低下や製造コストの増加等の問題が生じる。ＩＦ回路を搭載した半導体チップ（ＩＦチップ）をチップ積層体上に配置することも検討されている。このような場合には、ＩＦチップの配置位置、ＩＦチップとメモリチップやインターポーザ基板との接続構造等を改善することによって、製造コストの低減や外部デバイスとのデータ通信速度の向上を図ることが求められている。
特開２００６−３０１８６３号公報 特開２０１０−０５６１３９号公報
本発明が解決しようとする課題は、チップ積層体のサイズの増加を抑制すると共に、製造コストの低減や外部デバイスとのデータ通信速度の向上等を図ることを可能にした半導体装置とその製造方法を提供することにある。
実施形態の半導体装置は、外部接続端子を備える第１の面と、内部接続端子を備える第２の面とを有するインターポーザ基板と、インターポーザ基板の第２の面上に配置され、順に積層された複数の半導体チップを有するチップ積層体と、インターポーザ基板上で最下層に位置する半導体チップ下に搭載されたインターフェースチップと、を具備する。複数の半導体チップは、インターポーザ基板上で最上層に位置する半導体チップを除く半導体チップ内に設けられた貫通電極、および貫通電極間を接続する第１のバンプ電極を介して電気的に接続されている。最上層に位置する半導体チップは貫通電極を有する半導体チップの少なくとも一つを介してインターポーザ基板と電気的に接続されている。最下層に位置する半導体チップはその表面に設けられた再配線層を有する。インターフェースチップは、最下層に位置する半導体チップと第２のバンプ電極を介して電気的に接続され、再配線層および第２のバンプ電極の高さとインターフェースチップの厚さとの合計よりも大きいサイズを有する第３のバンプ電極を介してのみインターポーザ基板と電気的に接続されている。半導体装置は、インターポーザ基板とインターフェースチップとの間の隙間および第３のバンプ電極を封止する封止樹脂をさらに具備する。
第１の実施形態による半導体装置を示す断面図である。 第２の実施形態による半導体装置を示す断面図である。 図２に示す半導体装置の製造方法におけるチップ積層体およびインターフェースチップの搭載工程を示す断面図である。 図２に示す半導体装置の製造方法におけるインターフェースチップとインターポーザ基板との接続工程を示す断面図である。 図２に示す半導体装置の製造方法におけるチップ積層体へのアンダーフィル樹脂の充填工程を示す断面図である。 図３Ｂに示す半導体装置の製造工程の平面図である。 第３の実施形態による半導体装置の製造方法における支持基板の準備工程を示す断面図である。 第３の実施形態による半導体装置の製造方法における半導体チップの支持基板への搭載工程を示す断面図である。 第３の実施形態による半導体装置の製造方法におけるチップ積層体の形成工程およびインターフェースチップの搭載工程を示す断面図である。 第３の実施形態による半導体装置の製造方法におけるチップ積層体へのアンダーフィル樹脂の充填工程を示す断面図である。 第３の実施形態による半導体装置の製造方法におけるチップ積層体の搭載工程およびインターフェースチップの接続工程を示す断面図である。 第３の実施形態による半導体装置の製造方法における樹脂封止工程を示す断面図である。 第４の実施形態による半導体装置を示す断面図である。 図６に示す半導体装置の第１の製造方法におけるチップ積層体の準備工程を示す断面図である。 図６に示す半導体装置の第１の製造方法におけるチップ積層体の接続工程を示す断面図である。 図６に示す半導体装置の第１の製造方法におけるアンダーフィル樹脂の充填工程を示す断面図である。 図６に示す半導体装置の第２の製造方法におけるインターポーザ基板およびチップ積層体の準備工程を示す断面図である。 図６に示す半導体装置の第２の製造方法におけるチップ積層体の接続工程を示す断面図である。 第５の実施形態による半導体装置を示す断面図である。 図９に示す半導体装置の第１の製造方法におけるインターポーザ基板およびチップ積層体の準備工程を示す断面図である。 図９に示す半導体装置の第１の製造方法におけるチップ積層体の接続工程およびアンダーフィル樹脂の充填工程を示す断面図である。 図９に示す半導体装置の第２の製造方法におけるインターポーザ基板およびチップ積層体の準備工程を示す断面図である。 図９に示す半導体装置の第２の製造方法におけるチップ積層体の接続工程を示す断面図である。 第６の実施形態による半導体装置を示す断面図である。 第７の実施形態による半導体装置を示す断面図である。 第８の実施形態による半導体装置の製造方法におけるアンダーフィル樹脂の充填工程までを示す断面図である。 第８の実施形態による半導体装置の製造方法におけるチップ積層体の個片化および搭載工程までを示す断面図である。
以下、実施形態の半導体装置とその製造方法について、図面を参照して説明する。以下の実施形態では半導体チップとして、ＮＡＮＤ型フラッシュメモリ等の不揮発性メモリのようなメモリチップを用いた半導体記憶装置について主に説明するが、実施形態の半導体装置とその製造方法はそれに限定されるものではない。
（第１の実施形態）
図１は第１の実施形態による半導体装置を示している。図１に示す半導体装置１は、半導体チップとしてメモリチップを用いた半導体記憶装置である。半導体記憶装置１は、インターポーザ基板２を具備している。インターポーザ基板２は、例えば絶縁樹脂基板の表面や内部に配線網３を設けたものであり、具体的にはガラス−エポキシ樹脂やＢＴ樹脂（ビスマレイミド・トリアジン樹脂）等の絶縁樹脂を使用したプリント配線板（多層プリント基板等）が適用される。インターポーザ基板２は、外部接続端子の形成面となる第１の面２ａと、チップ積層体の配置面となる第２の面２ｂとを有している。
インターポーザ基板２の第１の面２ａには、外部接続端子４が形成されている。半導体記憶装置１をＢＧＡパッケージとして使用する場合、外部接続端子４は半田ボール、半田メッキ、Ａｕメッキ等からなる突起端子で構成される。半導体記憶装置１をＬＧＡパッケージとして使用する場合には、外部接続端子４として金属ランドが設けられる。インターポーザ基板２の第２の面２ｂには、内部接続端子５が設けられている。内部接続端子５は、チップ積層体との接続時に接続部（接続パッド）として機能するものであり、インターポーザ基板２の配線網３を介して外部接続端子４と電気的に接続されている。
インターポーザ基板２の第２の面２ｂ上には、複数のメモリチップ６（６Ａ〜６Ｈ）を有するチップ積層体７が配置されている。チップ積層体７は、最下段に位置するメモリチップ６Ａ上に複数のメモリチップ６Ｂ〜６Ｈを順に積層することにより構成されたものである。複数のメモリチップ６Ａ〜６Ｈは、同一の矩形形状を有している。図１は８個のメモリチップ６Ａ〜６Ｈでチップ積層体７を構成しているが、メモリチップ６の数はこれに限定されるものではない。メモリチップ６の数は、１個のメモリチップ６の記憶容量、半導体記憶装置１の記憶容量や使用用途等に応じて適宜に設定される。
チップ積層体７における最下段および最上段という言葉は、複数のメモリチップ６Ａ〜６Ｈの積層順を基準にしたものであり、インターポーザ基板２上における配置位置と必ずしも一致するものではない。何段目のメモリチップという場合も同様である。最下段のメモリチップ６Ａとは、複数のメモリチップ６Ａ〜６Ｈを積層する際に最下段に位置するメモリチップを示すものである。最上段のメモリチップ６Ｈとは、複数のメモリチップ６Ａ〜６Ｈを積層する際に最上段に位置するメモリチップを示すものである。
チップ積層体７は、最下段のメモリチップ６Ａの下面（非回路面）を接着剤層８でインターポーザ基板２の第２の面２ｂに接着することによって、インターポーザ基板２の第２の面２ｂ上に実装されている。チップ積層体７の積層順における最下段のメモリチップ６Ａは、インターポーザ基板２の第２の面２ｂと絶縁性樹脂等からなる接着剤層８で接着されているだけであって、インターポーザ基板２の第２の面２ｂに設けられた配線（内部接続端子５等）と直接的には電気的に接続されていない。最下段の半導体チップ６Ａは、複数のメモリチップ６Ｂ〜６Ｈを経由して、インターポーザ基板２の第２の面２ｂに設けられた配線と電気的に接続されている。
チップ積層体７は、二段目から最上段までのメモリチップ６Ｂ〜６Ｈの内部にそれぞれ設けられた貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ：ＴＳＶ）９と、これら貫通電極９間を接続するバンプ電極１０とを介して、それぞれ隣接するメモリチップ６間が電気的に接続されている。メモリチップ６Ｂ〜６Ｈは、例えばインターポーザ基板２に接着されたメモリチップ６Ａ上に順に積層される。最下段のメモリチップ６Ａは、インターポーザ基板２の第２の面２ｂとは接着剤層８で接着されているだけであって、二段目のメモリチップ６Ｂのみと電気的に接続される。このため、最下段のメモリチップ６Ａは貫通電極を有していなくてもよい。最下段のメモリチップ６Ａは貫通電極を有してない。
複数のメモリチップ６Ａ〜６Ｈは、最下段のメモリチップ６Ａを除くメモリチップ６Ｂ〜６Ｈに設けられた貫通電極９とバンプ電極１０とを介して電気的に接続されている。図１は隣接するメモリチップ６間の電気的な接続構造を簡素化して示している。具体的には、下段側のメモリチップ６の上面（回路面）に貫通電極９と電気的に接続するように形成された第１の電極端子と、上段側のメモリチップ６の下面（非回路面）に貫通電極９と電気的に接続するように形成された第２の電極端子とを接触させ、少なくとも一方の電極端子を溶融して一体化することによって、隣接するメモリチップ６間が電気的に接続される。図１に示すバンプ電極１０は、第１の電極端子と第２の電極端子との接続体を示している。メモリチップ６Ｂ〜６Ｈは、隣接するメモリチップ６間を第１および第２の電極端子の接続体であるバンプ電極１０を介して電気的に接続しつつ、インターポーザ基板２に接着されたメモリチップ６Ａ上に順に積層される。
第１および第２の電極端子の形成材料としては、ＳｎにＣｕ、Ａｇ、Ｂｉ、Ｉｎ等を添加したＳｎ合金からなる半田材料や、Ａｕ、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｄ、Ａｇ等の金属材料が挙げられる。半田材料（Ｐｂフリー半田）の具体例としては、Ｓｎ−Ｃｕ合金、Ｓｎ−Ａｇ合金、Ｓｎ−Ａｇ−Ｃｕ合金等が挙げられる。金属材料は単層膜に限らず、Ｎｉ／ＡｕやＮｉ／Ｐｄ／Ａｕ等の複数の金属膜の積層膜であってもよい。さらに、金属材料は上記したような金属を含む合金であってもよい。第１の電極端子と第２の電極端子との組合せとしては、半田／半田、金属／半田、半田／金属、金属／金属等が挙げられる。第１および第２の電極端子の形状としては、半球状や柱状等の突起形状同士の組合せ、突起形状とパッドのような平坦形状との組合せが挙げられる。
第１および第２の電極端子の少なくとも一方は、半田材料からなることが好ましい。さらに、チップ積層体７を作製する際のメモリチップ６のハンドリング性等を考慮すると、メモリチップ６の上面（回路面）にＮｉ／ＡｕやＮｉ／Ｐｄ／Ａｕ等の金属材料からなる第１の電極端子を形成し、メモリチップ６の下面（非回路面）にＳｎ−Ｃｕ合金、Ｓｎ−Ａｇ合金、Ｓｎ−Ａｇ−Ｃｕ合金等の半田材料からなる第２の電極端子を形成することが好ましい。この場合、金属材料からなる第１の電極端子は平坦形状とし、半田材料からなる第２の電極端子は突起形状とすることが好ましい。平坦な第１の電極端子を有する上面を保持することでメモリチップ６のハンドリング性が向上し、これによりメモリチップ６間の位置合せ精度やバンプ電極１０による接続性を高めることができる。
チップ積層体７を構成するメモリチップ６Ａ〜６Ｈの外形は、上記したように同一の矩形状とされている。メモリチップ６Ａ〜６Ｈの厚さに関しては、それぞれ同一の厚さとしてもよいが、最下段のメモリチップ６Ａの厚さを他のメモリチップ６Ｂ〜６Ｈの厚さより厚くすることが好ましい。最下段のメモリチップ６Ａの厚さを厚くすることによって、インターポーザ基板２とメモリチップ６との熱膨張係数の差により発生する応力、メモリチップ６の反り、それらに基づくメモリチップ６間の接続不良（バンプ電極による接続不良）を抑制したり、さらにチップ積層体７の製造コストの低減や信頼性の向上を図ることができる。他の実施形態においても同様である。
すなわち、最下段のメモリチップ６Ａをインターポーザ基板２に接着するにあたって、接着剤層８を硬化させるためにキュア処理を施すと、メモリチップ６Ａとインターポーザ基板２との熱膨張係数の差に基づいて反りが発生しやすい。メモリチップ６Ａを構成するＳｉの熱膨張係数は３ｐｐｍ／℃であるのに対して、インターポーザ基板２として用いる樹脂基板の熱膨張係数は１０ｐｐｍ／℃以上であるため、接着剤層８のキュア処理時（加熱処理時）における膨張はメモリチップ６Ａよりインターポーザ基板２の方が大きくなる。このため、キュア処理後の冷却工程における収縮によって、インターポーザ基板２とメモリチップ６Ａとの接着体には、チップ上面側が凸状の反りが生じやすい。
最下段のメモリチップ６Ａをインターポーザ基板２に接着した際の反りが大きいと、２段目以降のメモリチップ６Ｂ〜６Ｈの積層が困難になる。バンプ電極１０の高さに対して接着後の最下段のメモリチップ６Ａの反り量が大きいと、２段目以降のメモリチップ６Ｂ〜６Ｈを積層する際に、下段側チップ表面の電極端子と上段側チップ裏面の電極端子とが接触せず、接続不良を招くことになる。メモリチップ６の積層時に加熱したり、積層後のリフロー工程で高温に晒されると、加熱時は反り量が減少するために高温下では接続がなされる。しかし、その後に常温に冷却すると反りが生じ、この反りでバンプ電極による接続が破壊されたり、接続部を起点にしたチップクラックが生じるおそれがある。
発生する反りの量は、接着剤の特性やキュア温度、メモリチップ６やインターポーザ２の厚さ等にも依存するが、最も支配的な要因はメモリチップ（半導体チップ）６の厚さである。最下段のメモリチップ６Ａの厚さが薄いほど反り量は大きくなる。最下段のメモリチップ６Ａの厚さを厚くすることによって、インターポーザ基板２に接着した後の反り量を低減することができる。従って、最下段のメモリチップ６Ａの厚さは他のメモリチップ６Ｂ〜６Ｈの厚さより厚いことが好ましい。これによって、２段目以降のメモリチップ６Ｂ〜６Ｈの積層歩留りを向上させることが可能となる。
最下段のメモリチップ６Ａを除くメモリチップ６Ｂ〜６Ｈは、チップ積層体７の厚さ、ひいては半導体記憶装置１の厚さを低減する上で、薄厚化加工したものであることが好ましい。具体的には、厚さ２０〜４０μｍの範囲のメモリチップ６Ｂ〜６Ｈを使用することが好ましい。最下段のメモリチップ６Ａは１００〜３００μｍの範囲の厚さを有することが好ましい。最下段のメモリチップ６Ａの厚さが１００μｍ未満であると、反りの抑制効果を十分に得ることができない。最下段のメモリチップ６Ａの厚さを厚くしすぎると、チップ積層体７の厚さが厚くなり、さらには半導体記憶装置１のサイズが大きくなりすぎる。メモリチップ６Ａの厚さは３００μｍ以下とすることが好ましい。最下段のメモリチップ６Ａは貫通電極が不要であるため、容易にチップ厚を厚くすることができる。
厚いメモリチップ６Ａに代えて、メモリチップ６の厚くした厚さ分に相当する厚さを有する支持板を接着剤で非回路面に接着した半導体チップを用いることも有効である。支持板を用いた場合、最下段のメモリチップ６Ａに２段目以降のメモリチップ６Ｂ〜６Ｈと同様に薄厚化されたメモリチップを適用することができる。支持板としては、例えばＳｉ板やＳｉと同等の物性値を持つ金属板が適用される。反りの低減の観点からは、熱膨張率がＳｉと同等で、ヤング率が大きい金属板を使用することが好ましい。そのような金属板としては、例えば４２アロイのようなＦｅ−Ｎｉ系合金板が挙げられ、コストの観点でＳｉに比べて有利である。支持板はヤング率が大きい材料で構成することが好ましい。ヤング率が大きいほど、薄い板厚でより大きな反りの低減効果を得ることができる。
上述したチップ積層体７の作製工程は、複数のメモリチップ６をインターポーザ基板２上で直接積層する場合に限らず、ガラス基板のような支持基板上に接着剤で仮接着して積層する場合においても有効である。支持基板上でチップ積層体７を作製する場合には、支持基板から剥離したチップ積層体７をインターポーザ基板２上に実装する。このような場合においても、最下段の厚いメモリチップ６Ａや非回路面に支持板を接着したメモリチップは有効に作用する。さらに、チップ積層体７を金属基板やＳｉ基板等からなる支持基板上で作製し、支持基板に接着されたチップ積層体７をインターポーザ基板２上に実装してもよい。この場合、支持基板は複数のメモリチップ６を積層する際の土台となるだけでなく、メモリチップ６の反りを抑制する支持板として機能させることができる。支持基板を用いたチップ積層体７の製造工程については、後に詳述する。
チップ積層体７の最上段に位置するメモリチップ６Ｈ上には、チップ積層体７を構成する複数のメモリチップ６Ａ〜６Ｈと外部デバイスとの間でデータ通信を行うためのインターフェース（ＩＦ）回路を備えるインターフェースチップ（ＩＦチップ）１１が搭載されている。ＩＦチップ１１は、チップ積層体７と電気的に接続され、各メモリチップ６Ａ〜６Ｈとデータ通信を行う内部接続用電極１２を有している。ＩＦチップ１１の内部接続用電極１２は、最上段のメモリチップ６Ｈの貫通電極９とバンプ電極１３を介して電気的に接続されている。ＩＦチップ１１は、最上段のメモリチップ６Ｈ、ひいてはチップ積層体７に対してフリップチップ接続（ＦＣ接続）されている。
ＩＦチップ１１は、インターポーザ基板２を介して外部デバイスとデータ通信を行う外部接続用電極１４を有している。ＩＦチップ１１の外部接続用電極１４とインターポーザ基板２の内部接続端子５とを電気的に接続するために、最上段のメモリチップ６Ｈの表面（ＩＦチップ１１の搭載面）には再配線層１５が形成されている。再配線層１５の一方の端部は、ＩＦチップ１１の外部接続用電極１４とバンプ電極１６を介して電気的に接続されている。再配線層１５の他方の端部とインターポーザ基板２の内部接続端子５とは、ボンディングワイヤ（Ａｕワイヤ等の金属ワイヤ）１７を介して電気的に接続されている。
すなわち、ＩＦチップ１１の外部接続用電極１４は、バンプ電極１６、再配線層１５およびボンディングワイヤ１７を介して、インターポーザ基板２の内部接続端子５と電気的に接続されている。ボンディングワイヤ１７の一方の端部は、例えば最上段のメモリチップ６Ｈの表面外周側に配置され、再配線層１５と電気的に接続されたボンディングパッド（図示せず）に接続されている。この場合、再配線層１５はボンディングパッドとＩＦチップ１１の外部接続用電極１４との接続部を結ぶように形成される。ボンディングパッドは再配線層１５のチップ外周側に位置する端部に形成してもよい。
図１ではチップ積層体７上にＩＦ回路を備えるＩＦチップ１１を搭載した例について説明したが、チップ積層体７上に搭載する半導体チップはＩＦ回路のみを搭載したＩＦチップ１１に限られるものではない。チップ積層体７と外部デバイスとの間でデータ通信を行うためのＩＦチップ１１は、ＩＦ回路に加えてコントローラ回路が搭載されたものであってもよい。チップ積層体７上には、ＩＦ回路とコントローラ回路との混載チップ、すなわちコントローラ兼ＩＦチップを搭載してもよい。これらは半導体記憶装置１の使用用途や外部デバイスの構成等に基づいて適宜に選択される。
チップ積層体７を構成するメモリチップ６間、さらには最上段のメモリチップ６ＨとＩＦチップ１１との間の隙間には、アンダーフィル樹脂１８が充填されている。さらに、インターポーザ基板２の第２の面２ｂ上には、チップ積層体７やＩＦチップ１１をボンディングワイヤ１７と共に封止するように、エポキシ樹脂等の絶縁樹脂からなる封止樹脂層１９が例えばモールド成形されている。このようにして、第１の実施形態の半導体記憶装置（積層型半導体装置／積層型半導体パッケージ）１が構成されている。
第１の実施形態の半導体記憶装置１では、ＩＦ回路をメモリチップ６とは別のチップ（ＩＦチップ１１）に設け、そのチップをチップ積層体７上に搭載している。従って、複数のメモリチップ６Ａ〜６Ｈの外形形状を同一とすることができるため、例えば最下段のメモリチップにＩＦ回路を搭載した場合に比べて、複数のメモリチップ６Ａ〜６Ｈを積層したチップ積層体７、ひいてはチップ積層体７を具備する半導体記憶装置１のパッケージサイズを小型化することができる。さらに、複数のメモリチップ６Ａ〜６Ｈには、最下段のメモリチップ６Ａが貫通電極を有しないことを除いて、同一構造のメモリチップ６が使用されるため、開発効率の向上や製造コストの低減等を図ることが可能となる。
チップ積層体７はＩＦチップ１１を介してインターポーザ基板２と電気的に接続されている。言い換えると、チップ積層体７はインターポーザ基板２の第２の面２ｂに対して接着されているだけであるため、チップ積層体７の実装に要するコストを低減することができる。加えて、最下段のメモリチップ６Ａに貫通電極を形成する必要がないため、最下段のメモリチップ６Ａの厚さを容易に厚くすることができる。このため、チップ積層体７をインターポーザ基板２と接着するにあたって、最下段のメモリチップ６Ａとインターポーザ基板２との熱膨張差に基づく応力の影響やメモリチップ６Ａの反りが抑制される。これらによって、メモリチップ６間の電気的な接続信頼性、特に最下段のメモリチップ６Ａと二段目のメモリチップ６Ｂとの電気的な接続信頼性を高めることが可能となる。
さらに、チップ積層体７と外部デバイスとの間でデータ通信を行うＩＦチップ１１は、最上段のメモリチップ６Ｈに形成された再配線層１５とボンディングワイヤ１７を介して、インターポーザ基板２と電気的に接続されている。このように、ＩＦチップ１１とインターポーザ基板２との接続構造が簡素化されているため、メモリチップ内にＩＦチップとインターポーザ基板とを接続するための貫通電極等を設ける場合に比べて、ＩＦチップ１１を含むチップ積層体７の製造工数や製造コストを低減することができる。すなわち、小型で信頼性に優れる半導体記憶装置１を低コストで提供することが可能となる。加えて、ＩＦチップ１１とインターポーザ基板２との接続構造を簡素化することで、チップ積層体７と外部デバイスとのデータ通信速度の向上等を図ることが可能となる。
（第２の実施形態）
次に、第２の実施形態による半導体装置について、図２ないし図４を参照して説明する。第１の実施形態の半導体記憶装置１は、複数のメモリチップ６間にアンダーフィル樹脂１８を充填した後に、再配線層１５とインターポーザ基板２とをボンディングワイヤ１７で電気的に接続することにより作製される。この場合、複数のメモリチップ６間にアンダーフィル樹脂１８を充填する際に、再配線層１５やインターポーザ基板２の内部接続端子５が汚染されるおそれがある。アンダーフィル樹脂１８で再配線層１５や内部接続端子５が汚染されると、ワイヤボンディングによる電気的な接続ができなくなる。
このような点に対して、チップ積層体７の再配線層１５とインターポーザ基板２とをボンディングワイヤ１７で電気的に接続した後、チップ積層体７内にアンダーフィル樹脂１８を充填することが有効である。この場合、アンダーフィル樹脂１８が充填されていないチップ積層体７に対してワイヤボンディングを実施することになるため、メモリチップ６にクラック等が生じるおそれがある。そこで、チップ積層体７を構成するメモリチップ６間にスペーサを配置しておく。これによって、アンダーフィル樹脂１８による再配線層１５や内部接続端子５の汚染を防止した上で、アンダーフィル樹脂１８が充填されていないチップ積層体７に対して健全にワイヤボンディングを実施することができる。
図２は第２の実施形態による半導体装置（半導体記憶装置）２１を示している。第２の実施形態による半導体記憶装置２１は、チップ積層体７を構成するメモリチップ６間にスペーサ２２が配置されていること、およびワイヤボンディングを実施した後にアンダーフィル樹脂を充填することを除いて、基本的には第１の実施形態による半導体装置１と同様な構成を有している。スペーサ２２は、エポキシ樹脂、ポリイミド樹脂、アクリル樹脂、フェノール樹脂、ベンゾシクロブテン樹脂等の絶縁樹脂で形成することが好ましい。
スペーサ２２は感光性および熱硬化性を有する樹脂で形成してもよい。感光性および熱硬化性樹脂の具体例としては、感光性接着剤樹脂のような感光剤を含有する熱硬化性樹脂が挙げられる。感光性および熱硬化性樹脂は、スペーサ２２の形成段階で紫外線の照射により硬化するため、スペーサ２２をメモリチップ６間の隙間を保持するストッパとして機能させることができる。さらに、樹脂を加熱して熱硬化させることで、スペーサ２２がメモリチップ６に接着するため、アンダーフィル樹脂の充填前のチップ積層体７におけるメモリチップ６間の接着強度を高めることができる。これらによって、バンプ電極１０の過度の潰れによるショートの発生や、メモリチップ６の反りによるバンプ電極１０の接続不良（オープン不良）の発生を抑制することができる。
スペーサ２２は、ワイヤボンディングした後にアンダーフィル樹脂１８を充填する場合に限らず、複数のメモリチップ６間を貫通電極９とバンプ電極１０とで電気的に接続したチップ積層体７に対して有効に機能する。メモリチップ６間にスペーサ２２を配置することによって、バンプ電極１０で隣接するメモリチップ６間を接続する際に、メモリチップ６間の隙間を保持することができる。従って、バンプ電極１０の過度の潰れやショート不良の発生を抑制することができる。さらに、接着性を有するスペーサ２２を使用することによって、メモリチップ６間の隙間の保持機能とメモリチップ６間の接着強度の向上効果とを得ることができる。従って、バンプ電極１０の過度の潰れによるショートの発生や、メモリチップ６の反りによるバンプ電極１０の接続不良の発生を抑制することができる。他の実施形態のチップ積層体７においても、スペーサ２２を使用することが好ましい。
第２の実施形態による半導体装置２１の製造工程を、図３Ａないし図３Ｃと図４とを参照して説明する。図３Ａに示すように、インターポーザ基板２の第２の面２ｂ上に複数のメモリチップ６（６Ａ〜６Ｄ）を積層する。まず、最下段のメモリチップ６Ａをインターポーザ基板２の第２の面２ｂに接着する。メモリチップ６Ａの回路面は、前述した金属材料からなる第１の電極端子２３を有している。メモリチップ６Ａ上に二段目のメモリチップ６Ｂを積層する。メモリチップ６Ｂの非回路面は、前述した半田材料からなる第２の電極端子（半田バンプ）２４とスペーサ２２とを有している。メモリチップ６Ｂの回路面は、メモリチップ６Ａと同様に金属材料からなる第１の電極端子２３を有している。
メモリチップ６Ｂは、第２の電極端子２４をメモリチップ６Ａの第１の電極端子２３に位置合せした後、スペーサ２２でメモリチップ６Ａ、６Ｂ間の隙間を維持しつつメモリチップ６Ａに圧着する。同様にして、三段目および四段目のメモリチップ６Ｃ、６Ｄを積層する。最後に、回路面に形成された電極端子２５を有するＩＦチップ１１をメモリチップ６Ｄ上に積層する。電極端子２５は半田材料からなり、四段目のメモリチップ６Ｄの回路面に形成された第１の電極端子２３と接続される。圧着温度は電極端子２３、２４（２５）の接続温度以上としてもよいし、電極端子２３、２４（２５）間を仮固定する温度であってもよい。電極端子２３、２４（２５）間を仮固定した場合には、メモリチップ６およびＩＦチップ１１を含む全ての半導体チップを積層した後、還元雰囲気中にて電極端子２３、２４（２５）の接続温度以上の温度で圧着またはリフローする。
このようにして、メモリチップ６Ａ〜６Ｄ間をバンプ電極１０（第１の電極端子２３と第２の電極端子２４との接続体）で電気的および機械的に接続してチップ積層体７を作製すると共に、チップ積層体７上にＩＦチップ１１を搭載する。ＩＦチップ１１はバンプ電極１３（電極端子２３と電極端子２５との接続体）を介して、チップ積層体７と電気的および機械的に接続されている。チップ積層体７を構成するメモリチップ６Ａ〜６Ｄ間には、スペーサ２２が配置されている。
図３Ｂに示すように、チップ積層体７に対してワイヤボンディングを実施する。ボンディングワイヤ１７は、再配線層１５の端部に設けられたボンディングパッドとインターポーザ基板２の内部接続端子５とに接続される。スペーサ２２は図４に示すように、再配線層１５の端部に設けられたボンディングパッドの下方に位置するように配置される。従って、ワイヤボンディング時におけるメモリチップ６の撓みやクラックの発生が抑制される。図３Ｃに示すように、メモリチップ６Ａ〜６Ｄ間の隙間およびメモリチップ６ＤとＩＦチップ１１との間の隙間にアンダーフィル樹脂１８を充填する。アンダーフィル樹脂１８をキュア処理する。ワイヤボンディング後にアンダーフィル樹脂１８を充填することによって、ボンディングワイヤ１７による接続信頼性を維持することができる。
（第３の実施形態）
次に、第３の実施形態による半導体装置（半導体記憶装置）およびその製造方法について、図５Ａないし図５Ｆを参照して説明する。第１の実施形態の半導体記憶装置１において、複数のメモリチップ６はインターポーザ基板２上で積層され、さらにアンダーフィル樹脂１８はインターポーザ基板２上で充填される。この場合、複数のメモリチップ６間にアンダーフィル樹脂１８を充填する際に、インターポーザ基板２の内部接続端子５がアンダーフィル樹脂１８で汚染されるおそれがある。さらに、メモリチップ６とインターポーザ基板２との熱膨張係数の差によって、メモリチップ６に反り等が生じるおそれがある。
このような点に対しては、複数のメモリチップ６を支持基板上で積層することが有効である。複数のメモリチップ６を支持基板上で積層することによって、アンダーフィル樹脂１８によるインターポーザ基板２の内部接続端子５の汚染を防止することができる。さらに、支持基板にＳｉと同等の物性値を持つ金属板等を使用することで、メモリチップ６の反りやそれに基づくバンプ電極１０の接続不良を抑制することができる。支持基板は複数のメモリチップ６を積層した後に剥離してもよいし、支持基板を有するチップ積層体７をインターポーザ基板２上に実装してもよい。第３の実施形態では、支持基板を有するチップ積層体７をインターポーザ基板２上に実装する場合について述べる。
図５Ａに示すように、支持基板３１を用意する。支持基板３１はメモリチップ６より大きく、かつインターポーザ基板２より小さい外形を有している。支持基板３１はＳｉと同等の物性値を有する金属板からなることが好ましい。金属板としては、Ｆｅ−Ｎｉ系合金板が例示される。支持基板３１は金属板に代えて、Ｓｉ基板やガラス基板等であってもよい。支持基板３１はチップ搭載部３１ａとその周囲に設けられた溝３１ｂとを有している。溝３１ｂは後に詳述するように、アンダーフィル樹脂の収容部として機能する。チップ搭載部３１ａは支持基板３１の元厚に基づく厚さを有しているため、複数のメモリチップ６は平坦性に優れるチップ搭載部３１ａ上で積層される。従って、バンプ電極１０による接続信頼性を高めることができる。さらに、チップ搭載部３１ａの周囲には溝３１ｂが設けられているため、アンダーフィル樹脂が支持基板３１の外側に流れ出すことはない。
支持基板３１のチップ搭載部３１ａ上に、複数のメモリチップ６（６Ａ〜６Ｈ）およびＩＦチップ１１を積層する。図５Ｂに示すように、最下段のメモリチップ６Ａを支持基板３１のチップ搭載部３１ａ上に接着する。図５Ｃに示すように、メモリチップ６Ａ上に二段目から八段目のメモリチップ６Ｂ〜６Ｈを順に積層し、最後にメモリチップ６Ｈ上にＩＦチップ１１を搭載する。メモリチップ６Ａ〜６Ｈの積層およびＩＦチップ１１の搭載は、第２の実施形態と同様にして実施される。メモリチップ６Ａは、回路面に設けられた第１の電極端子を有している。メモリチップ６Ｂ〜６Ｈは、回路面に設けられた第１の電極端子と非回路面に設けられた第２の電極端子とを有している。メモリチップ６Ｂ〜６Ｈの非回路面には、さらにスペーサ２２が設けられている。第１の電極端子は金属材料からなることが好ましく、第２の電極端子は半田材料からなることが好ましい。
メモリチップ６Ａ〜６Ｈは、隣接するメモリチップ６の第１の電極端子と第２の電極端子とを接続しつつ積層される。隣接するメモリチップ６の隙間は、スペーサ２２で保持される。最後に、回路面に形成された電極端子を有するＩＦチップ１１をメモリチップ６Ｈ上に積層する。最上段のメモリチップ６Ｈの回路面には、再配線層１５が形成されている。ＩＦチップ１１の電極端子は半田材料からなり、メモリチップ６Ｈの再配線層１５に設けられた電極端子と接続される。半導体チップの圧着温度は電極端子の接続温度以上としてもよいし、電極端子間を仮固定する温度であってもよい。電極端子間を仮固定した場合には、メモリチップ６およびＩＦチップ１１を含む全ての半導体チップを積層した後に、還元雰囲気中にて電極端子の接続温度以上の温度で圧着またはリフローする。
支持基板３１上でメモリチップ６Ａ〜６Ｈ間をバンプ電極１０で接続してチップ積層体７を作製すると共に、チップ積層体７上にＩＦチップ１１を搭載する。ＩＦチップ１１はバンプ電極１３を介して、チップ積層体７と電気的および機械的に接続されている。チップ積層体７を構成するメモリチップ６Ａ〜６Ｈ間には、スペーサ２２が配置されている。図５Ｄに示すように、メモリチップ６Ａ〜６Ｈ間の隙間およびメモリチップ６ＨとＩＦチップ１１との間の隙間にアンダーフィル樹脂１８を充填する。アンダーフィル樹脂１８をキュア処理する。支持基板３１のチップ搭載部３１ａの周囲には溝３１ｂが設けられており、チップ積層体７の外周面からはみ出したアンダーフィル樹脂１８は溝３１ｂ内に収容されるため、アンダーフィル樹脂１８が支持基板３１の外側に流れ出すことはない。
図５Ｅに示すように、支持基板３１およびＩＦチップ１１を備えるチップ積層体７をインターポーザ基板２上に実装する。チップ積層体７は、接着剤層３２を介して支持基板３１をインターポーザ基板２に接着することにより実装される。インターポーザ基板２に実装されたチップ積層体７に対してワイヤボンディングを実施する。ボンディングワイヤ１７は、再配線層１５と電気的に接続されたボンディングパッド３３とインターポーザ基板２の内部接続端子５とに接続される。図５Ｆに示すように、チップ積層体７やＩＦチップ１１をボンディングワイヤ１７と共に封止するように、インターポーザ基板２上にエポキシ樹脂等の絶縁樹脂からなる封止樹脂層１９を形成する。このようにして、第３の実施形態の半導体記憶装置（積層型半導体装置／積層型半導体パッケージ）３４が作製される。
（第４の実施形態）
次に、第４の実施形態による半導体記憶装置について、図６を参照して説明する。図６に示す半導体記憶装置４１は、第１の実施形態におけるＩＦチップ１１とインターポーザ基板２とをワイヤボンディングした構造に代えて、ＩＦチップ１１とインターポーザ基板２とをフリップチップ接続（ＦＣ接続）した構造を有している。半導体記憶装置４１は第１の実施形態と同様に、ＩＦチップ１１が最上段のメモリチップ６Ｈ上に搭載されたチップ積層体７を備えている。チップ積層体７の構造、チップ積層体７とＩＦチップ１１との接続構造等は、第１の実施形態の半導体記憶装置１と同様である。
ただし、チップ積層体７は積層順における最上段のメモリチップ６Ｈがインターポーザ基板２の第２の面２ｂ側に位置するように配置されている。第１の実施形態では、チップ積層体７をインターポーザ基板２上に配置した際の複数のメモリチップ６Ａ〜６Ｈの順番が、複数のメモリチップ６Ａ〜６Ｈを積層した際の順番（積層順）と同一である。第４の実施形態では、チップ積層体７をインターポーザ基板２上に配置した際の複数のメモリチップ６Ａ〜６Ｈの順番が、複数のメモリチップ６Ａ〜６Ｈの積層順と逆転している。従って、チップ積層体７の積層順における最上段のメモリチップ６Ｈがインターポーザ基板２に最も近い位置に配置され、インターポーザ基板２上で最下層に位置している。
チップ積層体７の積層順における最上段のメモリチップ６Ｈ、すなわちインターポーザ基板２上で最下層に位置するメモリチップ６Ｈ上には、第１の実施形態と同様に、ＩＦチップ１１が搭載されている。第４の実施形態において、ＩＦチップ１１はインターポーザ基板２とチップ積層体７との間に配置される。積層順における最上段のメモリチップ６Ｈの表面には、第１の実施形態と同様に、再配線層１５が形成されている。再配線層１５の一方の端部は、ＩＦチップ１１の電極１４とバンプ電極１６を介して電気的に接続されている。再配線層１５の他方の端部は、インターポーザ基板２の内部接続端子５とバンプ電極４２を介して電気的に接続されている。
再配線層１５とインターポーザ基板２とをバンプ電極４２を介して電気的に接続するにあたって、基板接続用のバンプ電極４２はチップ接続用のバンプ電極１６より大きいサイズを有している。すなわち、基板接続用のバンプ電極４２は、ＩＦチップ１１の配置空間を確保することが可能な大きさを有している。具体的には、バンプ電極４２はＩＦチップ１１の厚さとＩＦチップ１１とインターポーザ基板２との間の隙間とを確保することが可能な大きさ（高さ）を有している。なお、ＩＦチップ１１とインターポーザ基板２との間の隙間を確保することが難しい場合、インターポーザ基板２の表面にＩＦチップ１１の配置位置に対応させて凹部を形成してもよい。
積層順における最上段のメモリチップ６Ｈの表面に形成された再配線層１５は、バンプ電極４２を介してインターポーザ基板２に接続されている。最上段のメモリチップ６Ｈの電極自体はＩＦチップ１１に接続されているため、チップ積層体７はＩＦチップ１１を介してインターポーザ基板２と電気的に接続されている。チップ積層体７を構成するメモリチップ６間、最上段のメモリチップ６ＨとＩＦチップ１１との間の隙間には、アンダーフィル樹脂１８が充填されている。さらに、チップ積層体７およびＩＦチップ１１とインターポーザ基板２との間の隙間にも、アンダーフィル樹脂１８が充填されている。インターポーザ基板２上にはチップ積層体７を封止するように、エポキシ樹脂等の絶縁樹脂からなる封止樹脂層１９が例えばモールド成形されている。
ＩＦチップ１１を有するチップ積層体７を、インターポーザ基板２上に実装する工程について、図７Ａないし図７Ｃを参照して述べる。まず、ＩＦチップ１１が搭載されたチップ積層体７を支持基板上で作製する。チップ積層体７は支持基板に仮固定された状態で作製される。メモリチップ６間およびメモリチップ６とＩＦチップ１１との間は、例えばチップ積層体７上にＩＦチップ１１まで積層した後、還元雰囲気中でリフローすることにより接続される。チップ積層体７を支持基板から剥離してインターポーザ基板２上に実装する。図７Ａに示すように、内部接続端子５上にバンプ電極４２となる電極端子（半田バンプ）４４が形成されたインターポーザ基板２を用意する。
図７Ａに示すように、電極端子（半田バンプ）４４を有するインターポーザ基板２上に、メモリチップ６Ａ〜６Ｈの積層順とは逆転させた状態でチップ積層体７を配置する。チップ積層体７は、積層順における最上段のメモリチップ６Ｈの表面に形成された再配線層１５が電極端子４４と接続されるように配置される。図７Ｂに示すように、電極端子４４を再配線層１５に接続してバンプ電極４２を形成する。バンプ電極４２は、例えば再配線層１５に圧着された電極端子（半田バンプ）４４を還元雰囲気中でリフローすることにより形成される。図７Ｃに示すように、ＩＦチップ１１を含むチップ積層体７とインターポーザ基板２との間の隙間にアンダーフィル樹脂４３を充填した後にキュア処理する。
バンプ電極４２の形成工程は、電極端子（半田バンプ）４４の還元雰囲気中でのリフロー処理に代えて、還元作用を有する絶縁樹脂中で実施してもよい。図８Ａに示すように、内部接続端子５上に電極端子（半田バンプ）４４が形成されたインターポーザ基板２を用意する。インターポーザ基板２上に絶縁樹脂ペースト４５を塗布する。絶縁樹脂ペースト４５を塗布したインターポーザ基板２上に、メモリチップ６Ａ〜６Ｈの積層順とは逆転させた状態でチップ積層体７を配置する。再配線層１５が電極端子４４と接続されるように位置合せした後、チップ積層体７をインターポーザ基板２に押し付ける。
チップ積層体７をインターポーザ基板２に押し付けた状態で、電極端子（半田バンプ）４４の接続温度以上で、かつ絶縁樹脂ペースト４５の硬化温度以上の温度に加熱する。このような加熱処理によって、再配線層１５とインターポーザ基板２の内部接続端子５とを接続するバンプ電極４２が形成されると同様に、バンプ電極４２等を保護する絶縁樹脂ペースト４５の硬化物からなるアンダーフィル樹脂４６が形成される。還元作用を有する絶縁樹脂ペースト４５中で電極端子（半田バンプ）４４を加熱することによって、電極端子（半田バンプ）４４の表面に形成された酸化膜による接続不良の発生等を抑制することができる。還元雰囲気中でのリフロー処理も同様な効果を備えている。
第４の実施形態の半導体記憶装置４１では、第１の実施形態と同様に、メモリチップ６とは別にＩＦチップ１１をチップ積層体７上に搭載しているため、複数のメモリチップ６Ａ〜６Ｈの外形形状を同一とすることができる。従って、例えば最下段のメモリチップにＩＦ回路を搭載した場合に比べて、複数のメモリチップ６Ａ〜６Ｈを積層したチップ積層体７、ひいてはチップ積層体７を具備する半導体記憶装置４１のパッケージサイズを小型化することができる。さらに、複数のメモリチップ６Ａ〜６Ｈには、最下段のメモリチップ６Ａが貫通電極を有しないことを除いて、同一構造のメモリチップ６が使用されるため、開発効率の向上や製造コストの低減等を図ることが可能となる。
チップ積層体７の積層順における最下段のメモリチップ６Ａには、貫通電極を形成する必要がないため、最下段のメモリチップ６Ａの厚さを容易に厚くすることができる。このため、複数のメモリチップ６Ａ〜６Ｈを積層するにあたって、メモリチップ６Ａの反り等が抑制され、メモリチップ６間の電気的な接続信頼性を高めることができる。ＩＦチップ１１は、最上段のメモリチップ６Ｈに形成された再配線層１５とバンプ電極４２とを介して、インターポーザ基板２と電気的に接続されている。このように、ＩＦチップ１１とインターポーザ基板２との接続構造を簡素化することで、ＩＦチップ１１を含むチップ積層体７の製造工数や製造コストを低減することができ、さらにチップ積層体７と外部デバイスとのデータ通信速度の向上等を図ることが可能となる。
（第５の実施形態）
次に、第５の実施形態による半導体記憶装置について、図９を参照して説明する。図９に示す半導体記憶装置５１は、支持基板３１上で積層されたチップ積層体７およびＩＦチップ１１を備えている。支持基板３１およびＩＦチップ１１を備えるチップ積層体７は、第３の実施形態と同様にして作製される。具体的な作製工程は、図５Ａないし図５Ｆに示した通りである。半導体記憶装置５１は、支持基板３１を有するチップ積層体７をインターポーザ基板２にフリップチップ接続（ＦＣ接続）したことを除いて、第４の実施形態による半導体記憶装置４１と同様な構成を備えている。
支持基板３１上に接着されたチップ積層体７は、積層順における最上段のメモリチップ６Ｈがインターポーザ基板２に最も近くなるように配置されている。支持基板３１はインターポーザ基板２から最も遠い位置に配置されている。ＩＦチップ１１はチップ積層体７とインターポーザ基板２との間に配置されている。積層順における最上段のメモリチップ６Ｈの表面に形成された再配線層１５は、インターポーザ基板２の内部接続端子５とバンプ電極４２を介して電気的に接続されている。第４の実施形態と同様に、基板接続用のバンプ電極４２はチップ接続用のバンプ電極１６より大きいサイズを有している。
支持基板３１およびＩＦチップ１１を有するチップ積層体７を、インターポーザ基板２上に実装する工程について、図１０Ａおよび図１０Ｂを参照して述べる。ＩＦチップ１１が搭載されたチップ積層体７を支持基板３１上で作製する。チップ積層体７の作製工程およびＩＦチップ１１の搭載工程は、図５Ａないし図５Ｆに示した通りである。図１０Ａに示すように、内部接続端子５上に形成された電極端子（半田バンプ）４４を有するインターポーザ基板２上に、メモリチップ６Ａ〜６Ｈの積層順とは逆転させた状態でチップ積層体７を配置する。積層順における最上段のメモリチップ６Ｈの表面に形成された再配線層１５を電極端子（半田バンプ）４４に圧着する。
図１０Ａに示したように、インターポーザ基板２上のＩＦチップ１１と対向する部分に予め接着剤層５２を形成しておいてもよい。接着剤層５２は、樹脂封止する以前のチップ積層体７とインターポーザ基板２との接着強度を高めるものである。これによって、樹脂封止する以前の構造体の取扱い性が向上する。さらに、接着剤層５２でインターポーザ基板２とＩＦチップ１１との間の隙間を埋めることによって、アンダーフィル樹脂４３を充填した後のポアの発生等を抑制することができる。接着剤層５２には、Ａｌ粒子のような金属粒子を含む接着剤を使用してもよい。これによって、ＩＦチップ１１からインターポーザ基板２までの熱伝導性が向上する。図１０Ｂに示すように、再配線層１５に圧着された電極端子（半田バンプ）４４を還元雰囲気中でリフローした後、チップ積層体７とインターポーザ基板２との間の隙間にアンダーフィル樹脂４３を充填してキュア処理する。
第４の実施形態と同様に、バンプ電極４２の形成工程は還元作用を有する絶縁樹脂中で実施してもよい。図１１Ａに示すように、内部接続端子５上に形成された電極端子（半田バンプ）４４を有するインターポーザ基板２上に、絶縁樹脂ペースト４５を塗布する。再配線層１５が電極端子４４と接続されるように位置合せした後、チップ積層体７をインターポーザ基板２に押し付ける。チップ積層体７をインターポーザ基板２に押し付けた状態で、電極端子（半田バンプ）４４の接続温度以上で、かつ絶縁樹脂ペースト４５の硬化温度以上の温度に加熱する。図１１Ｂに示すように、再配線層１５とインターポーザ基板２とを接続するバンプ電極４２が形成されると同様に、バンプ電極４２等を保護する絶縁樹脂ペースト４５の硬化物からなるアンダーフィル樹脂４６が形成される。
（第６の実施形態）
次に、第６の実施形態による半導体記憶装置について、図１２を参照して説明する。図１２に示す半導体記憶装置６１は、第１の実施形態におけるボンディングワイヤ１７を再配線層１５に接続した構造に代えて、ボンディングワイヤ１７をＩＦチップ１１に直接接続した構造を有している。このため、ＩＦチップ１１は貫通電極６２を有している。ＩＦチップ１１とインターポーザ基板２とを電気的に接続するボンディングワイヤ１７は、ＩＦチップ１１の貫通電極６２上に設けられたボンディングパッドに直接接続してもよいし、貫通電極６２の形成位置によってはＩＦチップ１１の表面に再配線層を形成すると共に、その端部に設けられたボンディングパッドに接続してもよい。これら以外の構成については、第１の実施形態と同様とされている。
第６の実施形態の半導体記憶装置６１によれば、第１の実施形態と同様にパッケージサイズを小型化することができる。さらに、メモリチップ６の開発効率の向上や製造コストの低減、チップ積層体７の実装コストの低減等を図ることが可能となる。チップ積層体７をインターポーザ基板２と接着するにあたって、メモリチップ６間の電気的な接続信頼性を高めることが可能となる。加えて、第１の実施形態と同様に、ＩＦチップ１１とインターポーザ基板２との接続構造を簡素化することで、ＩＦチップ１１を含むチップ積層体７の製造工数や製造コストを低減することができ、さらにチップ積層体７と外部デバイスとのデータ通信速度の向上等を図ることが可能となる。
（第７の実施形態）
次に、第７の実施形態による半導体記憶装置について、図１３を参照して説明する。図１３に示す半導体記憶装置７１は、第４の実施形態のバンプ電極４２を再配線層１５上に形成した構造に代えて、バンプ電極をＩＦチップ１１上に直接形成した構造を有している。このため、ＩＦチップ１１は貫通電極７２を有している。ＩＦチップ１１の貫通電極７２は、インターポーザ基板２の内部接続端子５とバンプ電極７３を介して電気的に接続されている。チップ積層体７とインターポーザ基板２との間には、スペーサ７４が介在されている。これら以外の構成については、第４の実施形態と同様とされている。
第７の実施形態の半導体記憶装置７１は、第４の実施形態と同様にパッケージサイズを小型化することができる。さらに、メモリチップ６の開発効率の向上や製造コストの低減等を図ることが可能となる。複数のメモリチップ６Ａ〜６Ｈを積層するにあたって、メモリチップ６間の電気的な接続信頼性を高めることが可能となる。加えて、第４の実施形態と同様に、ＩＦチップ１１とインターポーザ基板２との接続構造を簡素化することで、ＩＦチップ１１を含むチップ積層体７の製造工数や製造コストを低減することができ、さらにチップ積層体７と外部デバイスとのデータ通信速度の向上等を図ることが可能となる。
（第８の実施形態）
次に、第８の実施形態による半導体装置（半導体記憶装置）の製造工程について、図１４および図１５を参照して説明する。第８の実施形態による半導体装置（半導体記憶装置）の製造工程は、最下段のメモリチップとなる半導体ウエハを支持基板として使用して、チップ積層体を作製することを特徴としている。
図１４（ａ）に示すように、半導体ウエハ８１を用意する。半導体ウエハ８１は、個片化後に半導体チップとなる複数のチップ領域Ｘを有している。複数のチップ領域Ｘに基づく半導体チップは、チップ積層体の最下段に位置するメモリチップに相当とするものである。複数のチップ領域Ｘ間には、それぞれダイシング領域Ｄが設けられている。複数のチップ領域Ｘの回路面８１ａには、それぞれ半導体回路や配線層等を有する半導体素子部（図示せず）が形成されている。各チップ領域Ｘにはバンプ電極となる電極端子８２が形成されている。半導体ウエハ８１のチップ領域Ｘは、チップ積層体の最下段に位置するメモリチップに相当するため、貫通電極は形成されていない。
図１４（ｂ）に示すように、半導体ウエハ８１に回路面８１ａ側から溝８３を形成する。溝８３は、例えばダイシング領域Ｄをブレードで切削することにより形成される。溝８３の深さは、半導体ウエハ８１の厚さより浅く、かつメモリチップの完成時の厚さより深く設定される。半導体ウエハ８１には、ハーフカット状態の溝（ダイシング溝）８３が形成される。ダイシング溝８３はエッチング等で形成してもよい。このような深さのダイシング溝８３を半導体ウエハ８１に形成することで、複数のチップ領域Ｘはそれぞれ半導体チップの完成厚さに応じた状態で区分される。
図１４（ｃ）に示すように、ハーフカット状態のダイシング溝８３を形成した半導体ウエハ８１の各チップ領域Ｘ上に、個片化された半導体チップ８４をそれぞれ積層する。半導体チップ８４は、前述した実施形態のメモリチップ６と同様に、それぞれ貫通電極８５とバンプ電極８６となる電極端子を有している。半導体チップ８４の積層工程においては、半導体ウエハ８１のチップ領域Ｘ上に電極端子間を接続しつつ２段目のメモリチップとなる半導体チップ８４を積層する。同様な積層工程をチップ積層数に応じて実施することによって、複数のチップ積層体８７を形成する。
図１４および図１５は各チップ領域Ｘ上にそれぞれ７個の半導体チップ８４を積層し、最終的にチップ領域Ｘに基づく半導体チップを加えて８個の半導体チップを積層したチップ積層体８７を作製する状態を示している。半導体チップ８４の積層数は、これに限定されるものではない。半導体チップ８４の積層数は、半導体チップ８４等に基づくメモリチップの記憶容量、チップ領域Ｘを含むチップ積層体８７による記憶容量、チップ積層体８７を備える半導体記憶装置の使用用途等に応じて適宜に設定される。
図１４（ｃ）に示したように、半導体ウエハ８１の各チップ領域Ｘ上にはチップ領域Ｘと同一形状の半導体チップ８４が積層されるため、チップ積層体８７間にダイシング溝８３上に相当する空間８８が生じる。チップ積層体８７を構成する半導体チップ８４（チップ領域Ｘを含む）間の隙間にアンダーフィル樹脂を充填するにあたって、隣接するチップ積層体８７間の空間８８を利用する。チップ積層体８７間の空間８８は、ダイシング溝８３が上方に向けて伸びた形状を有しているため、半導体チップ８４を多段に積層したチップ積層体８７の隙間にアンダーフィル樹脂を充填するための空間として有効である。
具体的には、図１４（ｄ）に示すように、ダイシング溝８３上に位置する複数のチップ積層体８７間の空間８８にアンダーフィル樹脂８９を導入することによって、チップ積層体８７の隙間にアンダーフィル樹脂８９を充填する。この後、アンダーフィル樹脂８９をキュア処理することによって、空間８８内のアンダーフィル樹脂８９を含めて、チップ積層体８７の隙間に充填されたアンダーフィル樹脂８９を硬化させる。複数のチップ積層体８７間の溝状の空間８８にアンダーフィル樹脂８９を導入することによって、半導体チップ８４（チップ領域Ｘを含む）を多段に積層したチップ積層体８７の隙間にアンダーフィル樹脂８９を良好に充填することが可能となる。
図１５（ａ）に示すように、チップ積層体８７上に保護テープ９０を貼付した後、半導体ウエハ８１の非回路面（裏面）８１ｂを研削する。保護テープ９０は、半導体ウエハ８１の非回路面８１ｂを研削する際に、チップ積層体８７の最上段に位置する半導体チップ８４の回路面を保護すると共に、チップ領域Ｘを個片化した後の半導体ウエハ８１の形状を維持するものである。保護テープ９０としては、各種の樹脂テープ等が用いられる。半導体ウエハ８１の非回路面８１ｂは、例えばラッピング定盤を用いて機械的に研削され、続いて研磨定盤を用いて研磨（例えばドライポリッシング）される。半導体ウエハ８１の非回路面８１ｂの研削・研磨工程はダイシング溝８３に達するように実施される。これによって、半導体ウエハ８１は各チップ領域Ｘに分割されて個片化される。
半導体ウエハ８１の非回路面（裏面）８１ｂを研削することで、複数のチップ領域Ｘはそれぞれ個片化される。これによって、最下段のメモリチップとしての半導体チップ９１を有するチップ積層体８７を作製する。半導体ウエハ８１の全体形状は、チップ積層体８７間の空間８８に導入したアンダーフィル樹脂８９で保持されている。図１５（ｂ）に示すように、チップ積層体８７の最下面、言い換えると個片化された半導体チップ９１の非回路面にダイシングテープ９２を貼付した後、保護テープ９０を剥離する。図１５（ｃ）に示すように、チップ積層体８７間の空間８８に存在するアンダーフィル樹脂８９をダイシングすることによって、複数のチップ積層体８７をそれぞれ単体化する。
単体化された複数のチップ積層体８７は、次工程のピックアップ工程に送られる。チップ積層体８７の最下面にはダイシングテープ９２が貼付されているため、複数のチップ積層体８７はダイシングテープ９２に貼付された状態でピックアップ工程に送られる。ピックアップ工程に送られた複数のチップ積層体８７は順にピックアップされ、図１５（ｄ）に示すようにインターポーザ基板９３上に実装される。図１５（ｄ）は第１の実施形態と同様なチップ積層体８７の実装構造を示している。図１４および図１５では図示を省略したが、チップ積層体８７上にはＩＦチップが搭載される。図１、図２、図３Ａないし図３Ｃ等に示したように、チップ積層体８７上にＩＦチップを搭載した後に、チップ積層体８７のインターポーザ基板９３への実装工程を実施する。
チップ積層体８７の最下段に位置する半導体チップ９１は、第１の実施形態と同様にインターポーザ基板９３と直接的には電気的に接続されていない。半導体チップ９１の厚さは、他の半導体チップ８４より厚いことが好ましい。これによって、半導体チップ９１とインターポーザ基板９３との熱膨張係数の差に基づいて、接着工程（加熱工程）で発生する応力がバンプ電極等に悪影響を及ぼすことが抑制される。従って、バンプ電極やその周囲に亀裂が生じることによる接続不良の発生を抑制することが可能となる。
そして、図示を省略したＩＦチップ、もしくはチップ積層体８７の最上段の半導体チップ８４とインターポーザ基板９３の内部接続端子とを、ボンディングワイヤで電気的に接続した後、チップ積層体８７を封止樹脂層で封止することによって、半導体記憶装置等の半導体装置が作製される。チップ積層体８７を実装する回路基材は、インターポーザ基板９３に代えてリードフレーム等であってもよい。第２の実施形態と同様なチップ積層体８７の実装構造を適用する場合には、チップ積層体８７上にＩＦチップを搭載した後、チップ積層体８７のインターポーザ基板９３への実装工程を実施する。
なお、第１ないし第８の実施形態の構成は、それぞれ組合せて適用することができ、さらに一部置き換えることも可能である。本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施し得るものであり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同時に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１，２１，３４，４１，５１，６１，７１…半導体記憶装置（半導体装置）、２，９３…インターポーザ基板、４…外部接続端子、５…内部接続端子、６，６Ａ〜６Ｈ…メモリチップ、６Ａ…最下段のメモリチップ、６Ｈ…最上段のメモリチップ、７，８７…チップ積層体、９，６２，７２，８５…貫通電極、１０，１３，１６，４２，７３，８６，５６，７４，７７，７８…バンプ電極、１１…インターフェースチップ、１７…ボンディングワイヤ、１８，４３，４６，８９…アンダーフィル樹脂、１９…封止樹脂層。

Claims (6)

  1. 外部接続端子を備える第１の面と、内部接続端子を備える第２の面とを有するインターポーザ基板と、
    前記インターポーザ基板の前記第２の面上に配置され、順に積層された複数の半導体チップを有するチップ積層体であって、前記複数の半導体チップは、前記インターポーザ基板上で最上層に位置する半導体チップを除く前記半導体チップ内に設けられた貫通電極、および前記貫通電極間を接続する第１のバンプ電極を介して電気的に接続されており、前記最上層に位置する半導体チップは前記貫通電極を有する前記半導体チップの少なくとも一つを介して前記インターポーザ基板と電気的に接続されており、前記インターポーザ基板上で最下層に位置する半導体チップはその表面に設けられた再配線層を有する、チップ積層体と、
    前記最下層に位置する半導体チップ下に搭載され、前記最下層に位置する半導体チップと第２のバンプ電極を介して電気的に接続されているインターフェースチップと、を具備する半導体装置であって、
    前記インターフェースチップは、前記再配線層および前記第２のバンプ電極の高さと前記インターフェースチップの厚さとの合計よりも大きいサイズを有する第３のバンプ電極を介してのみ前記インターポーザ基板と電気的に接続されており、
    前記半導体装置は、前記インターポーザ基板と前記インターフェースチップとの間の隙間および前記第３のバンプ電極を封止する封止樹脂をさらに具備する、半導体装置。
  2. 前記第２のバンプ電極の一部は、前記再配線層を介して前記インターポーザ基板と電気的に接続され、
    前記第２のバンプ電極の他の一部は、前記再配線層を介して前記第１のバンプ電極と電気的に接続されている、請求項１に記載の半導体装置。
  3. 前記最上層の半導体チップは、それ以外の前記半導体チップより厚い厚さを有する、請求項１または請求項２に記載の半導体装置。
  4. 前記インターポーザ基板上で前記チップ積層体上に設けられた支持基板をさらに具備する、請求項１ないし請求項３のいずれか１項に記載の半導体装置。
  5. 第１の面と第２の面とを有するインターポーザ基板を用意する工程と、
    半導体チップ内に設けられた第１の貫通電極、および前記第１の貫通電極間を接続する第１のバンプ電極を介して電気的に接続しつつ、複数の半導体チップを順に積層し、前記複数の半導体チップの積層順の最上段に位置する半導体チップの表面に再配線層を形成することによって、チップ積層体を作製する工程と、
    前記最上段に位置する半導体チップとインターフェースチップとを第２のバンプ電極を介して電気的に接続しつつ、前記チップ積層体上に前記インターフェースチップを搭載する工程と、
    前記インターフェースチップが搭載された前記チップ積層体を前記複数の半導体チップの積層順を逆転させた状態で前記インターポーザ基板の前記第２の面上に配置しつつ、前記再配線層および前記第２のバンプ電極の高さと前記インターフェースチップの厚さとの合計よりも大きいサイズを有する第３のバンプ電極を介してのみ前記インターフェースチップと前記インターポーザ基板とを電気的に接続する工程と、
    前記インターポーザ基板と前記インターフェースチップとの間の隙間および前記第３のバンプ電極を封止する封止樹脂を形成する工程と、を具備する半導体装置の製造方法。
  6. 前記インターフェースチップと前記インターポーザ基板とを電気的に接続する工程の後に、前記封止樹脂を形成する工程を行う、請求項５に記載の半導体装置の製造方法。
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