KR102579876B1 - 반도체 패키지 - Google Patents

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Abstract

본 발명은 반도체 패키지에 관한 것으로서, 패키지 기판; 상기 패키지 기판 위에 적층된 복수의 반도체 장치들; 상기 복수의 반도체 장치들 사이 및 상기 패키지 기판과 상기 복수의 반도체 장치들 사이의 언더필 필렛; 및 상기 반도체 장치들 및 상기 언더필 필렛을 적어도 부분적으로 둘러싸는 몰딩 수지를 포함하는 반도체 패키지가 제공된다. 본 발명의 반도체 패키지는 신뢰성이 높고 저렴하게 대량 생산이 가능하다.

Description

반도체 패키지 {Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로서, 더욱 구체적으로는 신뢰성이 높고 저렴하게 대량 생산이 가능한 반도체 패키지에 관한 것이다.
관통 전극을 이용한 반도체 칩들은 제한된 면적에 고집적이 가능하기 때문에 정보를 고밀도로 저장하는 것이 가능하다. 한편, 이러한 반도체 칩들을 효율적으로 적층하기 위해서는 아직도 해결해야 할 과제들이 많이 남아 있으며, 보다 용이하고 효율적으로 반도체 패키지를 제조할 수 있는 방법이 요구된다.
본 발명이 이루고자 하는 기술적 과제는 신뢰성이 높고 저렴하게 대량 생산이 가능한 반도체 패키지를 제공하는 것이다.
본 발명은 상기 기술적 과제를 이루기 위하여 패키지 기판; 상기 패키지 기판 위에 적층된 복수의 반도체 장치들; 상기 복수의 반도체 장치들 사이 및 상기 패키지 기판과 상기 복수의 반도체 장치들 사이의 언더필 필렛; 및 상기 반도체 장치들 및 상기 언더필 필렛을 적어도 부분적으로 둘러싸는 몰딩 수지를 포함하는 반도체 패키지를 제공한다. 특히, 상기 복수의 반도체 장치들 사이 및 상기 패키지 기판과 상기 복수의 반도체 장치들 사이의 공간들 중 인접하는 적어도 두 개의 공간 내의 언더필 필렛이 상기 반도체 장치의 측방향에서 일체로서 연속되는 반도체 패키지가 제공된다.
여기서, 상기 인접하는 적어도 두 개의 공간 내의 언더필 필렛은 계면 없이 일체로서 연속될 수 있다. 또한 상기 언더필 필렛과 상기 몰딩 수지 사이에는 계면이 존재할 수 있다.
또, 상기 복수의 반도체 장치들 사이 및 상기 패키지 기판과 상기 복수의 반도체 장치들 사이의 간격이 상기 패키지 기판으로부터 멀어질수록 감소할 수 있다. 특히, 상기 복수의 반도체 장치들 사이 및 상기 패키지 기판과 상기 복수의 반도체 장치들 사이의 각각의 공간들로부터 측방향으로 상기 언더필 필렛이 볼록하게 돌출될 수 있는데, 상기 언더필 필렛이 상기 각각의 공간들로부터 측방향으로 볼록하게 돌출한 정도는 상기 패키지 기판으로부터 멀어질수록 감소할 수 있다. 나아가, 상기 언더필 필렛이 상기 복수의 반도체 장치들 중 최상부에 위치하는 반도체 장치의 상부 표면보다 높거나 이와 동등한 높이까지 연장될 수 있다. 또, 상기 복수의 반도체 장치들 중 최상부에 위치하는 반도체 장치의 상부 표면과 상기 몰딩 수지의 상부 표면이 실질적으로 동일한 제 1 평면에 존재할 수 있으며, 상기 언더필 필렛이 상기 제 1 평면에서 부분적으로 노출될 수 있다.
선택적으로, 상기 복수의 반도체 장치들 사이 및 상기 패키지 기판과 상기 복수의 반도체 장치들 사이의 각각의 공간들로부터 측방향으로 상기 언더필 필렛이 돌출될 수 있는데, 상기 언더필 필렛이 상기 각각의 공간들로부터 측방향으로 돌출한 정도는 상기 패키지 기판으로부터 멀어질수록 증가할 수 있다.
또, 상기 복수의 반도체 장치들 사이 및 상기 패키지 기판과 상기 복수의 반도체 장치들 사이의 간격이 상기 패키지 기판으로부터의 거리와 무관하게 실질적으로 일정할 수 있다. 이 때, 상기 복수의 반도체 장치들 사이 및 상기 패키지 기판과 상기 복수의 반도체 장치들 사이의 각각의 공간들로부터 측방향으로 상기 언더필 필렛이 돌출될 수 있는데, 상기 언더필 필렛이 상기 각각의 공간들로부터 측방향으로 돌출한 정도는 상기 패키지 기판으로부터 멀어질수록 증가할 수 있다.
또, 상기 언더필 필렛은 비전도성 필름(non-conductive film, NCF), 비전도성 페이스트(non-conductive paste, NCP), 및 이방성 도전 필름(anisotropic conductive film, ACF) 중의 1종 이상으로부터 얻어지는 것일 수 있다.
또, 상기 반도체 장치가 반도체 칩을 포함하는 서브-패키지(sub-package)이고, 상기 반도체 패키지가 PoP(package-on-package) 방식의 패키지일 수 있다.
본 발명의 다른 형태는 패키지 기판; 상기 패키지 기판 위에 적층된 복수의 반도체 장치들; 상기 복수의 반도체 장치들 사이 및 상기 패키지 기판과 상기 복수의 반도체 장치들 사이의 언더필 필렛; 및 상기 반도체 장치들 및 상기 언더필 필렛을 둘러싸는 몰딩 수지를 포함하는 반도체 패키지를 제공한다. 이 때, 상기 복수의 반도체 장치들 사이 및 상기 패키지 기판과 상기 복수의 반도체 장치들 사이의 간격은 상기 패키지 기판으로부터 멀어질수록 감소할 수 있다.
상기 복수의 반도체 장치들 사이 및 상기 패키지 기판과 상기 복수의 반도체 장치들 사이의 공간들 중 인접하는 적어도 두 개의 공간 내의 언더필 필렛은 상기 반도체 장치의 측방향에서 일체로서 연속될 수 있다.
또, 상기 복수의 반도체 장치들 및 상기 패키지 기판은 서로 솔더 범프에 의하여 전기적으로 연결되고, 상기 솔더 범프의 높이는 상기 패키지 기판으로부터 멀어질수록 감소할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지들은 언더필 필렛 내에 경계나 계면이 형성되지 않아 신뢰성이 높은 반도체 패키지를 얻을 수 있는 효과가 있다.
또, 본 발명의 실시예들에 따른 반도체 패키지들은 짧은 시간 내에 적은 에너지를 들여 제조할 수 있기 때문에 스루풋 향상 및 제조 단가 절감에 기여할 수 있는 효과가 있다.
도 1a는 본 발명의 기술적 사상에 따른 일 실시예를 나타낸 반도체 패키지의 측단면도이다.
도 1b는 본 발명의 일 실시예에 따라 제조한 반도체 패키지의 단면을 언더필 필렛 부분을 중심으로 나타낸 단면 이미지이다.
도 1c는 통상의 방법에 의하여 제조한 반도체 패키지의 단면을 나타낸 단면 이미지이다.
도 2 내지 도 9는 본 발명의 기술적 사상에 따른 다른 실시예들을 나타낸 반도체 패키지의 측단면도들이다.
도 10은 본 발명의 실시예에 따라 반도체 패키지를 제조하는 방법을 순서에 따라 나타낸 흐름도이다.
도 11a 내지 도 11g는 본 발명의 실시예에 따라 반도체 패키지를 제조하는 방법을 단계별로 나타낸 측단면도들이다.
도 12는 종래 기술에 따라 반도체 패키지를 제조하는 데 사용되는 온도 프로파일을 나타낸다.
도 13은 본 발명의 일 실시예에 따른 반도체 패키지의 구성을 개략적으로 나타내는 도면이다.
도 14는 본 발명의 일 실시예에 따른 반도체 패키지를 포함하는 전자 시스템을 나타내는 도면이다.
도 15는 본 발명의 실시예에 따른 반도체 패키지가 응용된 전자 장치를 개략적으로 보여주는 사시도이다.
이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 여기에 사용되는 모든 용어 "및/또는"은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 사용되는 용어 "기판"은 기판 그 자체, 또는 기판과 그 표면에 형성된 소정의 층 또는 막 등을 포함하는 적층 구조체를 의미할 수 있다. 또한, 본 명세서에서 "기판의 표면"이라 함은 기판 그 자체의 노출 표면, 또는 기판 위에 형성된 소정의 층 또는 막 등의 외측 표면을 의미할 수 있다.
도 1a는 본 발명의 기술적 사상에 따른 일 실시예를 나타낸 반도체 패키지(100)의 측단면도이다.
도 1a를 참조하면, 패키지 기판(120) 위에 복수의 반도체 장치들(110)이 적층되어 있을 수 있다. 또한 상기 복수의 반도체 장치들(110)의 사이, 그리고 상기 패키지 기판(120)과 상기 복수의 반도체 장치들(110)의 사이에는 언더필 필렛(underfill fillet)(130a)이 존재할 수 있다.
상기 패키지 기판(120)은 예를 들면, 인쇄회로기판, 세라믹 기판 또는 인터포저(interposer)일 수 있다. 패키지 기판(120)이 인쇄회로기판인 경우, 패키지 기판(120)은 기판 베이스, 그리고 상면 및 하면에 각각 형성된 상면 패드(도시 생략) 및 하면 패드(도시 생략)를 포함할 수 있다. 상기 상면 패드 및 상기 하면 패드는 각각 상기 기판 베이스)의 상면 및 하면을 덮는 솔더레지스트층(도시 생략)에 의하여 노출될 수 있다. 상기 기판 베이스는 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 상기 기판 베이스는 FR4, 사관능성 에폭시(tetrafunctional epoxy), 폴리페닐렌 에테르(polyphenylene ether), 에폭시/폴리페닐렌 옥사이드(epoxy/polyphenylene oxide), BT(bismaleimide triazine), 써마운트(thermount), 시아네이트 에스터(cyanate ester), 폴리이미드(polyimide) 및 액정 고분자(Liquid crystal polymer) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 상기 상면 패드 및 하면 패드는 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)로 이루어질 수 있다. 상기 기판 베이스 내에는 상기 상면 패드와 상기 하면 패드를 전기적으로 연결되는 내부 배선(도시 생략)이 형성될 수 있다. 상기 상면 패드 및 상기 하면 패드는 상기 기판 베이스의 상면 및 하면에 동박(Cu foil)을 입힌 후 패터닝된 회로 배선 중 각각 상기 솔더레지스트층에 의하여 노출된 부분일 수 있다.
패키지 기판(120)이 인터포저인 경우, 상기 패키지 기판(120)은 반도체 물질로 이루어진 기판 베이스 및 상기 기판 베이스의 상면 및 하면에 각각 형성된 상면 패드(도시 생략) 및 하면 패드(도시 생략)를 포함할 수 있다. 상기 기판 베이스는 예를 들면, 실리콘 웨이퍼로부터 형성될 수 있다. 또한 상기 기판 베이스의 상면, 하면 또는 내부에는 내부 배선(도시 생략)이 형성될 수 있다. 또한 상기 기판 베이스의 내부에는 상기 상면 패드와 상기 하면 패드를 전기적으로 연결하는 관통 비아(도시 생략)이 형성될 수 있다.
패키지 기판(120)의 하면에는 외부 연결 단자(126)가 부착될 수 있다. 외부 연결 단자(126)는 예를 들면, 상기 하면 패드(125) 상에 부착될 수 있다. 외부 연결 단자(126)는 예를 들면, 솔더볼 또는 범프일 수 있다. 외부 연결 단자(126)는 반도체 패키지(100)와 외부 장치 사이를 전기적으로 연결할 수 있다.
상기 복수의 반도체 장치들(110)은 하나 또는 그 이상의 반도체 칩들을 포함할 수 있다. 일부 실시예들에 있어서, 상기 복수의 반도체 장치들(110)은 하나 또는 그 이상의 반도체 서브-패키지(sub-package)들을 포함할 수 있다. 도 1a에서는 상기 복수의 반도체 장치들(110)이 네 개의 반도체 장치들(110a, 110b, 110c, 110d)을 포함하는 것으로 도시되었지만, 본 발명이 여기에 한정되는 것은 아니며, 네 개 미만 또는 네 개보다 많은 수의 반도체 장치들이 적층되어 있을 수도 있다.
상기 복수의 반도체 장치들(110) 중 최상부에 위치하는, 다시 말해 상기 패키지 기판(120)으로부터 가장 멀리 위치하는 반도체 장치(110d)는 플립칩 방식으로 적층되도록 구성될 수 있다. 상기 반도체 장치(110d)는 활성면(119df) 쪽에 트랜지스터와 같은 반도체 소자들이 집적되어 있을 수 있다. 또한 상기 활성면(119df) 상에는 복수의 본딩 패드들(115d)이 제공될 수 있다. 상기 복수의 본딩 패드들(115d)은, 예를 들면, JEDEC 표준과 같은 표준 규약에 의하여 정의될 수 있으며, 수백 nm 내지 수 마이크로미터(㎛)의 두께를 가질 수 있다. 또, 상기 복수의 본딩 패드들(115d)은 Al, Cu, Ta, Ti, W, Ni, 및 Au 중의 1종 이상을 포함할 수 있다.
반도체 장치(110d)를 이루는 반도체 기판(111)은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 반도체 장치(110d)를 이루는 반도체 기판(111)은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 또는 반도체 장치(110d)를 이루는 반도체 기판(111)은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 반도체 장치(110d)를 이루는 반도체 기판(111)은 BOX 층(buried oxide layer)을 포함할 수 있다. 반도체 장치(110d)를 이루는 반도체 기판(111)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well)을 포함할 수 있다. 반도체 장치(110d)를 이루는 반도체 기판(111)은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
반도체 장치(110d)에는 다양한 종류의 복수의 개별 소자 (individual devices)를 포함하는 반도체 소자가 형성될 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자는 반도체 장치(110d)를 이루는 반도체 기판의 상기 도전 영역에 전기적으로 연결될 수 있다. 상기 반도체 소자는 상기 복수의 개별 소자 중 적어도 2개, 또는 상기 복수의 개별 소자와 반도체 장치(110d)를 이루는 반도체 기판의 상기 도전 영역을 전기적으로 연결하는 도전성 배선 또는 도전성 플러그를 더 포함할 수 있다. 또한, 상기 복수의 개별 소자는 각각 절연막에 의하여 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
반도체 장치(110d)는 예를 들면, 메모리 반도체 칩일 수 있다. 메모리 반도체 칩은 예를 들면, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 반도체 칩일 수 있다.
상기 복수의 반도체 장치들(110) 중 최상부에 위치하는 반도체 장치(110d)보다 하부에 배치되는, 다시 말해, 상기 패키지 기판(120)과 반도체 장치(110d)의 사이에 위치하는 반도체 장치들(110a, 110b, 110c)은 각각 기판(111) 내에 복수의 관통 전극(113)을 갖는 반도체 장치들일 수 있다. 상기 관통 전극(113)은 예를 들면, 수십㎛의 피치(pitch)를 가지고 매트릭스 배열로 배치될 수 있다. 복수의 관통 전극(113)은 예를 들면, 각각 수㎛ 내지 수십㎛의 직경을 가질 수 있다. 복수의 관통 전극(113) 각각의 직경은 복수의 관통 전극(113)들이 배치되는 피치보다 작은 값을 가질 수 있다. 예를 들면, 복수의 관통 전극(113)은 5㎛ 내지 15㎛의 직경을 가지며, 25㎛ 내지 50㎛의 피치를 가지고 배치될 수 있다.
관통 전극(113)은 TSV(Through Silicon Via)로 형성될 수 있다. 관통 전극(113)은 배선 금속층(도시 생략) 및 이를 둘러싸는 장벽 금속층(도시 생략)을 포함할 수 있다. 상기 배선 금속층은 Cu 또는 W을 포함할 수 있다. 예를 들면, 상기 배선 금속층은 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, W, 또는 W 합금으로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 예컨대, 상기 배선 금속층은 Al, Au, Be, Bi, Co, Cu, Hf, In, Mn, Mo, Ni, Pb, Pd, Pt, Rh, Re, Ru, Ta, Te, Ti, W, Zn, Zr 중의 하나 또는 그 이상을 포함할 수 있고, 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 상기 장벽 금속층은 W, WN, WC, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB 중에서 선택되는 적어도 하나의 물질을 포함할 수 있고 단일층 또는 다중층으로 이루어질 수 있다. 그러나 관통 전극(113)의 재질이 상기의 물질에 한정되는 것은 아니다.
상기 장벽 금속층 및 배선 금속층은 PVD (physical vapor deposition) 공정 또는 CVD (chemical vapor deposition) 공정에 의해 형성될 수 있으나, 이에 한정되는 것은 아니다. 관통 전극(113)과 복수의 반도체 장치들(110a, 110b, 110c) 각각을 이루는 반도체 기판 사이에는 스페이서 절연층(도시 생략)이 개재될 수 있다. 상기 스페이서 절연층은 복수의 반도체 장치들(110a, 110b, 110c)에 형성된 반도체 소자와 관통 전극(113)이 서로 직접 접촉되는 것을 막아줄 수 있다. 상기 스페이서 절연층은 산화막, 질화막, 탄화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 스페이서 절연층을 형성하기 위하여 CVD 공정을 이용할 수 있다. 상기 스페이서 절연층은 저압 CVD(sub-atmospheric CVD) 공정에 의해 형성된 O3/TEOS(ozone/tetra-ethyl ortho-silicate) 기반의 HARP(high aspect ratio process) 산화막으로 이루어질 수 있다.
관통 전극(113)은 복수의 반도체 장치들(110a, 110b, 110c) 각각의 활성면(119f)과 비활성면(119b) 사이를 직접 연결하는 것으로 개시되었으나, 이에 한정되지 않으며, 비아-퍼스트(Via-first), 비아-미들(Via-middle) 또는 비아-라스트(Via-last) 구조 중 어느 하나로 형성될 수 있음은 물론이다. 비아-퍼스트, 비아-미들, 또는 비아-라스트 구조 및 제조 방법에 대해서는 Springer에서 2011년 출간된 Three Dimensional System Integration, CRC Press에서 2012년 출간된 3D Integration for VLSI Systems, Springer에서 2013년 출간된 Designing TSVs for 3D Integrated Circuits 등의 도서를 비롯한 다수의 문헌에 개시된 바, 자세한 설명은 생략하도록 한다.
복수의 반도체 장치들(110a, 110b, 110c)의 활성면(119f)과 비활성면(119b)에는 각각 관통 전극(113)과 전기적으로 연결되는 전면 패드(115a) 및 후면 패드(115b)이 형성될 수 있다. 상기 전면 패드(115a) 및 상기 후면 패드(115b)는 관통 전극(113)에 대응되는 위치에 형성되어 관통 전극(113)과 전기적으로 연결될 수 있으나, 이에 제한되지 않으며, 관통 전극(113)부터 떨어진 위치에 형성되어, 재배선층을 통하여 관통 전극(113)과 전기적으로 연결될 수도 있다. 상기 전면 패드(115a) 및 상기 후면 패드(115b)는 JEDEC 표준과 같은 표준 규약에 의하여 정의될 수 있으며, 수백 nm 내지 수 마이크로미터(㎛)의 두께를 가질 수 있다. 또, 상기 전면 패드(115a) 및 상기 후면 패드(115b)는 Al, Cu, Ta, Ti, W, Ni, 및 Au 중의 1종 이상을 포함할 수 있다.
상기 반도체 장치들(110a, 110b, 110c, 110d)과 상기 패키지 기판(120)은 서로 연결 단자(117)에 의하여 전기적으로 연결될 수 있다. 상기 연결 단자(117)는 주석(Sn)과 은(Ag)의 합금일 수 있으며, 필요에 따라 구리(Cu), 팔라듐(Pd), 비스무트(Bi), 안티몬(Sb) 등이 첨가될 수 있다. 또한 상기 연결 단자(117)는 솔더볼 또는 범프일 수 있으며 필요에 따라 구리, 니켈, 금과 같은 금속으로 된 필라층을 더 포함할 수 있다.
상기 언더필 필렛(130a)은 상기 반도체 장치(110a)와 패키지 기판(120) 사이의 공간을 메울 수 있다. 또한, 상기 언더필 필렛(130a)은 상기 반도체 장치들(110b, 110c, 110d) 사이의 공간을 메울 수 있다. 이와 같이 인더필 필렛(130a)을 상기 공간들에 제공하는 이유는, 예를 들면, 각 구성 부품들의 접착 강도를 향상시키거나 및/또는 각 구성 부품들의 변형에 따른 물리적 강도 저하를 방지하기 위한 것일 수 있다. 일부 실시예들에 있어서, 상기 인더필 필렛(130a)을 상기 공간들에 제공하는 이유는, 예를 들면, 이물질이나 습기가 침투할 수 있는 공간을 제거하고 전기적 마이그레이션(migration)을 예방하기 위한 것일 수 있다.
상기 언더필 필렛(130a)은 패키지 기판(120) 및 상기 반도체 장치들(110a, 110b, 110c, 110d) 사이의 공간들로부터 상기 반도체 장치들(110a, 110b, 110c, 110d)의 측면의 외측으로 돌출하여 존재할 수 있다. 나아가 다른 공간으로부터 연장되는 언더필 필렛(130a)들이 서로 일체로서 연속될 수 있다.
보다 구체적으로, 상기 패키지 기판(120)과 반도체 장치(110a) 사이의 공간으로부터 연장되는 언더필 필렛과 상기 반도체 장치(110a)와 반도체 장치(110b) 사이의 공간으로부터 연장되는 언더필 필렛이 서로 일체로서 연속될 수 있다. 또, 상기 반도체 장치(110a)와 반도체 장치(110b) 사이의 공간으로부터 연장되는 언더필 필렛과 상기 반도체 장치(110b)와 반도체 장치(110c) 사이의 공간으로부터 연장되는 언더필 필렛이 서로 일체로서 연속될 수 있다. 또, 상기 반도체 장치(110b)와 반도체 장치(110c) 사이의 공간으로부터 연장되는 언더필 필렛과 상기 반도체 장치(110c)와 반도체 장치(110d) 사이의 공간으로부터 연장되는 언더필 필렛이 서로 일체로서 연속될 수 있다. 여기서, "언더필 필렛이 일체로서 연속된다"는 설명의 의미는 언더필 필렛(130a) 내에 경계나 계면 없이 상기 어느 한 공간으로부터 다른 어느 한 공간까지 언더필 필렛(130a)이 연속됨을 의미할 수 있다.
상기 언더필 필렛(130a)의 외측 표면, 다시 말해, 상기 반도체 장치들(110a, 110b, 110c, 110d)의 측면의 외측으로 돌출하는 부분의 표면은 외측을 향하여 볼록한 부분들이 상하로 반복되는 형태를 가질 수 있다. 일부 실시예들에 있어서, "언더필 필렛이 일체로서 연속된다"는 설명의 의미는 이들 외측을 향하여 볼록한 부분들 사이에 경계나 계면이 없음을 의미할 수 있다.
도 1b는 본 발명의 일 실시예에 따라 제조한 반도체 패키지의 단면을 언더필 필렛 부분을 중심으로 나타낸 단면 이미지이다. 도 1c는 통상의 방법에 의하여 제조한 반도체 패키지의 단면을 나타낸 단면 이미지이다.
도 1b를 참조하면, 적층된 네 개의 반도체 칩들의 측방으로 언더필 필렛과 이를 둘러싸는 몰딩 수지가 형성된 것이 관찰된다. 한편 언더필 필렛과 몰딩 수지 사이에는 선명한 계면이 관찰되지만 언더필 필렛 내에는 계면이 발견되지 않는다. 즉, 언더필 필렛이 서로 일체로서 연속됨을 알 수 있다.
도 1c의 (a)를 참조하면, 통상의 방법으로 제조된 반도체 패키지의 단면에 있어서 반도체 칩들의 측방향으로 언더필 필렛들이 돌출된 것이 관찰된다. 한편, 도 1c의 (b)의 상기 언더필 필렛 부분을 보다 확대한 이미지인데, 각 층에서 돌출된 언더필 필렛들 사이에 계면이 형성된 것이 선명하게 관찰된다. 다시 말해, 언더필 필렛이 일체를 이루고 있지도 않고 연속되고 있지도 않음을 알 수 있다.
한편, 언더필 필렛(130a)이 상기 반도체 장치들(110a, 110b, 110c, 110d)의 측면의 외측으로 돌출하게 되는 이유는 뒤에서 더욱 상세하게 설명될 제조 방법에 기인할 수 있다. 제조 방법을 간략하게 설명하면, 반도체 패키지(100)를 제조하기 위하여 패키지 기판(120) 상에 사전-적용 언더필(pre-applied underfill)이 제공된 상기 반도체 장치들(110a, 110b, 110c, 110d)이 적층될 수 있다. 이 때, 상기 사전-적용 언더필은, 예를 들면, 비전도성 필름(non-conductive film, NCF)일 수 있다. 이들은 아직 연결 단자들(117)이 리플로우되지 않은 상태로서 비전도성 필름의 접착력에 의지하여 임시적인 결합을 이루고 있는 것이다. 경우에 따라 상기 사전-적용 언더필은, 예를 들면, 비전도성 페이스트(non-conductive paste, NCP)일 수 있다.
그런 다음, 최상부의 반도체 장치(110d)에 열과 압력을 가하면서 연결 단자들(117)을 리플로우시킬 수 있다. 상기 비전도성 필름은 온도가 올라감에 따라 점차 유동성을 갖게 되고, 또한 상기 연결 단자들(117)이 리플로우됨에 따라 각 반도체 장치들(110a, 110b, 110c, 110d) 사이의 간격 및 반도체 장치(110a)와 패키지 기판(120) 사이의 간격이 감소하게 된다. 가열에 의해 유동화된 비전도성 필름은 외부로부터 가해진 압력에 의해 반도체 장치들(110a, 110b, 110c, 110d)의 측면 바깥쪽으로 부분적으로 압출되고, 이러한 현상은 각 반도체 장치들(110a, 110b, 110c, 110d) 사이의 공간 및 반도체 장치(110a)와 패키지 기판(120) 사이의 공간에 대하여 공통될 수 있다. 특정 이론에 의하여 한정되지 않으나, 각 반도체 장치들(110a, 110b, 110c, 110d) 사이의 공간 및 반도체 장치(110a)와 패키지 기판(120) 사이의 공간으로부터 압출된 비전도성 필름은 서로 유동화된 상태에서 서로 만나기 때문에 경화된 후에도 내부에 계면을 갖지 않는 것으로 추정된다.
상기 언더필 필렛(130a)은 예를 들면 BPA 에폭시 수지, BPF 에폭시 수지, 지방족 에폭시 수지, 시클로지방족(cycloaliphatic) 에폭시 수지 등일 수 있으며, 추가적으로 실리카, 실리콘 카바이드, 질화 알루미늄 등의 분말을 무기 필러(filler)로서 더 포함할 수 있다.
패키지 기판(120) 상에는 복수의 반도체 장치들(110a, 110b, 110c, 110d) 및 언더필 필렛(130a)의 일부분 또는 전부를 감싸는 몰딩 수지(140)가 제공될 수 있다. 상기 몰딩 수지(140)는 예를 들면, EMC(epoxy mold compound)로 이루어질 수 있다. 특히, 상기 언더필 필렛(130a)과 상기 몰딩 수지(140) 사이에는 경계 또는 계면이 존재할 수 있다.
일부 실시예에서, 상기 몰딩 수지(140)는 복수의 반도체 장치(110) 중 최상단의 반도체 장치(110d)의 상면을 노출시킬 수 있고, 상기 몰딩 수지(140) 및 복수의 반도체 장치(110) 상에는 열전달 물질층(도시 생략, thermal interface material, TIM)을 사이에 두고 방열 부재(도시 생략)가 부착될 수 있다.
상기 열전달 물질층은 절연 물질로 이루어지거나, 절연 물질을 포함하여 전기적 절연성을 유지할 수 있는 물질로 이루어질 수 있다. 상기 열전달 물질층은 예를 들면, 에폭시 수지를 포함할 수 있다. 상기 열전달 물질층은 예를 들면, 미네랄 오일(mineral oil), 그리스(grease), 갭 필러 퍼티(gap filler putty), 상변화 겔(phase change gel), 상변화물질 패드(phase change material pads) 또는 분말 충전 에폭시(particle filled epoxy)일 수 있다.
상기 방열 부재는 예를 들면, 히트 싱크(heat sink), 히트 스프레더(heat spreader), 히트 파이프(heat pipe), 또는 수냉식 냉각판(liquid cooled cold plate)일 수 있다.
도 2는 본 발명의 기술적 사상에 따른 다른 실시예를 나타낸 반도체 패키지(100a)의 측단면도이다. 도 2에서 도 1a와 동일한 번호는 동일한 부재를 의미하며, 여기서는 중복되는 설명이 생략될 수 있다.
도 2를 참조하면, 언더필 필렛(130a)은, 도 1a를 참조하여 설명한 바와 같이, 패키지 기판(120) 및 상기 반도체 장치들(110a, 110b, 110c, 110d) 사이의 공간들로부터 상기 반도체 장치들(110a, 110b, 110c, 110d)의 측면의 외측으로 돌출될 수 있다. 또한, 다른 공간으로부터 연장되는 언더필 필렛(130a)들이 서로 일체로서 연속될 수 있다.
한편, 패키지 기판(120)과 복수의 반도체 장치들(110a, 110b, 110c, 110d) 사이의 간격(H1, H2, H3, H4)은 일정하지 않을 수 있다. 일부 실시예들에 있어서, 패키지 기판(120)과 복수의 반도체 장치들(110a, 110b, 110c, 110d) 사이의 간격(H1, H2, H3, H4)은 모두 서로 상이할 수 있다. 일부 실시예들에 있어서, 패키지 기판(120)과 복수의 반도체 장치들(110a, 110b, 110c, 110d) 사이의 간격(H1, H2, H3, H4)은 상기 패키지 기판(120)으로부터 멀어질수록 감소할 수 있다. 다시 말해, 상기 간격(H1, H2, H3, H4)은 H1 > H2 > H3 > H4의 관계를 가질 수 있다.
특정 이론에 의하여 한정되는 것은 아니나, 상기 간격(H1, H2, H3, H4)이 H1 > H2 > H3 > H4의 관계를 갖게 되는 이유는 리플로우를 위한 가열이 상기 반도체 장치(110d)의 상부 표면으로부터 이루어지는 데 기인할 수 있다. 즉, 상기 반도체 장치(110d)의 상부 표면으로부터 가열되기 때문에, 상기 패키지 기판(120)에 가까울수록 (다시 말해, 상기 반도체 장치(110d)의 상부 표면으로부터 멀수록) 온도가 낮아지게 되고 그에 비례적으로 리플로우 정도가 작아지게 된다. 리플로우가 많이 이루어지는 부분에서는 상대적으로 더 작은 간격 H4를 갖게 되고, 반대로 리플로우가 적게 이루어지는 부분에서는 상대적으로 더 큰 간격 H1을 갖게 된다.
일부 실시예들에 있어서, 패키지 기판(120)과 복수의 반도체 장치들(110a, 110b, 110c, 110d)은 솔더 범프에 의하여 전기적으로 연결될 수 있다. 한편, 본딩 패드의 두께는 각 패키지 기판(120) 및 복수의 반도체 장치들(110a, 110b, 110c, 110d)에 있어서 일정할 수 있다. 이 때, 상기 간격(H1, H2, H3, H4)은 상기 솔더 범프의 높이에 의하여 직접적인 관련성을 가질 수 있다. 따라서 상기 솔더 범프의 높이는 상기 패키지 기판(120)으로부터 멀어질수록 감소할 수 있다.
상기 간격(H1, H2, H3, H4)은 약 5 ㎛ 내지 약 100 ㎛의 값을 가질 수 있다. 특히, 상기 간격(H1, H2, H3, H4)은 약 5 ㎛ 내지 약 40 ㎛의 값을 가질 수 있다.
패키지 기판(120) 상에는 복수의 반도체 장치들(110a, 110b, 110c, 110d) 및 언더필 필렛(130a)의 일부분 또는 전부를 감싸는 몰딩 수지(140a)가 제공될 수 있다. 도 2에서 보는 바와 같이, 상기 몰딩 수지(140a)는 복수의 반도체 장치(110) 중 최상단의 반도체 장치(110d)의 상면을 노출시킬 수 있다. 이는, 예컨대 상기 반도체 장치(110d)의 상부 표면을 덮도록 몰딩 수지를 형성한 후 상기 반도체 장치(110d)의 상부 표면이 노출될 때까지 상기 몰딩 수지를 제거함으로써 얻어질 수 있다.
마찬가지로 상기 언더필 필렛(130a)과 상기 몰딩 수지(140a) 사이에는 경계 또는 계면이 존재할 수 있다.
도 3은 본 발명의 기술적 사상에 따른 다른 실시예를 나타낸 반도체 패키지(100b)의 측단면도이다. 도 3에서 도 1a와 동일한 번호는 동일한 부재를 의미하며, 여기서는 중복되는 설명이 생략될 수 있으며, 도 3에서는 몰딩 수지의 도시를 생략하였다.
도 3을 참조하면, 언더필 필렛(130b)은, 도 1a를 참조하여 설명한 바와 같이, 패키지 기판(120) 및 상기 반도체 장치들(110a, 110b, 110c, 110d) 사이의 공간들로부터 상기 반도체 장치들(110a, 110b, 110c, 110d)의 측면의 외측으로 돌출될 수 있다. 또한, 서로 다른 공간들로부터 연장되는 언더필 필렛(130b)들이 서로 일체로서 연속될 수 있다.
특히 상기 언더필 필렛(130b)은 특유의 고유한 단면 형태를 가질 수 있다. 도 3에서 보는 바와 같이, 상기 패키지 기판(120) 및 상기 반도체 장치들(110a, 110b, 110c, 110d) 사이의 공간들로부터 상기 반도체 장치들(110a, 110b, 110c, 110d)의 측면의 외측으로 돌출되는 모습에서 소정의 경향성이 존재할 수 있다.
구체적으로, 상기 언더필 필렛(130b)은 패키지 기판(120)과 반도체 장치(110a) 사이의 공간에 대응되는 볼록부, 반도체 장치(110a)와 반도체 장치(110b) 사이의 공간에 대응되는 볼록부, 반도체 장치(110b)와 반도체 장치(110c) 사이의 공간에 대응되는 볼록부, 및 반도체 장치(110c)와 반도체 장치(110d) 사이의 공간에 대응되는 볼록부를 포함할 수 있다. 또한 도 3에 도시한 바와 같이 상기 볼록부들의 최선단부의 위치를 차례대로 ①, ②, ③, 및 ④라고 하면, 상기 반도체 장치들(110a, 110b, 110c, 110d)의 측면으로부터 돌출된 정도는 ① > ② > ③ > ④의 순일 수 있다. 다시 말해, 상기 언더필 필렛(130b)이 상기 각 공간들로부터 볼록하게 돌출된 정도는 상기 패키지 기판(120)으로부터 멀어질수록 감소할 수 있다.
일부 실시예들에 있어서, 상기 언더필 필렛(130b)은 반도체 장치(110d)의 상부 표면보다 더 높게 상승될 수 있다. 즉, 상기 언더필 필렛(130b)의 최상단의 레벨은 최상부에 위치하는 반도체 장치(110d)의 상부 표면의 레벨보다 높을 수 있다. 여기서 "레벨"은 z 축 방향의 위치를 의미할 수 있으며, 결과적으로는 상기 패키지 기판(120)으로부터의 거리일 수 있다.
또, 상기 최상부에 위치하는 반도체 장치(110d)의 상부 표면은 부분적으로 상기 언더필 필렛(130b)에 의하여 피복될 수 있다. 특히, 상기 반도체 장치(110d)의 상부 표면의 가장자리가 적어도 부분적으로 언더필 필렛(130b)에 의하여 피복될 수 있다.
특정 이론에 의하여 한정되는 것은 아니나, 이와 같은 형태의 언더필 필렛(130b)이 얻어지는 것은 리플로우 시 유동화된 사전-적용 언더필의 흐름 프로파일이 도 3의 화살표에 의하여 도시된 바와 같은 데 기인하는 것일 수 있다. 즉, 패키지 기판(120)과 반도체 장치(110a) 사이의 공간에 존재하던 사전-적용 언더필은 상부로부터 가해지는 압력이 해소될 수 있는 방향이 주로 측방향일 뿐만 아니라 그의 상부에서 측방향으로 돌출되는 유동화된 사전-적용 언더필로부터 중력의 영향을 받기 때문에 측방향으로의 압력 해소가 더욱 강화되어 가장 멀리까지 돌출되는 것으로 이해된다(①).
반면, 반도체 장치(110a)와 반도체 장치(110b) 사이의 공간으로부터 돌출되는 언더필은 측방향뿐만 아니라 아래쪽으로도 압력 해소가 가능하기 때문에 ①보다는 상대적으로 덜 돌출될 수 있다. 반도체 장치(110b)와 반도체 장치(110c) 사이의 공간으로부터 돌출되는 언더필은 상부로부터 받는 중력의 영향은 현저히 적지만 하부에 위치하는 언더필로부터 상방으로 힘을 받을 수 있다. 또, 반도체 장치(110c)와 반도체 장치(110d) 사이의 공간으로부터 돌출되는 언더필은 하부에 위치하는 언더필로부터 상방으로 더욱 강한 힘을 받을 뿐만 아니라, 일단 측방향으로 돌출되면 상부 쪽이 자유 표면(free surface)을 이루기 때문에 반도체 장치(100d)의 상부 표면을 지나서까지 높은 레벨로 상승할 수 있다.
도 4는 본 발명의 기술적 사상에 따른 다른 실시예를 나타낸 반도체 패키지(100c)의 측단면도이다. 도 4에서 도 1a와 동일한 번호는 동일한 부재를 의미하며, 여기서는 중복되는 설명이 생략될 수 있고, 도 4에서는 몰딩 수지의 도시를 생략하였다.
도 4를 참조하면, 언더필 필렛(130c)은, 도 1a를 참조하여 설명한 바와 같이, 패키지 기판(120) 및 상기 반도체 장치들(110a, 110b, 110c, 110d) 사이의 공간들로부터 상기 반도체 장치들(110a, 110b, 110c, 110d)의 측면의 외측으로 돌출될 수 있다. 또한, 서로 다른 공간들로부터 연장되는 언더필 필렛(130c)들이 서로 일체로서 연속될 수 있다.
특히 상기 언더필 필렛(130c)은 특유의 고유한 단면 형태를 가질 수 있다. 도 4에서 보는 바와 같이, 상기 패키지 기판(120) 및 상기 반도체 장치들(110a, 110b, 110c, 110d) 사이의 공간들로부터 상기 반도체 장치들(110a, 110b, 110c, 110d)의 측면의 외측으로 돌출되는 모습에서 소정의 경향성이 존재할 수 있다.
구체적으로, 상기 언더필 필렛(130c)은 패키지 기판(120)과 반도체 장치(110a) 사이의 공간에 대응되는 볼록부, 반도체 장치(110a)와 반도체 장치(110b) 사이의 공간에 대응되는 볼록부, 반도체 장치(110b)와 반도체 장치(110c) 사이의 공간에 대응되는 볼록부, 및 반도체 장치(110c)와 반도체 장치(110d) 사이의 공간에 대응되는 볼록부를 포함할 수 있다. 또한 도 4에 도시한 바와 같이 상기 볼록부들의 최선단부의 위치를 차례대로 ⓐ, ⓑ, ⓒ, 및 ⓓ라고 하면, 상기 반도체 장치들(110a, 110b, 110c, 110d)의 측면으로부터 돌출된 정도는 ⓓ > ⓒ > ⓑ > ⓐ의 순일 수 있다. 다시 말해, 상기 언더필 필렛(130b)이 상기 각 공간들로부터 볼록하게 돌출된 정도는 상기 패키지 기판(120)으로부터 멀어질수록 증가할 수 있다.
나아가, 패키지 기판(120)과 복수의 반도체 장치들(110a, 110b, 110c, 110d) 사이의 간격(H1c, H2c, H3c, H4c)은 일정하지 않을 수 있다. 일부 실시예들에 있어서, 패키지 기판(120)과 복수의 반도체 장치들(110a, 110b, 110c, 110d) 사이의 간격(H1c, H2c, H3c, H4c)은 모두 서로 상이할 수 있다. 일부 실시예들에 있어서, 패키지 기판(120)과 복수의 반도체 장치들(110a, 110b, 110c, 110d) 사이의 간격(H1c, H2c, H3c, H4c)은 상기 패키지 기판(120)으로부터 멀어질수록 감소할 수 있다. 다시 말해, 상기 간격(H1c, H2c, H3c, H4c)은 H1c > H2c > H3c > H4c의 관계를 가질 수 있다.
특정 이론에 의하여 한정되는 것은 아니나, 상기 볼록부들이 상기 반도체 장치들(110a, 110b, 110c, 110d)의 측면으로부터 돌출된 정도가 ⓓ > ⓒ > ⓑ > ⓐ의 순이 되는 것은 상기 간격(H1c, H2c, H3c, H4c)이 H1c > H2c > H3c > H4c의 관계를 갖는 데 기인할 수 있다. 즉, 당초 반도체 장치들(110a, 110b, 110c, 110d) 상에 제공되었던 사전-적용 언더필의 두께가 서로 동일하다고 가정하면 리플로우에 의한 간격 감소를 겪는 쪽의 언더필이 가장 많이 돌출될 수 있다. 이러한 견지에서 패키지 기판(120)으로부터 멀어질수록 상기 간격(H1c, H2c, H3c, H4c)이 감소하므로, 패키지 기판(120)으로부터 멀어질수록 유동화되어 돌출되는 언더필의 양이 증가할 것이다.
언더필 필렛(130a, 130b, 130c)이 형성하는 단면 형태는 언더필 필렛을 이루는 폴리머의 유리 전이 온도(Tg), 점도, 경화 특성, 가열 속도, 냉각 속도 등 여러 변수에 의하여 영향을 받을 수 있다.
도 5는 본 발명의 기술적 사상에 따른 다른 실시예를 나타낸 반도체 패키지(100d)의 측단면도이다. 도 5에서 도 1a와 동일한 번호는 동일한 부재를 의미하며, 여기서는 중복되는 설명이 생략될 수 있다.
도 5을 참조하면, 언더필 필렛(130d)은, 도 1a를 참조하여 설명한 바와 같이, 패키지 기판(120) 및 상기 반도체 장치들(110a, 110b, 110c, 110d) 사이의 공간들로부터 상기 반도체 장치들(110a, 110b, 110c, 110d)의 측면의 외측으로 돌출될 수 있다. 또한, 서로 다른 공간들로부터 연장되는 언더필 필렛(130d)들이 서로 일체로서 연속될 수 있다.
또한 상기 언더필 필렛(130d)은 반도체 패키지(100d)의 상부 표면에서 일부 노출될 수 있다. 다시 말해, 반도체 장치(110d)의 상부 표면은 몰딩 수지(140d)의 상부 표면 및 상기 언더필 필렛(130d)의 최상부 표면과 실질적으로 동일한 평면 상에 존재할 수 있다.
도 6은 본 발명의 기술적 사상에 따른 다른 실시예를 나타낸 반도체 패키지(100e)의 측단면도이다. 도 6에서 도 1a와 동일한 번호는 동일한 부재를 의미하며, 여기서는 중복되는 설명이 생략될 수 있고, 도 6에서는 몰딩 수지의 도시를 생략하였다.
도 6을 참조하면, 언더필 필렛(130e)은, 도 1a를 참조하여 설명한 바와 같이, 패키지 기판(120) 및 상기 반도체 장치들(110a, 110b, 110c, 110d) 사이의 공간들로부터 상기 반도체 장치들(110a, 110b, 110c, 110d)의 측면의 외측으로 돌출될 수 있다. 또한, 서로 다른 공간들로부터 연장되는 언더필 필렛(130e)들이 서로 일체로서 연속될 수 있다.
도 6은 각 반도체 장치들(110a, 110b, 110c, 110d) 사이의 간격(H2e, H3e, H4e) 및 반도체 장치(110a)와 패키지 기판(120) 사이의 간격(H1e)이 일정한 점을 제외하면 도 4를 참조하여 설명한 실시예와 동일하다.
상기 간격들(H1e, H2e, H3e, H4e)이 서로 동일함에도 불구하고 돌출부의 최선단부들의 위치가 차이가 나는 것은 각 반도체 장치들(110a, 110b, 110c, 110d)에 부착되었던 사전-적용 언더필의 두께들이 서로 상이한 데 기인할 수 있다. 즉, 리플로우시에 각 반도체 장치들(110a, 110b, 110c, 110d)의 온도 구배를 고려하여 사전-적용 언더필의 두께들을 달리할 수 있다. 보다 구체적으로, 상대적으로 더 높은 온도를 갖게 될 것으로 예상되는 반도체 장치(110d)에는 더 두꺼운 사전-적용 언더필을 적용하고, 상대적으로 더 낮은 온도를 갖게 될 것으로 예상되는 반도체 장치(110a)에는 더 얇은 사전-적용 언더필을 적용할 수 있다. 그에 따라 리플로우 후에는 각 반도체 장치들(110a, 110b, 110c, 110d) 사이의 간격들(H1e, H2e, H3e, H4e)이 서로 실질적으로 동일할 수 있다.
한편, 더 두꺼운 사전-적용 언더필이 적용된 위치(예를 들면, 반도체 장치(100c)와 반도체 장치(100d) 사이)에서 언더필 필렛(130e)이 돌출되는 정도는 더 얇은 사전-적용 언더필이 적용된 위치(예를 들면, 패키지 기판(120)과 반도체 장치(100a) 사이)에서 언더필 필렛(130e)이 돌출되는 정도에 비하여 더 클 수 있다.
도 7a는 본 발명의 기술적 사상에 따른 다른 실시예를 나타낸 반도체 패키지(100f)의 측단면도이다. 도 7b는 도 7a의 B 부분을 확대한 부분 확대 단면도이다. 도 7a 및 도 7b에서 도 1a와 동일한 번호는 동일한 부재를 의미하며, 여기서는 중복되는 설명이 생략될 수 있다. 또한, 도 7a 및 도 7b에서는 몰딩 수지의 도시를 생략하였다.
도 1a, 및 도 2 내지 도 6의 실시예에서는 사전-적용 언더필로서 비전도성 필름(NCF)이 적용되고 전기적인 연결을 위하여 솔더볼 또는 범프와 같은 연결 단자(117)가 이용된 반면, 도 7a 및 도 7b는 사전-적용 언더필로서 이방성 도전 필름(anisotropic conductive film, ACF)이 사용된 점에서 차이가 있다. 이방성 도전 필름은 매트릭스 필름 내에 도전성 입자(185)가 분포된 것으로서, 도 7b에서 보는 바와 같이 패드들(115a, 115b) 사이에서 상기 도전성 입자들(185)이 상기 패드들(115a, 115b)과 접촉하여 도전 경로를 형성함으로써 전기적인 연결을 달성할 수 있다.
그렇기 때문에 솔더볼 또는 범프와 같은 연결 단자가 불필요하고 더욱 얇은 반도체 패키지(100f)의 제조가 가능할 수 있다.
또한, 각 반도체 장치들(110a, 110b, 110c, 110d) 사이의 간격(H2f, H3f, H4f) 및 반도체 장치(110a)와 패키지 기판(120) 사이의 간격(H1f)이 모두 실질적으로 동일할 수 있다. 특히, 솔더볼이나 범프의 리플로우가 불필요하기 때문에 동일한 두께의 이방성 도전 필름을 각 반도체 장치들(110a, 110b, 110c, 110d)에 적용했더라도 상기 간격(H1f, H2f, H3f, H4f)은 모두 동일할 수 있다.
도 8은 본 발명의 기술적 사상에 따른 다른 실시예를 나타낸 반도체 패키지(200)의 측단면도이다.
도 8을 참조하면, 상기 반도체 패키지(200)는 패키지 기판(220) 위에 서브-패키지들(210a, 210b, 210c, 210d)이 적층된 패키지-온-패키지(package-on-package, PoP) 타입의 반도체 패키지일 수 있다. 패키지 기판(220)은 도 1a를 참조하여 설명한 패키지 기판(120)과 실질적으로 동일할 수 있으므로 여기서는 추가적인 설명을 생략한다.
상기 서브-패키지들(210a, 210b, 210c, 210d)의 사이, 그리고 패키지 기판(220)과 서브-패키지(210a)의 사이의 공간은 언더필 필렛(230)에 의하여 충전될 수 있다. 상기 언더필 필렛(230)은 패키지 기판(220) 및 상기 서브-패키지들(210a, 210b, 210c, 210d) 사이의 공간들로부터 상기 서브-패키지들(210a, 210b, 210c, 210d)의 측면의 외측으로 돌출하여 존재할 수 있다. 나아가 다른 공간으로부터 연장되는 언더필 필렛(230)들이 서로 일체로서 연속될 수 있다.
보다 구체적으로, 상기 패키지 기판(220)과 서브-패키지(210a) 사이의 공간으로부터 연장되는 언더필 필렛과 상기 서브-패키지(210a)와 서브-패키지(210b) 사이의 공간으로부터 연장되는 언더필 필렛이 서로 일체로서 연속될 수 있다. 또, 상기 서브-패키지(210a)와 서브-패키지(210b) 사이의 공간으로부터 연장되는 언더필 필렛과 상기 서브-패키지(210b)와 서브-패키지(210c) 사이의 공간으로부터 연장되는 언더필 필렛이 서로 일체로서 연속될 수 있다. 또, 상기 서브-패키지(210b)와 서브-패키지(210c) 사이의 공간으로부터 연장되는 언더필 필렛과 상기 서브-패키지(210c)와 서브-패키지(210d) 사이의 공간으로부터 연장되는 언더필 필렛이 서로 일체로서 연속될 수 있다. 여기서, "언더필 필렛이 일체로서 연속된다"는 설명의 의미는 도 1a를 참조하여 설명하였으므로 여기서는 추가적인 설명을 생략한다.
상기 언더필 필렛(230)의 외측 표면, 다시 말해, 상기 서브-패키지들(210a, 210b, 210c, 210d)의 측면의 외측으로 돌출하는 부분의 표면은 외측을 향하여 볼록한 부분들이 상하로 반복되는 형태를 가질 수 있다.
상기 서브-패키지들(210a, 210b, 210c, 210d)의 각각은 서브-패키지 기판(212), 상기 서브-패키지 기판(212) 상에 실장된 반도체 칩(211), 상기 반도체 칩(211)을 봉지하기 위한 서브-몰딩 수지(214), 그리고 상기 다른 반도체 장치와의 전기적인 연결을 위한 연결 단자(217)을 포함할 수 있다. 상기 반도체 칩(211)은 도 1a를 참조하여 설명한 반도체 장치들(110)과 실질적으로 동일할 수 있으므로 여기서는 추가적인 설명을 생략한다.
도 8에서는 상기 서브-패키지들(210a, 210b, 210c, 210d)이 모두 동일한 패키지인 것으로 도시되었지만, 상이한 패키지들도 동일한 방식으로 응용될 수 있다.
적층된 상기 서브-패키지들(210a, 210b, 210c, 210d)과 언더필 필렛(230)은 몰딩 수지(240)에 의하여 봉지(encapsulation)될 수 있다.
이상 도 1a, 및 도 2 내지 도 8을 참조하여 각각 설명한 실시예들은 언더필 필렛 내부에 계면이나 경계가 존재하지 않기 때문에 반도체 패키지의 신뢰성이 개선될 수 있다. 또한, 제조에 소요되는 시간과 에너지가 획기적으로 단축 및 절감되기 때문에 스루풋 증대 및 생산 코스트 저감에 크게 기여할 수 있다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 패키지(300)를 나타낸 측단면도이다.
도 9를 참조하면, 상기 반도체 패키지(300)는 패키지 기판(320) 위에 복수의 반도체 장치들(310a, 310b)이 수평적으로 배열된 반도체 패키지일 수 있다. 도 9에서는 상기 반도체 장치들(310a, 310b)이 각각 1개의 층으로만 형성된 것으로 도시되었지만, 상기 반도체 장치들(310a, 310b)의 상부에 다른 반도체 장치들이 더 적층될 수도 있다.
상기 패키지 기판(320)은 도 1a를 참조하여 설명한 패키지 기판(120)과 실질적으로 동일할 수 있으므로 여기서는 추가적인 설명을 생략한다. 또한, 상기 반도체 장치들(310a, 310b)은 도 1a의 반도체 장치들(110a, 110b, 110c, 110d)과 실질적으로 동일할 수 있으므로 여기서는 추가적인 설명을 생략한다.
상기 반도체 장치(310a)와 반도체 장치(310b)의 사이에는 언더필 필렛(330)이 계면 없이 일체로서 연속될 수 있다. 특히, 상기 언더필 필렛(330)은 상기 반도체 장치(310a)의 하부로부터 상기 반도체 장치(310b)의 하부까지 계면 없이 일체로서 연속될 수 있다. 보다 구체적으로, 상기 반도체 장치(310a)와 패키지 기판(320)의 사이에 존재하는 언더필 필렛(330)은 상기 반도체 장치(310b)와 패키지 기판(320)의 사이에 존재하는 언더필 필렛(330)과 일체를 이룰 수 있다.
일부 실시예들에 있어서, 상기 반도체 장치(310a)와 반도체 장치(310b)의 사이의 언더필 필렛(330)에는 오목부(350)가 존재할 수 있다. 이는 상기 반도체 장치(310a)의 하부에 부착되어 있던 사전-적용 언더필과 상기 반도체 장치(310b)의 하부에 부착되어 있던 사전-적용 언더필이 동시에 리플로우되면서 생성된 것일 수 있다. 보다 구체적으로, 도 9에서 상기 반도체 장치(310a)의 하부에서 리플로우되어 우측으로 유동하는 언더필 필렛(330)과 상기 반도체 장치(310b)의 하부에서 리플로우되어 좌측으로 유동하는 언더필 필렛(330)이 서로 만나면서 경화가 되면 상기 오목부(350)가 생성될 수 있다.
도 1a 및 도 2 내지 도 8을 참조하여 설명한 실시예들에서와 유사하게 도 9의 실시예에서도 사전-적용 언더필의 점착력을 이용하여 반도체 장치들(310a, 310b)을 패키지 기판(320) 상에 임시적으로 부착하고, 리플로우 공정을 적용함으로써 반도체 장치들(310a, 310b)을 패키지 기판(320) 상에 한꺼번에 본딩할 수 있다.
그렇기 때문에 반도체 패키지의 제조에 소요되는 시간과 에너지가 크게 절감되고, 언더필 필렛(330) 내부에 경계나 계면이 부존재하기 때문에 신뢰성도 향상될 수 있다.
도 10은 본 발명의 실시예에 따라 반도체 패키지를 제조하는 방법을 순서에 따라 나타낸 흐름도이다. 도 11a 내지 도 11g는 본 발명의 실시예에 따라 반도체 패키지를 제조하는 방법을 단계별로 나타낸 측단면도들이다.
도 10, 도 11a, 및 도 11b를 참조하면, 패키지 기판(120, 도 11c 참조) 및 반도체 장치(110pre, 110dpre)가 제공된다(S100).
상기 패키지 기판(120)은 도 1a를 참조하여 상세하게 설명하였으므로 여기서는 추가적인 설명을 생략한다.
상기 반도체 장치(110pre, 110dpre)는 NCF 또는 ACF와 같은 사전-적용 언더필(130pre, 130dpre)이 적용된 점 외에는 도 1a를 참조하여 설명한 반도체 장치들(110)과 동일하다. 따라서 여기서는 중복되는 설명은 생략한다.
상기 사전 적용 언더필(130pre, 130dpre)은 도 11a에 도시된 바와 같이 반도체 소자들이 형성된 활성 표면 상에 웨이퍼 레벨로 제공될 수 있다. 즉, ACF 또는 NCF와 같은 필름(F)을 상기 활성 표면 상에 부착한 후 이를 스크라이브 레인을 따라 쏘잉하여 각 개별 반도체 장치로 분리할 수 있다. 일부 실시예들에 있어서, 도 11b의 반도체 장치들(110pre, 110dpre)은 이러한 과정을 통하여 준비될 수 있다.
상기 사전-적용 언더필(130pre, 130dpre)의 두께는 각 반도체 장치들(110pre, 110dpre)에 있어서 서로 동일한 것으로 도시되었으나, 서로 상이할 수도 있다. 도 6을 참조하여 설명한 바와 같이 리플로우 후의 각 반도체 장치들 간의 간격을 동일하거나 차이를 최소화하기 위하여 상기 사전-적용 언더필(130pre, 130dpre)의 두께를 서로 다르게 할 수도 있다.
도 10 및 도 11c를 참조하면, 상기 패키지 기판(120) 상에 상기 반도체 장치(110pre)를 적층할 수 있다(S200). 상기 반도체 장치(110pre)를 상기 패키지 기판(120) 상에 적층하기 위하여 상기 반도체 장치(110pre)의 온도가 제 1 온도(T1)으로 승온될 수 있다. 상기 제 1 온도(T1)은, 예를 들면, 약 80℃ 내지 약 100℃일 수 있다. 그러나 본 발명이 여기에 한정되는 것은 아니다.
상기 반도체 장치(110pre)의 온도를 상기 제 1 온도(T1)로 승온시킴으로써 상기 사전-적용 언더필(130pre)에 다소간의 점착력과 약간의 유동성이 형성되고, 상기 반도체 장치(110pre)를 패키지 기판(120)에 부착하는 데는 약 t1 정도의 시간이 소요될 수 있다.
도 11c에서는 패키지 기판(120) 상에 하나의 반도체 장치(110pre)가 부착된 것으로 도시되었지만, 상기 패키지 기판(120)이 실리콘 웨이퍼이고, 다수의 반도체 장치들(110pre)이 횡방향으로 소정 간격으로 다수 부착되어 있을 수 있다.
도 11d와 도 11e를 함께 참조하면, 계속하여 반도체 장치들(110pre)을 더 적층할 수 있다. 상기 반도체 장치들(110pre)의 추가적인 적층은 도 11c를 참조하여 설명한 바와 동일한 방법으로 수행될 수 있다. 다만 도 11d 및 도 11e에서는 동일한 반도체 장치들(110pre)이 반복 적층되는 것으로 도시되었지만 상이한 반도체 장치들이 적층되는 것도 본 발명의 범위에 포함된다.
또, 각 반도체 장치들(110pre)이 적층되는 데 소요되는 개별 시간은 거의 동일하거나 유사할 수 있다.
도 11e에 도시한 상태에서는 상기 각 반도체 장치들(110pre)이 사전-적용 언더필(130pre)의 점착력에 의존하여 결합되어 있기 때문에 아직 견고한 결합은 이루지 못하고 있다.
도 11f를 참조하면 최상부에 위치하는 반도체 장치(110dpre)를 부착하면서 온도를 제 1 온도(T1)으로부터 제 2 온도(T2)로 승온시킬 수 있다. 상기 제 2 온도(T2)는 리플로우가 수행될 수 있는 온도일 수 있으며, 예를 들면 약 220℃ 내지 약 280℃일 수 있다.
도 10 및 도 11g를 참조하면, 반도체 장치(110d)에 압력을 가하면서 온도를 리플로우 온도인 제 2 온도(T2)로 유지하면 연결 단자들이 리플로우될 수 있다(S300). 리플로우 시간은 리플로우 온도, 상기 반도체 장치들(110a, 110b, 110c, 110d)의 크기, 사전-적용 언더필의 물질 및 두께 등을 고려하여 결정될 수 있다.
도 3을 참조하여 설명한 바와 같이, 상기 리플로우에 의하여 각 반도체 장치들(110a, 110b, 110c, 110d) 사이의 간격 및 상기 반도체 장치(110a)와 패키지 기판(120) 사이의 간격이 감소하면서 측방향의 언더필 필렛(130b)이 형성될 수 있다. 생성되는 언더필 필렛의 양상에 대해서는 도 1a 및 도 2 내지 도 9를 참조하여 상세하게 설명한 바 있다.
리플로우가 완료된 후 가열 및 가압을 중단하여 온도를 T1 또는 기타 적절한 온도로 냉각시키면서 언더필 필렛(130b)을 경화시킬 수 있다. 냉각 및 경화에 소요되는 시간(t6-t5)은 리플로우 온도로의 승온에 소요되는 시간(t4-t3)보다 더 길 수 있다. 즉, 승온은 비교적 신속하게 이루어질 수 있지만, 냉각과 그에 따른 경화는 시간이 많이 걸릴 수 있다.
앞서 설명한 바와 같이 상기 패키지 기판(120)이 실리콘 웨이퍼이고 수평 방향으로 다른 반도체 장치들이 적층된 경우 웨이퍼 레벨 패키지 (wafer level package, WLP) 방식을 이용해 이들을 한꺼번에 몰딩 수지로 물딩하는 것이 가능하다. 즉, 반도체 장치들의 적층체가 패키지 기판(120)의 표면을 따라 다수 결합된 가운데 몰드 내에서 몰딩 수지를 주입하여 상기 반도체 장치들(110a, 110b, 110c, 110d), 언더필 필렛(130b)을 둘러싸는 몰딩 수지를 형성할 수 있다.
그런 다음, 각 반도체 패키지 별로 다이싱하여 도 1a 등에 도시한 바와 같은 개별 반도체 패키지를 얻을 수 있다.
도 12는 종래 기술에 따라 반도체 패키지를 제조하는 데 사용되는 온도 프로파일을 나타낸다. 도 12를 참조하면, 하나의 반도체 장치들을 적층할 때마다 제 1 온도(T1)와 제 2 온도(T2) 사이에서 승온과 냉각/경화가 반복된다. 도 12는 4 개의 반도체 장치들이 적층되는 경우를 도시하였는데, 도 11g에 도시된 온도 프로파일에 비하여 현저히 더 긴 시간이 요구됨을 알 수 있다.
도 13은 본 발명의 일 실시예에 따른 반도체 패키지의 구성을 개략적으로 나타내는 도면이다.
도 13을 참조하면, 반도체 패키지(1100)는 마이크로 처리 유닛(1110), 메모리(1120), 인터페이스(1130), 그래픽 처리 유닛(1140), 기능 블록들(1150) 및 이를 연결하는 버스(1160)을 포함할 수 있다. 반도체 패키지(1100)는 마이크로 처리 유닛(1110) 및 그래픽 처리 유닛(1140)을 모두 포함할 수도 있으나, 그 중 하나만을 포함할 수도 있다.
마이크로 처리 유닛(1110)은 코어(core) 및 L2 캐시(cache)를 포함할 수 있다. 예를 들어, 마이크로 처리 유닛(1110)은 멀티-코어를 포함할 수 있다. 멀티-코어의 각 코어는 성능이 서로 동일하거나 상이할 수 있다. 또한 멀티-코어의 각 코어는 동시에 활성화되거나 서로 활성화되는 시점을 달리할 수 있다. 메모리(1120)는 마이크로 처리 유닛(1110)의 제어에 의해 기능 블록들(1150)에서 처리한 결과 등 저장할 수 있다. 예를 들어, 마이크로 처리 유닛(1110)은 의 L2 캐시에 저장된 내용이 플러시(flush)됨에 따라 메모리(1120)에 저장될 수 있다. 인터페이스(1130)는 외부의 장치들과의 인터페이스를 수행할 수 있다. 예를 들어, 인터페이스(1130)는 카메라, LCD 및 스피커 등과의 인터페이스를 수행할 수 있다.
그래픽 처리 유닛(1140)은 그래픽 기능들을 수행할 수 있다. 예를 들면, 그래픽 처리 유닛(1140)은 비디오 코덱을 수행하거나, 3D 그래픽을 처리할 수 있다.
기능 블록들(1150)은 다양한 기능들을 수행할 수 있다. 예를 들어, 반도체 패키지(1100)가 모바일 장치에 사용되는 AP인 경우, 기능 블록들(1150) 중 일부는 통신 기능을 수행할 수 있다.
메모리(1120)는 도 1a, 및 도 2 내지 도 9에서 예시한 반도체 패키지들(100, 100a, 100b, 100c, 100d, 100e, 100f, 200, 300) 중 적어도 하나에 해당할 수 있다. 도 1a, 및 도 2 내지 도 9에서 예시한 반도체 패키지들(100, 100a, 100b, 100c, 100d, 100e, 100f, 200, 300) 중 적어도 하나를 포함할 수 있다.
도 14는 본 발명의 일 실시예에 따른 반도체 패키지를 포함하는 전자 시스템을 나타내는 도면이다.
도 14를 참조하면, 전자 시스템(1200)은 MPU/GPU(1210)가 장착될 수 있다. 전자 시스템(1200)은 예를 들면, 모바일 기기, 데스크 탑 컴퓨터 또는 서버일 수 있다. 또한, 전자 시스템(1200)은 메모리 장치(1220), 입출력 장치(1230), 디스플레이 장치(1240)를 더 포함할 수 있으며, 이들 구성요소들은 각각 버스(1250)에 전기적으로 연결될 수 있다.
메모리 장치(1220)는 도 1a, 및 도 2 내지 도 9에서 예시한 반도체 패키지들(100, 100a, 100b, 100c, 100d, 100e, 100f, 200, 300) 중 적어도 하나에 해당할 수 있다. MPU/GPU(1210)와 메모리 장치(1220)는 도 1a, 및 도 2 내지 도 9에서 예시한 반도체 패키지들(100, 100a, 100b, 100c, 100d, 100e, 100f, 200, 300) 중 적어도 하나를 포함할 수 있다.
전자 시스템(1200)은 두께를 감소되고 내부 배선이 단순해지거나 길이가 감소한 MPU/GPU(1210)와 메모리 장치(1220)를 가지므로, 박형화 및 경량화를 이룰 수 있으며, 또한 신뢰성이 향상될 수 있다.
도 15는 본 발명의 실시예에 따른 반도체 패키지가 응용된 전자 장치를 개략적으로 보여주는 사시도이다.
도 15는 도 14의 전자 시스템(1200)이 모바일 폰(1300)에 적용되는 예를 보여주고 있다. 모바일 폰(1300)은 반도체 패키지(1310)를 포함할 수 있다. 반도체 패키지(1310)는 도 1a, 및 도 2 내지 도 9에서 예시한 반도체 패키지들(100, 100a, 100b, 100c, 100d, 100e, 100f, 200, 300)일 수 있다.
모바일 폰(1300)은 두께를 감소되고 내부 배선이 단순해지거나 길이가 감소되고, 박형화 및 경량화가 가능한 반도체 패키지(1310)가 포함될 수 있는 바, 소형화가 가능하고 고성능을 가질 수 있다.
그밖에 전자시스템(1200)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전제품(Household appliances)에 적용될 수 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예들에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
110, 110a, 110b, 110c, 110d: 반도체 장치
111: 반도체 기판
113: 관통 전극
120, 220, 320: 패키지 기판
130, 130a, 130b, 130c, 130d, 130e, 130f, 230, 330: 언더필 필렛
140, 140a, 140d: 몰딩 수지
210, 210a, 210b, 210c, 210d: 서브 패키지

Claims (10)

  1. 패키지 기판;
    상기 패키지 기판 위에 적층된 복수의 반도체 장치들;
    상기 복수의 반도체 장치들 사이 및 상기 패키지 기판과 상기 복수의 반도체 장치들 사이의 언더필 필렛; 및
    상기 반도체 장치들 및 상기 언더필 필렛을 적어도 부분적으로 둘러싸는 몰딩 수지;
    를 포함하고,
    상기 복수의 반도체 장치들 사이 및 상기 패키지 기판과 상기 복수의 반도체 장치들 사이의 공간들 중 인접하는 적어도 두 개의 공간 내의 언더필 필렛이 상기 반도체 장치의 측방향에서 일체로서 연속되며,
    상기 복수의 반도체 장치들 사이 및 상기 패키지 기판과 상기 복수의 반도체 장치들 사이의 각각의 공간들로부터 측방향으로 상기 언더필 필렛이 볼록하게 돌출하고,
    상기 언더필 필렛이 상기 각각의 공간들로부터 측방향으로 볼록하게 돌출한 정도는 상기 패키지 기판으로부터 멀어질수록 감소하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 인접하는 적어도 두 개의 공간 내의 언더필 필렛은 계면 없이 일체로서 연속되는 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 언더필 필렛과 상기 몰딩 수지 사이에는 계면이 존재하는 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 복수의 반도체 장치들 사이 및 상기 패키지 기판과 상기 복수의 반도체 장치들 사이의 간격이 상기 패키지 기판으로부터 멀어질수록 감소하는 것을 특징으로 하는 반도체 패키지.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 언더필 필렛이 상기 복수의 반도체 장치들 중 최상부에 위치하는 반도체 장치의 상부 표면보다 높거나 이와 동등한 높이까지 연장되는 것을 특징으로 하는 반도체 패키지.
  7. 패키지 기판;
    상기 패키지 기판 위에 적층된 복수의 반도체 장치들;
    상기 복수의 반도체 장치들 사이 및 상기 패키지 기판과 상기 복수의 반도체 장치들 사이의 언더필 필렛; 및
    상기 반도체 장치들 및 상기 언더필 필렛을 적어도 부분적으로 둘러싸는 몰딩 수지;
    를 포함하고,
    상기 복수의 반도체 장치들 사이 및 상기 패키지 기판과 상기 복수의 반도체 장치들 사이의 공간들 중 인접하는 적어도 두 개의 공간 내의 언더필 필렛이 상기 반도체 장치의 측방향에서 일체로서 연속되며,
    상기 복수의 반도체 장치들 사이 및 상기 패키지 기판과 상기 복수의 반도체 장치들 사이의 각각의 공간들로부터 측방향으로 상기 언더필 필렛이 돌출하고,
    상기 언더필 필렛이 상기 각각의 공간들로부터 측방향으로 돌출한 정도는 상기 패키지 기판으로부터 멀어질수록 증가하는 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 반도체 장치가 반도체 칩을 포함하는 서브-패키지(sub-package)이고,
    상기 반도체 패키지가 PoP(package-on-package) 방식의 패키지인 것을 특징으로 하는 반도체 패키지.
  9. 패키지 기판;
    상기 패키지 기판 위에 적층된 복수의 반도체 장치들;
    상기 복수의 반도체 장치들 사이 및 상기 패키지 기판과 상기 복수의 반도체 장치들 사이의 언더필 필렛; 및
    상기 반도체 장치들 및 상기 언더필 필렛을 둘러싸는 몰딩 수지;
    을 포함하고,
    상기 복수의 반도체 장치들 사이 및 상기 패키지 기판과 상기 복수의 반도체 장치들 사이의 간격은 상기 패키지 기판으로부터 멀어질수록 감소하며,
    상기 복수의 반도체 장치들 사이 및 상기 패키지 기판과 상기 복수의 반도체 장치들 사이의 공간들 중 인접하는 적어도 두 개의 공간 내의 언더필 필렛은 계면 없이 일체로서 연속되며,
    상기 복수의 반도체 장치들 사이 및 상기 패키지 기판과 상기 복수의 반도체 장치들 사이의 각각의 공간들로부터 측방향으로 상기 언더필 필렛이 볼록하게 돌출하고,
    상기 언더필 필렛이 상기 각각의 공간들로부터 측방향으로 볼록하게 돌출한 정도는 상기 패키지 기판으로부터 멀어질수록 감소하는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 복수의 반도체 장치들 및 상기 패키지 기판은 서로 솔더 범프에 의하여 전기적으로 연결되고,
    상기 솔더 범프의 높이는 상기 패키지 기판으로부터 멀어질수록 감소하는 것을 특징으로 하는 반도체 패키지.
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