KR20230023852A - 반도체 패키지 및 그의 제조 방법 - Google Patents

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윤효진
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Abstract

복수의 비아들을 포함하는 기판, 상기 기판 상의 칩 스택, 상기 칩 스택은 상기 기판 상에 순차적으로 적층되는 반도체 칩들을 포함하고, 및 상기 기판과 상기 칩 스택 사이 및 서로 인접한 상기 반도체 칩들 사이에 각각 배치되는 비전도성층들을 포함하는 반도체 패키지를 제공하되, 상기 비전도성층들 각각은 상기 반도체 칩들의 측면들로부터 상기 측면들의 바깥 방향을 향해 돌출되는 확장부를 갖고, 상기 비전도성층들 중 상기 기판으로부터 멀리 배치되는 것일수록 상기 확장부가 상기반도체 칩들의 상기 측면들로부터 돌출되는 거리가 작을 수 있다.

Description

반도체 패키지 및 그의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 패키지 및 그의 제조 방법에 관한 것으로, 상세하게는 기판 상에 복수의 반도체 칩들이 적층되는 적층형 반도체 패키지 및 그의 제조 방법에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여, 최근의 패키징 기술은 하나의 패키지 내에 복수의 반도체 칩들을 탑재하는 방향으로 진행되고 있다.
최근 전자제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 제품에 실장되는 전자 부품들의 소형화 및 경량화가 지속적으로 요구되고 있다. 이러한 전자 부품들의 소형화 및 경량화를 실현하기 위해서는 실장 부품의 개별 사이즈를 감소시키는 기술만 아니라, 다수의 개별 소자들을 하나의 패키지로 집적하는 반도체 패키지 기술이 요구된다. 이때, 다수의 소자들을 서로 접착하기 위하여 다수의 접착 부재들이 이용되며, 접착 부재들의 수가 증가함에 따라 다양한 문제점들이 발생하고 있다.
본 발명이 해결하고자 하는 과제는 구조적 안정성이 향상된 반도체 패키지 및 그의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 불량 발생이 적은 반도체 패키지의 제조 방법 및 이를 이용하여 제조된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 복수의 비아들을 포함하는 기판, 상기 기판 상의 제 1 칩 스택, 상기 제 1 칩 스택은 상기 기판 상에 순차적으로 적층되는 제 1 반도체 칩들을 포함하고, 및 상기 기판과 상기 제 1 칩 스택 사이 및 서로 인접한 상기 제 1 반도체 칩들 사이에 각각 배치되는 제 1 비전도성층들을 포함할 수 있다. 상기 제 1 비전도성층들 각각은 상기 제 1 반도체 칩들의 제 1 측면들로부터 상기 제 1 측면들의 바깥 방향을 향해 돌출되는 제 1 확장부를 가질 수 있다. 상기 제 1 비전도성층들 중, 상기 기판으로부터 멀리 배치되는 것일수록 상기 제 1 확장부가 상기 제 1 반도체 칩들의 상기 제 1 측면들로부터 돌출되는 거리가 작을 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 반도체 웨이퍼를 제공하는 것, 상기 반도체 웨이퍼 상에 제 1 비전도성층을 제공하는 것, 상기 제 1 비전도성층 상에 제 1 반도체 칩을 제공하여 상기 제 1 반도체 칩을 상기 반도체 웨이퍼에 실장하는 것, 상기 제 1 반도체 칩 상에 제 2 비전도성층을 제공하는 것, 상기 제 2 비전도성층 상에 제 2 반도체 칩을 제공하여 상기 제 2 반도체 칩을 상기 제 1 반도체 칩에 실장하는 것, 상기 반도체 웨이퍼 상에 스트립(strip) 공정을 수행하는 것, 및 상기 반도체 웨이퍼 상에 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩을 덮는 몰딩막을 형성하는 것을 포함할 수 있다. 상기 제 1 반도체 칩의 실장 공정 시, 상기 제 1 비전도성층의 일부는 상기 제 1 반도체 칩의 측면 상으로 유출되어 제 1 확장부를 형성할 수 있다. 상기 제 2 반도체 칩의 실장 공정 시, 상기 제 2 비전도성층의 일부는 상기 제 2 반도체 칩의 측면 상으로 유출되어 제 2 확장부를 형성할 수 있다. 상기 스트립 공정 시 상기 제 1 확장부의 일부 및 상기 제 2 확장부의 일부가 제거될 수 있다. 상기 스트립 공정에서, 상기 제 1 확장부의 제 1 식각률(etching rate)은 상기 제 2 확장부의 제 2 식각률보다 작을 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 복수의 비아들을 포함하는 기판, 제 1 칩 단자를 통해 상기 기판 상에 실장되는 제 1 반도체 칩, 상기 기판과 상기 제 1 반도체 칩 사이를 채우는 제 1 비전도성층, 제 2 칩 단자를 통해 상기 제 1 반도체 칩의 상부면 상에 실장되는 제 2 반도체 칩, 상기 제 1 반도체 칩과 상기 제 2 반도체 칩 사이를 채우는 제 2 비전도성층, 및 상기 기판 상에서 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩을 둘러싸는 몰딩막을 포함할 수 있다. 상기 기판과 상기 제 1 반도체 칩 사이에서의 상기 제 1 비전도성층의 제 1 폭은, 상기 제 1 반도체 칩과 상기 제 2 반도체 칩 사이에서의 상기 제 2 비전도성층의 제 2 폭보다 클 수 있다. 상기 제 1 비전도성층과 상기 제 2 비전도성층은 동일한 물질로 구성되되, 상기 제 1 비전도성층의 제 1 경도는 상기 제 2 비전도성층의 제 2 경도보다 클 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 하단 비전도성층이 넓은 폭의 제 1 반도체 칩의 상부면에 접착되어 지지되고 있어, 제 1 하단 비전도성층에 의해 발생하는 휘어짐이 억제될 수 있다. 또한, 제 1 반도체 칩으로부터 이격되어 배치되는 중간 비전도성층들 및 상부 비전도성층은 하단 비전도성층에 비해 작은 폭을 갖도록 제공되어, 중간 비전도성층들 및 상부 비전도성층에 의해 유발되는 휘어짐이 적을 수 있다. 즉, 비전도성층에 의해 유발되는 휘어짐을 최소화할 수 있으며, 이로 인한 스트레스로부터 칩 단자들을 보호하고 반도체 칩들의 박리가 방지될 수 있다. 더하여, 많은 하중이 인가되는 하부의 비전도성층이 상부의 비전도성층들에 비해 큰 경도를 가질 수 있으며, 칩 스택이 베이스 반도체 칩 상에 견고하게 지지될 수 있다. 즉, 구조적 안정성이 향상된 반도체 패키지가 제공될 수 있다.
본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 비전도성층들의 폭을 감소시키는 스트립 공정이 수행될 수 있으며, 상기 쏘잉 공정 시 쏘잉 블레이드 또는 레이저에 의해 비전도성층들이 손상되지 않을 수 있다. 즉, 쏘잉 공정의 충격 및 스트레스에 의해 반도체 패키지가 손상되는 것을 방지할 수 있으며, 불량 발생이 적은 반도체 패키지의 제조 방법이 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2 내지 도 5는 도 1의 A영역을 확대 도시한 도면들이다.
도 6 및 도 7은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 8은 본 발명의 실시예들에 따른 반도체 모듈을 설명하기 위한 단면도이다.
도 9 내지 도 20은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 2 내지 도 5는 도 1의 A영역을 확대 도시한 도면들이다.
본 발명의 실시에들에 따른 반도체 패키지는 비아를 이용한 적층형 패키지일 수 있다. 예를 들어, 베이스 기판 상에 동종의 반도체 칩들이 적층될 수 있으며, 반도체 칩들은 그들을 관통하는 비아들을 통해 서로 전기적으로 연결될 수 있다. 반도체 칩들은 그들의 하부면에 제공되는 칩 단자들을 이용하여 서로 접속될 수 있다.
도 1을 참조하여, 베이스 기판(100)이 제공될 수 있다. 베이스 기판(100)은 그의 내부에 직접 회로를 포함할 수 있다. 상세하게는, 베이스 기판(100)은 트랜지스터와 같은 전자 소자를 포함하는 제 1 반도체 칩일 수 있다. 예를 들어, 베이스 기판(100)은 실리콘(Si)과 같은 반도체로 만들어진 웨이퍼 레벨(wafer level)의 다이(die)일 수 있다. 도 1에서는 베이스 기판(100)이 제 1 반도체 칩인 것으로 도시하였지만, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 실시예들에 따르면, 베이스 기판(100)은 트랜지스터(transistor)와 같은 전자 소자를 포함하지 않는 기판, 일 예로 인쇄 회로 기판(PCB)일 수 있다. 실리콘 웨이퍼는 인쇄회로기판(PCB)보다 얇은 두께를 가질 수 있다. 이하, 베이스 기판(100)과 제 1 반도체 칩(100)을 동일한 구성 요소로서 설명하도록 한다.
제 1 반도체 칩(100)은 제 1 회로층(110), 제 1 비아(120), 제 1 상부 패드(130), 제 1 보호막(140) 및 제 1 하부 패드(150)를 포함할 수 있다.
제 1 회로층(110)은 제 1 반도체 칩(100)의 하부면 상에 제공될 수 있다. 제 1 회로층(110)은 상기한 집적 회로를 포함할 수 있다. 예를 들어, 제 1 회로층(110)은 메모리 회로(memory circuit), 로직 회로(logic circuit) 또는 이들의 조합일 수 있다. 즉, 제 1 반도체 칩(100)의 하부면은 활성면(active surface)일 수 있다.
제 1 비아(120)는 제 1 반도체 칩(100)을 수직으로 관통할 수 있다. 예를 들어, 제 1 비아(120)는 제 1 반도체 칩(100)의 상부면과 제 1 회로층(110)을 연결할 수 있다. 제 1 비아(120)와 제 1 회로층(110)은 전기적으로 연결될 수 있다. 제 1 비아(120)는 복수로 제공될 수 있다. 필요에 따라, 제 1 비아(120)를 둘러싸는 절연막(미도시)이 제공될 수 있다. 예를 들어, 절연막(미도시)은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 또는 저유전막(low-k) 중 적어도 하나를 포함할 수 있다.
제 1 상부 패드(130)는 제 1 반도체 칩(100)의 상부면 상에 배치될 수 있다. 제 1 상부 패드(130)는 제 1 비아(120)에 접속될 수 있다. 제 1 상부 패드(130)는 복수로 제공될 수 있다. 이 경우, 제 1 상부 패드들(130) 각각은 복수로 제공되는 제 1 비아들(120)에 접속될 수 있으며, 제 1 상부 패드들(130)의 배열은 제 1 비아들(120)의 배열을 따를 수 있다. 제 1 상부 패드(130)는 제 1 비아(120)를 통해 제 1 회로층(110)에 접속될 수 있다. 제 1 상부 패드(130)는 구리(Cu), 알루미늄(Al) 및/또는 니켈(Ni) 등과 같은 다양한 금속 물질을 포함할 수 있다.
제 1 보호막(140)은 제 1 반도체 칩(100)의 상부면 상에 배치되어, 제 1 상부 패드(130)를 둘러쌀 수 있다. 제 1 보호막(140)은 제 1 상부 패드(130)를 노출시킬 수 있다. 제 1 반도체 칩(100)은 제 1 보호막(140)에 의해 보호될 수 있다. 제 1 보호막(140)은 에폭시 레진(epoxy resin)을 포함하는 절연성 코팅막일 수 있다.
제 1 하부 패드(150)는 제 1 반도체 칩(100)의 하부면 상에 배치될 수 있다. 보다 정확하게는, 제 1 하부 패드(150)는 제 1 회로층(110)의 하부면 상에 배치될 수 있다. 제 1 하부 패드(150)는 제 1 회로층(110)과 전기적으로 연결될 수 있다. 제 1 하부 패드(150)는 복수로 제공될 수 있다. 제 1 하부 패드(150)는 구리(Cu), 알루미늄(Al) 및/또는 니켈(Ni) 등과 같은 다양한 금속 물질을 포함할 수 있다.
도시하지는 않았으나, 제 1 반도체 칩(100)은 하부 보호막(미도시)을 더 포함할 수 있다. 상기 하부 보호막(미도시)은 제 1 반도체 칩(100)의 하부면 상에 배치되어, 제 1 회로층(110)을 덮을 수 있다. 제 1 회로층(110)은 상기 보호막(미도시)에 의해 보호될 수 있다. 상기 보호막(미도시)은 실리콘 질화막(SiN)을 포함할 수 있다.
제 1 반도체 칩(100)의 하부면 상에 외부 단자(160)가 제공될 수 있다. 외부 단자(160)는 제 1 하부 패드(150) 상에 배치될 수 있다. 외부 단자(160)는 제 1 회로층(110) 및 제 1 비아(120)와 전기적으로 연결될 수 있다. 또는, 외부 단자(160)는 제 1 비아(120)의 아래에 배치될 수 있다. 이 경우, 제 1 비아(120)는 제 1 회로층(110)을 관통하여 제 1 회로층(110)의 하부면 상으로 노출될 수 있으며, 외부 단자(160)는 제 1 비아(120)에 직접 접속될 수 있다. 외부 단자(160)는 복수로 제공될 수 있다. 이 경우, 외부 단자들(160) 각각은 복수로 제공되는 제 1 하부 패드들(150)에 접속될 수 있다. 외부 단자(160)는 주석(Sn), 은(Ag), 구리(Cu), 니켈(Ni), 비스무트(Bi), 인듐(In), 안티모니(Sb) 또는 세륨(Ce) 중 적어도 하나 이상을 포함하는 합금일 수 있다.
제 1 반도체 칩(100) 상에 제 1 칩 스택(CS1)이 배치될 수 있다. 제 1 칩 스택(CS1)은 복수의 제 2 반도체 칩들(201, 202a, 202b, 203)을 포함할 수 있다. 제 2 반도체 칩들(201, 202a, 202b, 203)은 동종의 반도체 칩들일 수 있다. 예를 들어, 제 2 반도체 칩들(201, 202a, 202b, 203)은 메모리 칩(memory chip)일 수 있다. 제 1 칩 스택(CS1)은 제 1 반도체 칩(100)과 직접 연결되는 제 1 하부 반도체 칩(201), 제 1 하부 반도체 칩(201) 상에 배치되는 제 1 중간 반도체 칩들(202a, 202b), 및 제 1 중간 반도체 칩들(202a, 202b) 상에 배치되는 제 1 상부 반도체 칩(203)을 포함할 수 있다. 제 1 하부 반도체 칩(201), 제 1 중간 반도체 칩들(202a, 202b) 및 제 1 상부 반도체 칩(203)은 제 1 반도체 칩(100) 상에 순차적으로 적층될 수 있다. 제 1 중간 반도체 칩들(202a, 202b)은 제 1 하부 반도체 칩들(201)과 제 1 상부 반도체 칩(203) 사이에서 상호 적층될 수 있다. 본 실시예에서, 제 1 하부 반도체 칩(201)과 제 1 상부 반도체 칩(203) 사이에 2개의 제 1 중간 반도체 칩들(202a, 202b)이 개재되는 것으로 설명하였으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 다른 실시예에 따르면, 제 1 하부 반도체 칩(201)과 제 1 상부 반도체 칩(203) 사이에 하나의 제 1 중간 반도체 칩 또는 3개 이상의 제 1 중간 반도체 칩들이 개재되거나, 또는 제 1 하부 반도체 칩(201)과 제 1 상부 반도체 칩(203) 사이에 제 1 중간 반도체 칩들이 제공되지 않을 수 있다.
제 1 하부 반도체 칩(201)은 제 1 반도체 칩(100)을 바라보는 제 2 회로층(210)을 가질 수 있다. 제 2 회로층(210)은 상기한 집적 회로를 포함할 수 있다. 예를 들어, 제 2 회로층(210)은 메모리 회로(memory circuit)를 포함할 수 있다. 즉, 제 1 하부 반도체 칩(201)의 하부면은 활성면(active surface)일 수 있다.
제 1 하부 반도체 칩(201)은 제 2 회로층(210)과 대향하는 제 2 보호막(240)을 가질 수 있다. 제 2 보호막(240)은 제 1 하부 반도체 칩(201)을 보호할 수 있다. 제 2 보호막(240)은 에폭시 레진(epoxy resin)을 포함하는 절연성 코팅막일 수 있다.
제 1 하부 반도체 칩(201)은 제 2 보호막(240)에서 제 2 회로층(210)을 향하는 방향으로 제 1 하부 반도체 칩(201)의 일부를 관통하는 제 2 비아(220)를 가질 수 있다. 제 2 비아(220)는 복수로 제공될 수 있다. 절연막(미도시)은 제 2 비아(220)를 둘러싸도록 제공될 수 있다. 예를 들어, 절연막(미도시)은 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산화질화물(SiON), 또는 저유전막(low-k) 중 적어도 하나를 포함할 수 있다. 제 2 비아(220)는 제 2 회로층(210)과 전기적으로 연결될 수 있다.
제 2 보호막(240) 내에 제 2 상부 패드(230)가 배치될 수 있다. 제 2 상부 패드(230)는 제 2 보호막(240)에 의해 그 상부면이 노출될 수 있다. 제 2 상부 패드(230)는 제 2 비아(220)와 연결될 수 있다. 제 2 회로층(210) 상에 제 2 하부 패드(250)가 배치될 수 있다. 보다 정확하게는, 제 2 하부 패드(250)는 제 2 회로층(210)의 하부면 상에 배치될 수 있다. 제 2 하부 패드(250)는 제 2 회로층(210)에 접속될 수 있다. 제 2 상부 패드(230)와 제 2 하부 패드(250)는 제 2 회로층(210)과 제 2 비아(220)에 의해 전기적으로 연결될 수 있다. 제 2 상부 패드(230)와 제 2 하부 패드(250) 각각은 복수로 제공될 수 있다. 제 2 상부 패드(230)와 제 2 하부 패드(250)는 구리(Cu), 알루미늄(Al) 및/또는 니켈(Ni) 등과 같은 다양한 금속 물질을 포함할 수 있다.
제 1 중간 반도체 칩들(202a, 202b)은 제 1 하부 반도체 칩(201)과 실질적으로 동일한 구조를 가질 수 있다. 예를 들어, 제 1 중간 반도체 칩들(202a, 202b) 각각은 제 1 반도체 칩(100)을 바라보는 제 2 회로층(210), 제 2 회로층(210)과 대향하는 제 2 보호막(240), 제 2 보호막(240)에서 제 2 회로층(210)을 향하는 방향으로 제 1 중간 반도체 칩들(202a, 202b)을 관통하는 제 2 비아(220), 제 2 보호막(240) 내의 제 2 상부 패드(230), 및 제 2 회로층(210) 상의 제 2 하부 패드(250)를 포함할 수 있다.
제 1 상부 반도체 칩(203)은 제 1 하부 반도체 칩(201)과 실질적으로 유사한 구조를 가질 수 있다. 예를 들어, 제 1 상부 반도체 칩(203)은 제 1 반도체 칩(100)을 바라보는 제 2 회로층(210), 및 제 2 회로층(210) 상의 제 2 하부 패드(250)를 포함할 수 있다. 제 1 상부 반도체 칩(203)은 제 2 비아(220), 제 2 상부 패드(230) 및 제 2 보호막(240)을 갖지 않을 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예들에 따르면, 제 1 상부 반도체 칩(203)은 제 2 비아(220), 제 2 상부 패드(230) 및 제 2 보호막(240) 중 적어도 하나를 포함할 수 있다. 제 1 상부 반도체 칩(203)은 제 1 하부 반도체 칩(201) 및 제 1 중간 반도체 칩들(202a, 202b)보다 두꺼운 두께를 가질 수 있다.
제 1 반도체 칩(100)과 제 1 하부 반도체 칩(201) 사이의 간격(g1) 및 제 2 반도체 칩들(201, 202a, 202b, 203) 중 서로 인접한 것들 사이의 간격들(g2, g3, g4)은, 도 2에 도시된 바와 같이, 서로 동일할 수 있다. 이와는 다르게, 도 3에 도시된 바와 같이, 반도체 칩들(100, 201, 202a, 202b, 203) 사이의 간격들(g1, g2, g3, g4)은 제 1 반도체 칩(100)에 인접한 것일수록 작을 수 있다. 예를 들어, 제 1 반도체 칩(100)과 제 1 하부 반도체 칩(201) 사이의 간격(g1)은 제 1 하부 반도체 칩(201)과 하단의 제 1 중간 반도체 칩(202a) 사이의 간격(g2)보다 작을 수 있고, 제 1 하부 반도체 칩(201)과 하단의 제 1 중간 반도체 칩(202a) 사이의 간격(g2)은 제 1 중간 반도체 칩들(202a, 202b) 사이의 간격(g3)보다 작을 수 있고, 제 1 중간 반도체 칩들(202a, 202b) 사이의 간격(g3)은 상단의 제 1 중간 반도체 칩(202b)과 제 1 상부 반도체 칩(203) 사이의 간격(g4)보다 작을 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 다른 실시예들에 따르면, 제 1 반도체 칩(100)과 제 1 하부 반도체 칩(201) 사이의 간격(g1)은 제 2 반도체 칩들(201, 202a, 202b, 203) 사이의 간격들(g2, g3, g4)보다 작을 수 있으며, 반도체 칩들(201, 202a, 202b, 203) 사이의 간격들(g2, g3, g4)은 실질적으로 동일 또는 유사할 수 있다. 이하, 도 2의 실시예를 기준으로 계속 설명하도록 한다. 제 2 반도체 칩들(201, 202a, 202b, 203)의 폭들을 서로 동일할 수 있다. 제 2 반도체 칩들(201, 202a, 202b, 203)은 서로 수직으로 정렬될 수 있다. 예를 들어, 제 2 반도체 칩들(201, 202a, 202b, 203)의 측면들은 제 1 반도체 칩(100)의 상부면에 수직한 일 평면 상에 위치할 수 있다.
제 1 반도체 칩(100)과 제 2 반도체 칩들(201, 202a, 202b, 203) 중 서로 인접한 것들은 제 1 칩 단자들(310, 320)에 의해 연결될 수 있다. 제 1 칩 단자들(310, 320)은 제 1 반도체 칩(100)과 제 1 칩 스택(CS1)을 연결하는 제 1 하부 칩 단자(310) 및 서로 인접한 제 2 반도체 칩들(201, 202a, 202b, 203) 사이를 연결하는 제 1 상부 칩 단자들(320)을 포함할 수 있다. 제 1 하부 칩 단자(310) 및 제 1 상부 칩 단자들(320)은 주석(Sn), 은(Ag), 구리(Cu), 니켈(Ni), 비스무트(Bi), 인듐(In), 안티모니(Sb) 또는 세륨(Ce) 중 적어도 하나 이상을 포함하는 합금으로 구성된 솔더 볼들일 수 있다.
제 1 하부 칩 단자(310)는 제 1 반도체 칩(100)의 제 1 상부 패드(130)와 제 1 하부 반도체 칩(201)의 제 2 하부 패드(250) 사이에 배치될 수 있다. 제 1 하부 칩 단자(310)는 제 1 상부 패드(130)와 제 2 하부 패드(250) 사이의 거리와 동일한 두께를 가질 수 있다. 제 1 하부 칩 단자(310)는 복수로 제공될 수 있다. 제 1 하부 칩 단자(310)는 제 1 반도체 칩(100)과 제 1 하부 반도체 칩(201)을 전기적으로 연결할 수 있다.
제 1 상부 칩 단자들(320)은 제 1 하부 반도체 칩(201)과 하단의 제 1 중간 반도체 칩(202a), 제 1 중간 반도체 칩들(202a, 202b), 및 상단의 제 1 중간 반도체 칩(202b)과 제 1 상부 반도체 칩(203)을 각각 연결할 수 있다. 제 1 상부 칩 단자들(320)은 제 1 하부 반도체 칩(201)의 제 2 상부 패드(230)와 하단의 제 1 중간 반도체 칩(202a)의 제 2 하부 패드(250) 사이, 하단의 제 1 중간 반도체 칩(202a)의 제 2 상부 패드(230)와 상단의 제 1 중간 반도체 칩(202b)의 제 2 하부 패드(250) 사이, 및 상단의 제 1 중간 반도체 칩(202b)의 제 2 상부 패드(230)와 제 1 상부 반도체 칩(203)의 제 2 하부 패드(250) 사이에 각각 배치될 수 있다. 제 1 상부 칩 단자들(320)은 그들이 배치되는 위치에 따라, 제 1 하부 반도체 칩(201)의 제 2 상부 패드(230)와 하단의 제 1 중간 반도체 칩(202a)의 제 2 하부 패드(250) 사이의 거리, 하단의 제 1 중간 반도체 칩(202a)의 제 2 상부 패드(230)와 상단의 제 1 중간 반도체 칩(202b)의 제 2 하부 패드(250) 사이의 거리, 및 상단의 제 1 중간 반도체 칩(202b)의 제 2 상부 패드(230)와 제 1 상부 반도체 칩(203)의 제 2 하부 패드(250) 사이의 거리와 동일한 두께를 가질 수 있다. 제 1 상부 칩 단자들(320)은 제 1 하부 반도체 칩(201)과 하단의 제 1 중간 반도체 칩(202a) 사이, 제 1 중간 반도체 칩들(202a, 202b)의 사이, 및 상단의 제 1 중간 반도체 칩(202b)과 제 1 상부 반도체 칩(203)의 사이에서 각각 복수로 제공될 수 있다. 제 1 상부 칩 단자들(320)은 제 2 반도체 칩들(201, 202a, 202b, 203)을 전기적으로 연결할 수 있다.
제 1 비전도성층들(410, 420a, 420b, 430)은 제 1 반도체 칩(100)과 제 1 칩 스택(CS1) 사이 및 인접하는 제 2 반도체 칩들(201, 202a, 202b, 203) 사이에 배치되어 제 1 칩 단자들(310, 320)을 감쌀 수 있다. 제 1 비전도성층들(410, 420a, 420b, 430)은 제 1 하부 반도체 칩(201)의 아래에 제공되는 제 1 하부 비전도성층(410), 제 1 중간 반도체 칩들(202a, 202b)의 아래에 각각 제공되는 중간 비전도성층들(420a, 420b), 및 제 1 상부 반도체 칩(203)의 아래에 제공되는 제 1 상부 비전도성층(430)을 포함할 수 있다.
제 1 하부 비전도성층(410)은 제 1 반도체 칩(100)과 제 1 하부 반도체 칩(201) 사이에 배치되어 제 1 하부 칩 단자(310)를 감쌀 수 있다. 제 1 하부 비전도성층(410)은 제 1 하부 반도체 칩(201)의 측면 바깥으로 돌출되는 제 1 확장부(415)를 가질 수 있다. 제 1 확장부(415)는 제 1 반도체 칩(100)에 의해 지지될 수 있다.
중간 비전도성층들(420a, 420b)은 제 1 중간 비전도성층(420a) 및 제 2 중간 비전도성층(420b)을 포함할 수 있다. 제 1 중간 비전도성층(420a)은 제 1 하부 반도체 칩(201)과 하단의 제 1 중간 반도체 칩(202a) 사이에 배치되어 제 1 상부 칩 단자들(320)을 감쌀 수 있다. 제 1 중간 비전도성층(420a)은 하단의 제 1 중간 반도체 칩(202a)의 측면 바깥으로 돌출되는 제 2 확장부(425a)를 가질 수 있다. 제 2 중간 비전도성층(420b)은 제 1 중간 반도체 칩들(202a, 202b) 사이에 배치되어 제 1 상부 칩 단자들(320)을 감쌀 수 있다. 제 2 중간 비전도성층(420b)은 상단의 제 1 중간 반도체 칩(202b)의 측면 바깥으로 돌출되는 제 3 확장부(425b)를 가질 수 있다.
제 1 상부 비전도성층(430)은 상단의 제 1 중간 반도체 칩(202b)과 제 1 상부 반도체 칩(203) 사이에 배치되어 제 1 상부 칩 단자들(320)를 감쌀 수 있다. 제 1 상부 비전도성층(430)은 제 1 상부 반도체 칩(203)의 측면 바깥으로 돌출되는 제 4 확장부(435)를 가질 수 있다.
제 1 확장부(415), 제 2 확장부(425a), 제 3 확장부(425b) 및 제 4 확장부(435) 각각은 그들 위에 위치하는 제 2 반도체 칩들(201, 202a, 202b, 203)의 하나의 측면 일부를 덮을 수 있다. 제 1 확장부(415), 제 2 확장부(425a), 제 3 확장부(425b) 및 제 4 확장부(435)의 두께는 대응되는 반도체 칩들(100, 201, 202a, 202b, 203) 사이의 두께들보다 클 수 있다. 제 1 확장부(415), 제 2 확장부(425a), 제 3 확장부(425b) 및 제 4 확장부(435)는 수직으로 서로 이격될 수 있으며, 서로 접촉하지 않을 수 있다.
제 1 비전도성층들(410, 420a, 420b, 430)의 두께는, 도 2에 도시된 바와 같이, 서로 동일할 수 있다. 본 명세서에서 비전도성층의 두께는 반도체 칩들 사이에 개재되는 비전도성층의 부분의 두께로 정의된다. 비전도성층들의 두께와는 다르게, 비전도성층들의 확장부의 두께는 별도로 지칭하도록 한다. 제 1 비전도성층들(410, 420a, 420b, 430)의 두께는 1 반도체 칩(100)과 제 1 하부 반도체 칩(201) 사이의 간격(g1) 및 제 2 반도체 칩들(201, 202a, 202b, 203) 중 서로 인접한 것들 사이의 간격들(g2, g3, g4)에 해당할 수 있다. 즉, 제 1 하부 비전도성층(410)의 두께는 제 1 반도체 칩(100)과 제 1 하부 반도체 칩(201) 사이의 간격(g1)과 동일하고, 제 1 중간 비전도성층(420a)의 두께는 제 1 하부 반도체 칩(201)과 하단의 제 1 중간 반도체 칩(202a) 사이의 간격(g2)과 동일하고, 제 2 중간 비전도성층(420b)의 두께는 제 1 중간 반도체 칩들(202a, 202b) 사이의 간격(g3)과 동일하고, 및 제 1 상부 비전도성층(430)의 두께는 상단의 제 1 중간 반도체 칩(202b)과 제 1 상부 반도체 칩(203) 사이의 간격(g4)과 동일할 수 있다. 이와는 다르게, 도 3에 도시된 바와 같이, 제 1 비전도성층들(410, 420a, 420b, 430)의 두께는 제 1 반도체 칩(100)에 인접한 것일수록 작을 수 있다. 예를 들어, 제 1 하부 비전도성층(410)의 두께는 제 1 중간 비전도성층(420a)의 두께보다 작을 수 있고, 제 1 중간 비전도성층(420a)의 두께는 제 2 중간 비전도성층(420b)의 두께보다 작을 수 있고, 제 2 중간 비전도성층(420b)의 두께는 제 1 상부 비전도성층(430)의 두께보다 작을 수 있다.
제 1 비전도성층들(410, 420a, 420b, 430)의 너비는 제 1 반도체 칩(100)에 인접한 것일수록 클 수 있다. 예를 들어, 제 1 하부 비전도성층(410)의 제 1 너비(w1)는 제 1 중간 비전도성층(420a)의 제 2 너비(w2)의 너비보다 클 수 있고, 제 1 중간 비전도성층(420a)의 제 2 너비(w2)는 제 2 중간 비전도성층(420b)의 제 3 너비(w3)보다 클 수 있고, 제 2 중간 비전도성층(420b)의 제 3 너비(w3)는 제 1 상부 비전도성층(430)의 제 4 너비(w4)보다 클 수 있다. 제 2 반도체 칩들(201, 202a, 202b, 203)의 폭이 모두 동일한 바, 제 1 비전도성층들(410, 420a, 420b, 430)이 제 2 반도체 칩들(201, 202a, 202b, 203)의 측면들로부터 돌출되는 거리는 서로 다를 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 제 1 하부 비전도성층(410)의 제 1 확장부(415)의 제 1 돌출 거리(d1)는 제 1 중간 비전도성층(420a)의 제 2 확장부(425a)의 제 2 돌출 거리(d2)보다 클 수 있고, 제 1 중간 비전도성층(420a)의 제 2 확장부(425a)의 제 2 돌출 거리(d2)는 제 2 중간 비전도성층(420b)의 제 3 확장부(425b)의 제 3 돌출 거리(d3)보다 클 수 있고, 제 2 중간 비전도성층(420b)의 제 3 확장부(425b)의 제 3 돌출 거리(d3)는 제 1 상부 비전도성층(430)의 제 4 확장부(435)의 제 4 돌출 거리(d4)보다 클 수 있다.
다른 실시예들에 따르면, 도 4에 도시된 바와 같이, 제 1 하부 비전도성층(410)의 제 1 너비는 중간 비전도성층들(420a, 420b)의 제 2 및 제 3 너비들 및 제 1 상부 비전도성층(430)의 제 4 너비보다 클 수 있으며, 중간 비전도성층들(420a, 420b)의 상기 제 2 및 제 3 너비들 및 제 1 상부 비전도성층(430)의 제 4 너비는 제 2 반도체 칩들(201, 202a, 202b, 203)의 너비들과 동일할 수 있다. 즉, 제 2 반도체 칩들(201, 202a, 202b, 203)의 측면들, 중간 비전도성층들(420a, 420b)의 측면들 및 제 1 상부 비전도성층(430)의 측면은 공면(coplanar)을 이룰 수 있다.
도 1 및 도 2를 계속 참조하여, 확장부들(415, 425a, 425b, 435)은 제 2 반도체 칩들(201, 202a, 202b, 203)의 측면들로부터 돌출되는 형상을 가질 수 있다. 예를 들어, 확장부들(415, 425a, 425b, 435)은 제 2 반도체 칩들(201, 202a, 202b, 203)의 측면들 상으로 볼록한 형상(일 예로, 반구 형상)을 가질 수 있다. 이와는 다르게, 도 5에 도시된 바와 같이, 확장부들(415, 425a, 425b, 435)은 제 1 반도체 칩(100)을 향할수록 폭이 커지는 형상(일 예로, 삼각형)을 가질 수 있다. 이때, 확장부의 폭은 반도체 칩의 측면으로부터 가장 먼 지점까지의 거리에 해당하며, 상기 설명한 확장부의 돌출 거리에 해당할 수 있다.
제 1 비전도성층들(410, 420a, 420b, 430)의 경도는 서로 다를 수 있다. 제 1 비전도성층들(410, 420a, 420b, 430)의 경도는 제 1 반도체 칩(100)에 인접할수록 클 수 있다. 예를 들어, 제 1 하부 비전도성층(410)의 제 1 경도는 제 1 중간 비전도성층(420a)의 제 2 경도보다 클 수 있고, 제 1 중간 비전도성층(420a)의 제 2 경도는 제 2 중간 비전도성층(420b)의 제 3 경도보다 클 수 있고, 제 2 중간 비전도성층(420b)의 제 3 경도는 제 1 상부 비전도성층(430)의 제 4 경도보다 클 수 있다. 제 1 비전도성층들(410, 420a, 420b, 430)의 경도 차이는 반도체 패키지의 제조 공정 시 제 1 비전도성층들(410, 420a, 420b, 430)의 경화도(degree of curing) 차이에 기인한 것일 수 있다. 이에 대해서는 뒤에서 반도체 패키지의 제조 방법과 함께 상세히 설명하도록 한다.
본 발명의 실시예들에 따르면, 제 1 비전도성층들(410, 420a, 420b, 430) 중 많은 하중이 인가되는 제 1 하부 비전도성층(410)의 제 1 경도가 다른 비전도성층들(420a, 420b, 430)에 비해 클 수 있으며, 이에 따라 제 1 칩 스택(CS1)이 제 1 반도체 칩(100) 상에 견고하게 지지될 수 있다. 즉, 구조적 안정성이 향상된 반도체 패키지가 제공될 수 있다.
제 1 비전도성층들(410, 420a, 420b, 430)은 서로 동일한 물질을 포함할 수 있다. 예를 들어, 제 1 비전도성층들(410, 420a, 420b, 430)은 비전도성 필름(non-conductive film: NCF) 또는 비전도성 접착제(non-conductive paste: NCP)를 포함할 수 있다. 제 1 비전도성층들(410, 420a, 420b, 430)은 절연성 폴리머를 포함할 수 있다. 예를 들어, 제 1 하부 비전도성층(410), 중간 비전도성층들(420a, 420b) 및 제 1 상부 비전도성층(430)은 도전 입자를 함유하지 않는 에폭시계 물질로 이루어질 수 있다. 도전 입자가 없는 제 1 비전도성층들(410, 420a, 420b, 430)을 사용함에 따라 인접한 제 1 상부 칩 단자들(320) 간의 전기적 단락없이 제 1 상부 칩 단자들(320)의 미세 피치화가 가능할 수 있다. 또한, 제 1 비전도성층들(410, 420a, 420b, 430)은 제 1 반도체 칩(100)과 제 1 칩 스택(CS1) 사이의 공간 및 인접하는 제 2 반도체 칩들(201, 202a, 202b, 203) 사이의 공간을 채우는 언더필(under fill) 역할을 하므로, 제 1 칩 단자들(310, 320)의 기계적 내구성을 높일 수 있다.
제 1 비전도성층들(410, 420a, 420b, 430)의 열팽창율은 제 1 반도체 칩(100) 및 제 2 반도체 칩들(201, 202a, 202b, 203)의 열팽창율 및 후술되는 몰딩막(500)의 열팽창율과 다를 수 있다. 이에 따라, 반도체 패키지는 반도체 패키지의 제조 공정 또는 반도체 패키지의 구동 시 발생하는 열에 의해 휘어짐(warpage)이 발생할 수 있다.
본 발명의 실시예들에 따르면, 제 1 하부 비전도성층(410)이 넓은 폭의 제 1 반도체 칩(100)의 상부면에 접착되어 지지되고 있어, 제 1 하부 비전도성층(410)에 의해 발생하는 휘어짐(warpage)이 억제될 수 있다. 또한, 제 1 반도체 칩(100)으로부터 이격되어 배치되는 중간 비전도성층들(420a, 420b) 및 제 1 상부 비전도성층(430)은 제 1 하부 비전도성층(410)에 비해 작은 폭을 갖도록 제공되어, 중간 비전도성층들(420a, 420b) 및 제 1 상부 비전도성층(430)에 의해 유발되는 휘어짐이 적을 수 있다. 특히, 중간 비전도성층들(420a, 420b)의 폭 및 제 1 상부 비전도성층(430)의 폭이 제 2 반도체 칩들(201, 202a, 202b, 203)의 폭과 동일하게 제공되는 경우, 중간 비전도성층들(420a, 420b) 및 제 1 상부 비전도성층(430)에 의해 유발되는 휘어짐은 최소화될 수 있다. 즉, 제 1 비전도성층들(410, 420a, 420b, 430)에 의해 유발되는 휘어짐(warpage)을 최소화할 수 있으며, 이로 인한 스트레스로부터 제 1 칩 단자들(310, 320)을 보호하고 반도체 칩들(100, 201, 202a, 202b, 203)의 박리가 방지될 수 있다. 즉, 구조적 안정성이 향상된 반도체 패키지가 제공될 수 있다.
도 1을 계속 참조하여, 제 1 반도체 칩(100) 상에 몰딩막(500)이 제공될 수 있다. 몰딩막(500)은 제 1 반도체 칩(100)의 상부면을 덮을 수 있다. 몰딩막(500)의 측면은 제 1 반도체 칩(100)의 측면과 정렬될 수 있다. 몰딩막(500)은 제 1 칩 스택(CS1)을 둘러쌀 수 있다. 즉, 몰딩막(500)은 제 2 반도체 칩들(201, 202a, 202b, 203)의 측면들을 덮을 수 있다. 이때, 몰딩막(500)의 외측면으로부터 중간 비전도성층들(420a, 420b)의 일단들까지의 거리들 및 제 1 상부 비전도성층(430)의 일단까지의 거리는 몰딩막(500)의 외측면으로부터 제 1 하부 비전도성층(410)의 일단까지의 거리보다 클 수 있다. 몰딩막(500)의 외측면으로부터 제 1 하부 비전도성층(410)의 일단까지의 거리는 100um 내지 500um일 수 있다. 몰딩막(500)은 제 2 반도체 칩들(201, 202a, 202b, 203)을 보호할 수 있다. 몰딩막(500)은 절연성 물질을 포함할 수 있다. 예를 들어, 몰딩막(500)은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다. 도시된 바와는 다르게, 몰딩막(500)은 제 2 반도체 칩들(201, 202a, 202b, 203)을 덮도록 형성될 수 있다. 즉, 몰딩막(500)은 제 1 상부 반도체 칩(203)의 상부면을 덮을 수 있다. 도시된 바와는 다르게, 몰딩막(500)은 제 1 상부 반도체 칩(203)의 상부면을 노출시킬 수 있다.
도 1 내지 도 5에서는 제 1 칩 스택이 제 1 반도체 칩 상에 적층된 4개의 제 2 반도체 칩들을 포함하는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 6은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 6을 참조하여, 제 1 칩 스택(CS1)은 제 1 중간 반도체 칩들(202a, 202b, 도 1 참조)이 제공되지 않을 수 있다. 즉, 제 1 칩 스택(CS1)은 제 1 반도체 칩(100)과 직접 연결되는 제 1 하부 반도체 칩(201), 제 1 하부 반도체 칩(201) 상에 배치되는 제 1 상부 반도체 칩(203)을 포함할 수 있다.
제 1 하부 칩 단자(310)는 제 1 반도체 칩(100)의 제 1 상부 패드(130)와 제 1 하부 반도체 칩(201)의 제 2 하부 패드(250) 사이에서, 제 1 반도체 칩(100)과 제 1 하부 반도체 칩(201)을 전기적으로 연결할 수 있다. 제 1 상부 칩 단자(320)는 제 1 하부 반도체 칩(201)의 제 2 상부 패드(230)와 제 1 상부 반도체 칩(203)의 제 2 하부 패드(250) 사이에 배치되어, 제 2 반도체 칩들(201, 203)을 전기적으로 연결할 수 있다.
제 1 비전도성층들(410, 430)은 제 1 하부 반도체 칩(201)의 아래에 제공되는 제 1 하부 비전도성층(410), 및 제 1 상부 반도체 칩(203)의 아래에 제공되는 제 1 상부 비전도성층(430)을 포함할 수 있다.
제 1 하부 비전도성층(410)은 제 1 반도체 칩(100)과 제 1 하부 반도체 칩(201) 사이에 배치되어 제 1 하부 칩 단자(310)를 감쌀 수 있다. 제 1 하부 비전도성층(410)은 제 1 하부 반도체 칩(201)의 측면 바깥으로 돌출되는 제 1 확장부(415)를 가질 수 있다.
제 1 상부 비전도성층(430)은 제 1 하부 비전도성층(410)과 제 1 상부 반도체 칩(203) 사이에 배치되어 제 1 상부 칩 단자들(320)를 감쌀 수 있다. 제 1 상부 비전도성층(430)은 제 1 상부 반도체 칩(203)의 측면 바깥으로 돌출되는 제 4 확장부(435)를 가질 수 있다.
제 1 하부 비전도성층(410)의 두께는 제 1 상부 비전도성층(430)의 두께보다 작을 수 있다. 제 1 하부 비전도성층(410)의 제 1 너비는 제 1 상부 비전도성층(430)의 제 4 너비보다 클 수 있다. 제 2 반도체 칩들(201, 202a, 202b, 203)의 폭이 모두 동일한 바, 제 1 비전도성층들(410, 430)이 제 2 반도체 칩들(201, 203)의 측면들로부터 돌출되는 거리는 서로 다를 수 있다. 예를 들어, 제 1 하부 비전도성층(410)의 제 1 확장부(415)의 제 1 돌출 거리는 상부 비전도성층(430)의 제 4 확장부(435)의 제 4 돌출 거리보다 클 수 있다
제 1 비전도성층들(410, 430)의 경도는 서로 다를 수 있다. 예를 들어, 제 1 하부 비전도성층(410)의 제 1 경도는 제 1 상부 비전도성층(430)의 제 4 경도보다 클 수 있다. 제 1 비전도성층들(410, 430)은 서로 동일한 물질을 포함할 수 있다. 예를 들어, 제 1 비전도성층들(410, 430)은 비전도성 필름(NCF) 또는 비전도성 접착제(NCP)를 포함할 수 있다. 제 1 비전도성층들(410, 430)은 절연성 폴리머를 포함할 수 있다.
도 7은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 7을 참조하여, 반도체 패키지는 제 1 칩 스택(CS1) 상에 적층되는 제 2 칩 스택(CS2)을 더 포함할 수 있다.
제 2 칩 스택(CS2)은 제 1 상부 반도체 칩(203) 상에 배치될 수 있다. 제 1 상부 반도체 칩(203)은 제 1 반도체 칩(100)을 바라보는 제 2 회로층(210), 제 2 회로층(210)과 대향하는 제 2 보호막(240), 제 2 보호막(240)에서 제 2 회로층(210)을 향하는 방향으로 제 1 상부 반도체 칩(203)을 관통하는 제 2 비아(220), 제 2 보호막(240) 내의 제 2 상부 패드(230), 및 제 2 회로층(210) 상의 제 2 하부 패드(250)를 포함할 수 있다.
제 2 칩 스택(CS2)은 복수의 제 3 반도체 칩들(601, 602, 603)을 포함할 수 있다. 제 3 반도체 칩들(601, 602, 603)은 제 2 반도체 칩들(201, 202a, 202b, 203)과 동종의 반도체 칩들일 수 있다. 예를 들어, 제 3 반도체 칩들(601, 602, 603)은 메모리 칩(memory chip)일 수 있다. 제 2 칩 스택(CS2)은 제 1 상부 반도체 칩(203)과 직접 연결되는 제 2 하부 반도체 칩(601), 제 2 하부 반도체 칩(601) 상에 배치되는 제 2 중간 반도체 칩들(602) 및 제 2 중간 반도체 칩들(602) 상에 배치되는 제 2 상부 반도체 칩(603)을 포함할 수 있다. 제 2 하부 반도체 칩(601), 제 2 중간 반도체 칩들(602) 및 제 2 상부 반도체 칩(603)은 제 1 상부 반도체 칩(203) 상에 순차적으로 적층될 수 있다. 제 2 중간 반도체 칩들(602)은 제 2 하부 반도체 칩들(601)과 제 2 상부 반도체 칩(603) 사이에서 상호 적층될 수 있다. 다른 실시예에 따르면, 제 2 하부 반도체 칩(601)과 제 2 상부 반도체 칩(603) 사이에 하나의 제 2 중간 반도체 칩 또는 3개 이상의 제 2 중간 반도체 칩들이 개재될 수 있다.
제 3 반도체 칩들(601, 602, 603)은 제 2 반도체 칩들(201, 202a 202b, 203)과 실질적으로 동일한 구조를 가질 수 있다. 예를 들어, 제 2 하부 반도체 칩(601) 및 제 2 중간 반도체 칩들(602) 각각은 제 1 칩 스택(CS1)을 바라보는 제 3 회로층(610), 제 3 회로층(610)과 대향하는 제 3 보호막(640), 제 3 보호막(640)에서 제 3 회로층(610)을 향하는 방향으로 제 2 하부 반도체 칩(601)을 관통하는 제 3 비아(620), 제 3 보호막(640) 내의 제 3 상부 패드(630), 및 제 3 회로층(610) 상의 제 3 하부 패드(650)를 포함할 수 있다. 제 2 상부 반도체 칩(603)은 제 1 칩 스택(CS1)을 바라보는 제 3 회로층(610), 및 제 3 회로층(610) 상의 제 3 하부 패드(650)를 포함할 수 있다. 제 2 상부 반도체 칩(603)은 제 3 비아(620), 제 3 상부 패드(630) 및 제 3 보호막(640)을 갖지 않을 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다. 제 2 상부 반도체 칩(603)은 제 2 하부 반도체 칩(601) 및 제 2 중간 반도체 칩들(602)보다 두꺼운 두께를 가질 수 있다.
제 1 상부 반도체 칩(203)과 제 3 반도체 칩들(601, 602, 603) 중 서로 인접한 것들은 제 2 칩 단자들(710, 720)에 의해 연결될 수 있다. 제 2 칩 단자들(710, 720)은 제 1 상부 반도체 칩(203)과 제 2 칩 스택(CS2)을 연결하는 제 2 하부 칩 단자(710) 및 서로 인접한 제 3 반도체 칩들(601, 602, 603) 간을 연결하는 제 2 상부 칩 단자들(720)을 포함할 수 있다.
제 2 비전도성층들(810, 820, 830)은 제 1 상부 반도체 칩(203)과 제 2 칩 스택(CS2) 사이 및 인접하는 제 3 반도체 칩들(601, 602, 603) 사이에 배치되어 제 2 칩 단자들(710, 720)을 감쌀 수 있다. 제 2 비전도성층들(810, 820, 830)은 제 2 하부 반도체 칩(601)의 아래에 제공되는 제 2 하부 비전도성층(810), 제 2 중간 반도체 칩들(602)의 아래에 각각 제공되는 제 3 중간 비전도성층들(820) 및 제 2 상부 반도체 칩(603)의 아래에 제공되는 제 2 상부 비전도성층(830)을 포함할 수 있다.
제 2 하부 비전도성층(810)은 제 2 하부 반도체 칩(601)의 측면 바깥으로 돌출되는 제 5 확장부(815)를 가질 수 있다. 제 3 중간 비전도성층(820)은 제 2 중간 반도체 칩들(602)의 측면 바깥으로 돌출되는 제 6 확장부(825)를 가질 수 있다. 제 2 상부 비전도성층(830)은 제 2 상부 반도체 칩(603)의 측면 바깥으로 돌출되는 제 7 확장부(835)를 가질 수 있다.
제 2 비전도성층들(810, 820, 830)의 너비는 제 1 칩 스택(CS1)에 인접한 것일수록 클 수 있다. 예를 들어, 제 2 하부 비전도성층(810)의 너비는 제 3 중간 비전도성층들(820)의 너비들보다 클 수 있고, 제 3 중간 비전도성층들(820)의 상기 너비들은 제 2 상부 비전도성층(830)의 너비보다 클 수 있다. 제 2 하부 비전도성층(810)의 너비는 제 1 상부 비전도성층(430)의 제 4 너비(w4, 도 1 참조)보다 클 수 있다. 제 2 하부 비전도성층(810)의 너비는 제 1 하부 비전도성층(410)의 제 1 너비(w1, 도 1 참조)와 실질적으로 동일 또는 유사할 수 있다. 즉, 비전도성층들(410, 420a, 420b, 430, 810, 820, 830)의 너비는 제 2 상부 비전도성층(830)으로부터 제 2 하부 비전도성층(810)으로 갈수록 커질 수 있고, 제 1 상부 비전도성층(430)으로부터 제 1 하부 비전도성층(410)으로 갈수록 커질 수 있다.
제 2 하부 비전도성층(810)의 제 5 확장부(815)의 돌출 거리는 제 3 중간 비전도성층들(820)의 제 6 확장부(825)의 돌출 거리보다 클 수 있고, 제 3 중간 비전도성층들(820)의 제 6 확장부(825)의 상기 돌출 거리는 제 2 상부 비전도성층(830)의 제 7 확장부(835)의 돌출 거리보다 클 수 있다.
제 2 비전도성층들(810, 820, 830)의 경도는 서로 다를 수 있다. 예를 들어, 제 2 비전도성층들(810, 820, 830)의 경도는 제 1 반도체 칩(100)에 인접할수록 클 수 있다.
제 2 비전도성층들(810, 820, 830)은 서로 동일한 물질을 포함할 수 있다. 예를 들어, 제 2 비전도성층들(810, 820, 830)은 비전도성 필름(NCF) 또는 비전도성 접착제(NCP)를 포함할 수 있다.
제 1 반도체 칩(100) 상에 몰딩막(500)이 제공될 수 있다. 몰딩막(500)은 제 1 칩 스택(CS1) 및 제 2 칩 스택(CS2)을 둘러쌀 수 있다. 즉, 몰딩막(500)은 제 2 반도체 칩들(201, 202a, 202b, 203) 및 제 3 반도체 칩들(601, 602, 603)의 측면들을 덮을 수 있다. 이때, 몰딩막(500)의 외측면으로부터 제 3 중간 비전도성층들(820)의 일단들까지의 거리들 및 제 2 상부 비전도성층(830)의 일단까지의 거리는 몰딩막(500)의 외측면으로부터 제 2 하부 비전도성층(810)의 일단까지의 거리보다 클 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 모듈을 설명하기 위한 단면도이다.
도 8을 참조하여, 반도체 모듈은 모듈 기판(910), 모듈 기판(910) 상에 실장된 칩 스택 패키지(930)와 그래픽 프로세싱 유닛(940: GPU), 및 칩 스택 패키지(930)와 그래픽 프로세싱 유닛(940)을 덮는 외부 몰딩막(950)을 포함하는 가령 메모리 모듈일 수 있다. 반도체 모듈은 모듈 기판(910) 상에 제공된 인터포저(920)를 더 포함할 수 있다.
모듈 기판(910)이 제공될 수 있다. 모듈 기판(910)은 그의 상부면에 신호 패턴을 갖는 인쇄 회로 기판(print circuit board: PCB)를 포함할 수 있다.
모듈 기판(910)의 아래에 모듈 단자들(912) 배치될 수 있다. 모듈 기판(910)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump)를 포함할 수 있고, 모듈 기판(910)의 종류 및 배치에 따라 반도체 모듈은 볼 그리드 어레이(ball grid array: BGA), 파인 볼 그리드 어레이(fine ball-grid array: FBGA) 또는 랜드 그리드 어레이(land grid array: LGA) 형태로 제공될 수 있다.
모듈 기판(910) 상에 인터포저(920)가 제공될 수 있다. 인터포저(920)는 인터포저(920)의 상부면에 노출되는 제 1 기판 패드들(922), 및 인터포저(920)의 하부면에 노출되는 제 2 기판 패드들(924)을 포함할 수 있다. 인터포저(920)는 칩 스택 패키지(930)와 그래픽 프로세싱 유닛(940)을 재배선할 수 있다. 인터포저(920)은 모듈 기판(910)에 플립 칩(flip chip) 방식으로 실장될 수 있다. 예를 들어, 인터포저(920)는 제 2 기판 패드들(924) 상에 제공되는 기판 단자들(926)을 이용하여 모듈 기판(910)에 실장될 수 있다. 기판 단자들(926)은 솔더 볼 또는 솔더 범프 등을 포함할 수 있다. 모듈 기판(910)과 인터포저(920) 사이에 제 1 언더필(under fill) 막(928)이 제공될 수 있다.
인터포저(920) 상에 칩 스택 패키지(930)가 배치될 수 있다. 칩 스택 패키지(930)는 도 1 내지 도 7을 참조하여 설명한 반도체 패키지와 동일하거나 유사한 구조를 가질 수 있다.
칩 스택 패키지(930)는 인터포저(920) 상에 실장될 수 있다. 예를 들어, 칩 스택 패키지(930)는 제 1 반도체 칩(100)의 외부 단자들(160)을 통해 인터포저(920)의 제 1 기판 패드들(922)에 접속될 수 있다. 칩 스택 패키지(930)와 인터포저(920) 사이에 제 2 언더필(under fill) 막(932)이 제공될 수 있다. 제 2 언더필 막(932)은 인터포저(920)과 제 1 반도체 칩(100) 사이의 공간을 채우고, 제 1 반도체 칩(100)의 외부 단자들(160)을 둘러쌀 수 있다.
인터포저(920) 상에 그래픽 프로세싱 유닛(940)이 배치될 수 있다. 그래픽 프로세싱 유닛(940)은 칩 스택 패키지(930)와 이격되어 배치될 수 있다. 그래픽 프로세싱 유닛(940)의 두께는 칩 스택 패키지(930)의 반도체 칩들(100, 201, 202a, 202b, 203)의 두께보다 두꺼울 수 있다. 그래픽 프로세싱 유닛(940)은 로직 회로를 포함할 수 있다. 즉, 그래픽 프로세싱 유닛(940)은 로직 칩(logic chip)일 수 있다. 그래픽 프로세싱 유닛(940)의 하부면 상에 범프들(942)이 제공될 수 있다. 예를 들어, 그래픽 프로세싱 유닛(940)은 범프들(942)을 통해 인터포저(920)의 제 1 기판 패드들(922)에 접속될 수 있다. 인터포저(920) 그래픽 프로세싱 유닛(940) 사이에 제 3 언더필(under fill) 막(944)이 제공될 수 있다. 제 3 언더필 막(944)은 인터포저(920)과 그래픽 프로세싱 유닛(940) 사이의 공간을 채우고, 범프들(942)을 둘러쌀 수 있다.
인터포저(920) 상에 외부 몰딩막(950)이 제공될 수 있다. 외부 몰딩막(950)은 인터포저(920)의 상부면을 덮을 수 있다. 외부 몰딩막(950)은 칩 스택 패키지(930) 및 그래픽 프로세싱 유닛(940)을 둘러쌀 수 있다. 외부 몰딩막(950)의 상부면은 칩 스택 패키지(930)의 상부면과 동일한 레벨에 위치할 수 있다. 외부 몰딩막(950)은 절연 물질을 포함할 수 있다. 예를 들어, 외부 몰딩막(950)은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다.
도 9 내지 도 17은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 9를 참조하여, 웨이퍼(1000)가 제공될 수 있다. 웨이퍼(1000)는 상부면 및 이에 대향하는 하부면을 가질 수 있다. 예를 들어, 웨이퍼(1000)은 실리콘 웨이퍼 또는 다른 반도체 웨이퍼를 포함할 수 있다. 다른 실시예들에 따르면, 웨이퍼가 아닌 인쇄 회로 기판(PCB)이 제공될 수 있다. 웨이퍼(1000)는 제 1 회로층(110), 제 1 회로층(110)과 대향하는 제 1 보호막(140), 제 1 보호막(140)에서 제 1 회로층(110)을 향하는 방향으로 웨이퍼(1000)의 일부를 관통하는 제 1 비아들(120), 제 1 보호막(140) 내의 제 1 상부 패드들(130), 및 제 1 회로층(110) 상의 제 1 하부 패드(150)를 포함할 수 있다.
웨이퍼(1000)는 캐리어 기판(1100) 상에 제공될 수 있다. 캐리어 기판(1100)은 유리 또는 폴리머를 포함한 절연 기판이거나, 금속을 포함하는 도전성 기판일 수 있다. 캐리어 기판(1100)의 상부면 상에 접착 부재(1102)가 제공될 수 있다. 일 예로, 접착 부재(1102)는 접착 테이프를 포함할 수 있다. 웨이퍼(1000)는 제 1 회로층(110)이 캐리어 기판(1100)을 향하도록 캐리어 기판(1100)에 접착될 수 있다.
웨이퍼(1000) 상에 복수의 제 1 하부 반도체 칩들(201)이 제공될 수 있다. 제 1 하부 반도체 칩들(201) 각각은 제 2 회로층(210), 제 2 회로층(210)과 대향하는 제 2 보호막(240), 제 2 보호막(240)에서 제 2 회로층(210)을 향하는 방향으로 제 1 하부 반도체 칩(201)의 일부를 관통하는 제 2 비아(220), 제 2 보호막(240) 내의 제 2 상부 패드(230), 및 제 2 회로층(210) 상의 제 2 하부 패드(250)를 포함할 수 있다. 제 1 하부 반도체 칩들(201)의 하부면 상에는 제 1 하부 칩 단자들(310)과 이를 감싸는 제 1 하부 비전도성층들(410)이 제공될 수 있다. 예를 들어, 제 1 하부 비전도성층들(410)은 비전도성 필름(non-conductive film: NCF) 또는 비전도성 접착제(non-conductive paste: NCP)일 수 있다. 제 1 하부 비전도성층들(410)이 비도전성 접착제인 경우, 디스펜싱(dispensing)을 통해 액상의 비전도성 접착제를 제 1 하부 반도체 칩들(201) 상에 도포하는 식으로 형성될 수 있다. 제 1 하부 비전도성층들(410)이 비전도성 필름인 경우, 비전도성 필름을 제 1 하부 반도체 칩들(201) 상에 붙이는 방식으로 형성될 수 있다. 다르게 설명하자면, 웨이퍼(1000) 상에 제 1 하부 비전도성층들(410)이 제공되고, 제 1 하부 비전도성층들(410) 상에 제 1 하부 반도체 칩들(201)이 제공될 수 있다.
도 10을 참조하여, 열압착 본딩을 통해 제 1 하부 반도체 칩들(201)을 웨이퍼(1000) 상에 결합할 수 있다. 제 1 하부 칩 단자들(310)은 웨이퍼(1000)과 제 1 하부 반도체 칩들(201)을 전기적으로 연결할 수 있다. 일 예로, 본딩 공정 시에 사용되는 본딩 툴(2000)의 너비는 제 1 하부 반도체 칩들(201)의 너비보다 작을 수 있다. 제 1 하부 반도체 칩들(201)을 웨이퍼(1000)을 향하는 방향으로 압착하는 경우, 제 1 하부 비전도성층들(410)은 제 1 하부 반도체 칩들(201)의 측면들의 바깥으로 돌출될 수 있다. 돌출된 제 1 하부 비전도성층들(410)의 일부는 제 1 확장부들(415)을 형성할 수 있다. 이때, 제 1 확장부들(415)의 일부분은 제 1 하부 반도체 칩들(201)의 측면들 상으로 연장되어, 제 1 하부 반도체 칩들(201)의 측면들의 일부를 덮을 수 있다. 제 1 확장부들(415)의 두께는 웨이퍼(1000)와 제 1 하부 반도체 칩들(201) 사이의 간격보다 두꺼울 수 있다.
상기 열압착 공정이 계속됨에 따라, 제 1 하부 반도체 칩들(201)에 제공되는 열에 의해 제 1 하부 비전도성층들(410)이 일부 경화될 수 있다.
도 11을 참조하여, 제 1 하부 반도체 칩들(201) 상에 제 1 열처리 공정이 수행될 수 있다. 상기 제 1 열처리 공정에 의해 제 1 하부 비전도성층들(410)이 일부 경화될 수 있다. 상기 제 1 열처리 공정에 의해 제 1 하부 비전도성층들(410)의 경화도(degree of curing)가 증가할 수 있다. 본 명세서에서 경화도란, 어느 경화 공정(또는 별도의 공정)에서 상기 공정이 수행되는 대상체가 경화(curing)된 정도를 의미한다. 즉, 경화도가 증가할수록 상기 대상체의 경도(hardness)가 증가할 수 있다. 상기 제 1 열처리 공정은 제 1 하부 비전도성층들(410)이 요구되는 경도를 가질 때까지 진행될 수 있다. 제 1 하부 비전도성층들(410)의 경도가 충분이 높은 경우, 상기 제 1 열처리 공정은 수행되지 않을 수 있다.
도 12를 참조하여, 제 1 하부 반도체 칩들(201) 상에 복수의 제 1 중간 반도체 칩들(202a)이 제공될 수 있다. 제 1 중간 반도체 칩들(202a) 각각은 복수의 제 2 비아들(220)을 포함할 수 있다. 제 1 중간 반도체 칩들(202a)의 하부면 상에는 제 1 상부 칩 단자들(320)과 이를 감싸는 제 1 중간 비전도성층(420a)이 제공될 수 있다. 제 1 중간 비전도성층(420a)은 제 1 하부 비전도성층(410)과 동일한 물질을 포함할 수 있다. 예를 들어, 제 1 중간 비전도성층(420a)은 비전도성 필름(NCF) 또는 비전도성 접착제(NCP)일 수 있다. 제 1 중간 비전도성층(420a)이 비도전성 접착제인 경우, 디스펜싱(dispensing)을 통해 액상의 비전도성 접착제를 제 1 중간 반도체 칩들(202a) 상에 도포하는 식으로 형성될 수 있다. 제 1 중간 비전도성층(420a)이 비전도성 필름인 경우, 비전도성 필름을 제 1 중간 반도체 칩들(202a) 상에 붙이는 방식으로 형성될 수 있다. 다르게 설명하자면, 제 1 하부 반도체 칩들(201) 상에 제 1 중간 비전도성층(420a)이 제공되고, 제 1 중간 비전도성층(420a) 상에 제 1 중간 반도체 칩들(202a)이 제공될 수 있다.
도 13을 참조하여, 열압착 본딩을 통해 제 1 중간 반도체 칩들(202a)을 제 1 하부 반도체 칩들(201) 상에 결합할 수 있다. 제 1 상부 칩 단자들(320)은 제 1 하부 반도체 칩들(201)과 제 1 중간 반도체 칩들(202a)을 전기적으로 연결할 수 있다. 일 예로, 본딩 공정 시에 사용되는 본딩 툴(2000)의 너비는 제 1 중간 반도체 칩들(202a)의 너비보다 작을 수 있다. 이 때, 제 1 중간 반도체 칩들(202a)을 제 1 하부 반도체 칩들(201)을 향하는 방향으로 압착하는 경우, 제 1 중간 비전도성층(420a)은 제 1 중간 반도체 칩들(202a)의 측면들의 바깥으로 돌출될 수 있다. 돌출된 제 1 중간 비전도성층(420a)의 일부는 제 2 확장부들(425a)을 형성할 수 있다. 이때, 제 2 확장부들(425a)의 일부분은 제 1 하부 반도체 칩들(201)의 측면들 또는 제 1 중간 반도체 칩들(202a)의 측면들 상으로 연장되어, 제 1 하부 반도체 칩들(201)의 측면들 또는 제 1 중간 반도체 칩들(202a)의 측면들의 일부를 덮을 수 있다. 제 1 중간 반도체 칩들(202a)의 구성이 제 1 하부 반도체 칩들(201)의 구성과 실질적으로 동일한 바, 제 1 중간 반도체 칩들(202a) 또는 제 1 하부 반도체 칩들(201)을 열압착 하는 공정 중, 제 1 확장부들(415)이 돌출되는 거리와 제 2 확장부들(425a)이 돌출되는 거리는 실질적으로 동일 또는 유사할 수 있다. 즉, 제 1 중간 비전도성층(420a)의 너비(w2')는 제 1 하부 비전도성층(410)의 너비(w1')와 실질적으로 동일하거나 유사할 수 있다.
상기 열압착 공정이 계속됨에 따라, 제 1 중간 반도체 칩들(202a)에 제공되는 열에 의해 제 1 하부 비전도성층들(410) 및 제 1 중간 비전도성층(420a)이 일부 경화될 수 있다. 제 1 하부 비전도성층들(410)은 제 1 하부 반도체 칩들(201)의 열압착 본딩 공정 및 상기 제 1 열처리 공정에 의해 우선 경화된 후, 제 1 중간 반도체 칩들(202a)의 열압착 본딩 공정 시 추가적으로 경화될 수 있다. 이에 따라, 제 1 하부 비전도성층들(410)의 경화도(degree of curing)는 제 1 중간 비전도성층(420a)의 경화도보다 클 수 있으며, 제 1 하부 비전도성층들(410)의 경도는 제 1 중간 비전도성층(420a)의 경도보다 클 수 있다.
도시하지는 않았으나, 제 1 중간 반도체 칩들(202a) 상에 제 2 열처리 공정이 수행될 수 있다. 상기 제 2 열처리 공정에 의해 제 1 중간 비전도성층(420a)이 일부 경화될 수 있다. 상기 제 2 열처리 공정에 의해 제 1 중간 비전도성층(420a)의 경화도(degree of curing)가 증가할 수 있다. 상기 제 2 열처리 공정은 제 1 중간 비전도성층(420a)이 요구되는 경도를 가질 때까지 진행될 수 있다. 제 1 중간 비전도성층(420a)의 경도가 충분이 높은 경우, 상기 제 2 열처리 공정은 수행되지 않을 수 있다.
도 14를 참조하여, 도 9 내지 도 13에 기술된 공정들을 반복적으로 수행하여 웨이퍼(1000) 상에 제 1 하부 반도체 칩들(201), 제 1 중간 반도체 칩들(202a, 202b) 및 제 1 상부 반도체 칩들(203)이 순차적으로 결합될 수 있다. 제 1 하부 반도체 칩들(201), 제 1 중간 반도체 칩들(202a, 202b) 및 제 1 상부 반도체 칩들(203)은 제 1 칩 스택(CS1)을 구성할 수 있다. 하단의 제 1 중간 반도체 칩들(202a)과 상단의 제 1 중간 반도체 칩들(202b) 사이에는 제 1 상부 칩 단자들(320)과 이를 감싸는 제 2 중간 비전도성층들(420b)이 형성될 수 있다. 상단의 제 1 중간 반도체 칩들(202b)의 측면들의 바깥으로 돌출되는 제 2 중간 비전도성층들(420b)의 일부는 제 3 확장부들(425b)을 형성할 수 있다. 상단의 제 1 중간 반도체 칩들(202b)과 제 1 상부 반도체 칩들(203) 사이에는 제 1 상부 칩 단자들(320)과 이를 감싸는 제 1 상부 비전도성층들(430)이 형성될 수 있다. 제 1 상부 반도체 칩들(203)의 측면들의 바깥으로 돌출되는 제 1 상부 비전도성층들(430)의 일부는 제 4 확장부들(435)을 형성할 수 있다. 제 1 확장부들(415)이 돌출되는 거리, 제 2 확장부들(425a)이 돌출되는 거리, 제 3 확장부들(425b)이 돌출되는 거리, 및 제 4 확장부들(435)이 돌출되는 거리는 실질적으로 동일 또는 유사할 수 있다. 즉, 제 1 하부 비전도성층(410)의 너비(w1'), 제 1 중간 비전도성층(420a)의 너비(w2'), 제 2 중간 비전도성층(420b)의 너비(w3') 및 제 1 상부 비전도성층(430)의 너비(w4')는 실질적으로 동일하거나 유사할 수 있다.
본 발명의 실시예들에 따르면, 제 1 하부 반도체 칩들(201)의 열압착 공정, 하단의 제 1 중간 반도체 칩들(202a)의 열압착 공정, 상단의 제 1 중간 반도체 칩들(202b)의 열압착 공정 및 제 1 상부 반도체 칩들(203)의 열압착 공정이 순차적으로 진행되며, 제 1 하부 비전도성층(410)에 제 1 열처리 공정이 추가적으로 진행될 수 있다. 이에 따라, 제 1 하부 비전도성층들(410)의 경화도(degree of curing)는 제 1 중간 비전도성층(420a)의 경화도보다 크고, 제 1 중간 비전도성층(420a)의 경화도는 제 2 중간 비전도성층(420b)의 경화도보다 크고, 제 2 중간 비전도성층(420b)의 경화도는 제 1 상부 비전도성층(430)의 경화도보다 클 수 있다. 제 1 하부 비전도성층들(410)의 경도는 제 1 중간 비전도성층(420a)의 경도보다 크고, 제 1 중간 비전도성층(420a)의 경도는 제 2 중간 비전도성층(420b)의 경도보다 크고, 제 2 중간 비전도성층(420b)의 경도는 제 1 상부 비전도성층(430)의 경도보다 클 수 있다.
도 15를 참조하여, 제 1 칩 스택(CS1) 상에 스트립(strip) 공정이 수행될 수 있다. 상기 스트립 공정은 제 1 비전도성층들(410, 420a, 420b, 430)을 타깃으로 수행될 수 있다. 예를 들어, 웨이퍼(1000) 상에 클리닝 용액이 제공될 수 있다. 상기 클리닝 용액은 제 1 비전도성층들(410, 420a, 420b, 430)을 일부 제거할 수 있다. 구체적으로는 상기 클리닝 용액에 의해 확장부들(415, 425a, 425b, 435)이 식각될 수 있다. 상기 클리닝 용액은 산성 용액 등을 포함할 수 있다. 그러나 본 발명의 실시예들에서, 상기 클리닝 용액은 웨이퍼(1000), 제 1 하부 반도체 칩들(201), 제 1 중간 반도체 칩들(202a, 202b) 및 제 1 상부 반도체 칩들(203)을 손상시키지 않으면서, 제 1 비전도성층들(410, 420a, 420b, 430) 만을 화학적으로 식각할 수 있는 다양한 용액을 포함할 수 있다.
제 1 비전도성층들(410, 420a, 420b, 430)의 경도가 서로 다르기 때문에, 제 1 비전도성층들(410, 420a, 420b, 430)의 식각률(etching rate)이 서로 다를 수 있다. 본 명세서에서 식각률이란 대상체가 식각액에 노출된 시간에 따른 상기 대상체의 식각 정도를 의미한다. 제 1 비전도성층들(410, 420a, 420b, 430)의 식각률은 웨이퍼(1000)에 인접할수록 작을 수 있다. 예를 들어, 제 1 하부 비전도성층(410)의 제 1 식각률은 제 1 중간 비전도성층(420a)의 제 2 식각률보다 작을 수 있고, 제 1 중간 비전도성층(420a)의 제 2 식각률은 제 2 중간 비전도성층(420b)의 제 3 식각률보다 작을 수 있고, 제 2 중간 비전도성층(420b)의 제 3 식각률은 제 1 상부 비전도성층(430)의 제 4 식각률보다 작을 수 있다. 이에 따라, 상기 스트립 공정 시 제 1 하부 비전도성층(410)의 제 1 확장부(415)가 가장 적게 식각되고, 제 1 상부 비전도성층(430)의 제 4 확장부(435)가 가장 많이 식각될 수 있다. 즉, 상기 스트립 공정 이후 잔여하는 확장부들(415, 425a, 425b, 435)의 폭은 제 1 확장부(415)가 가장 크고, 제 4 확장부(435)가 가장 작을 수 있다. 상기 스트립 공정의 결과로써, 제 1 하부 비전도성층(410)의 제 1 확장부(415)의 제 1 돌출 거리는 제 1 중간 비전도성층(420a)의 제 2 확장부(425a)의 제 2 돌출 거리보다 클 수 있고, 제 1 중간 비전도성층(420a)의 제 2 확장부(425a)의 제 2 돌출 거리는 제 2 중간 비전도성층(420b)의 제 3 확장부(425b)의 제 3 돌출 거리보다 클 수 있고, 제 2 중간 비전도성층(420b)의 제 3 확장부(425b)의 제 3 돌출 거리는 제 1 상부 비전도성층(430)의 제 4 확장부(435)의 제 4 돌출 거리보다 클 수 있다.
다른 실시예들에 따르면, 상기 스트립 공정을 수행하기 전에, 필요에 따라 애싱(ashing) 공정이 수행될 수 있다. 예를 들어, 확장부들(415, 425a, 425b, 435)의 외측면들에 플라즈마를 이용한 식각 공정이 수행될 수 있다. 구체적으로는, 플라즈마를 이용한 식각 공정에 의해, 상기 반도체 패키지의 제조 공정에 의해 일부 화학적 성질이 변화한 제 1 비전도성층들(410, 420a, 420b, 430)의 외측 일부가 제거될 수 있다. 또는, 플라즈마를 이용한 식각 공정에 의해, 제 1 비전도성층들(410, 420a, 420b, 430)의 외측의 불순물들이 제거될 수 있다.
다른 실시예들에 따르면, 상기 스트립 공정을 대신하여 이방성 식각 공정이 수행될 수 있다. 도 16에 도시된 바와 같이, 상기 이방성 식각 공정은 제 1 비전도성층들(410, 420a, 420b, 430)을 타깃으로 수행될 수 있다. 상기 이방성 식각 공정 중, 가장 상단에 위치하는 제 1 상부 비전도성층(430)이 가장 많이 식각될 수 있으며, 가장 하단에 위치하는 제 1 하부 비전도성층(410)이 가작 적게 식각될 수 있다. 이에 따라, 상기 스트립 공정 이후 잔여하는 확장부들(415, 425a, 425b, 435)의 폭은 제 1 확장부(415)가 가장 크고, 제 4 확장부(435)가 가장 작을 수 있다. 더하여, 제 1 비전도성층들(410, 420a, 420b, 430)의 확장부들(415, 425a, 425b, 435) 각각은 상부면으로부터 하부면으로 갈수록 폭이 증가하는 형상을 가질 수 있다. 도 16의 실시예의 경우, 도 5를 참조하여 설명한 반도체 패키지가 제조될 수 있다. 이하, 도 15의 실시예를 기준으로 계속 설명하도록 한다.
도 17을 참조하여, 웨이퍼(1000) 상에 몰딩막(500)이 형성될 수 있다. 몰딩막(500)은 제 1 칩 스택(CS1)을 덮을 수 있다. 몰딩막(500)은 웨이퍼(1000) 상에서 제 1 하부 반도체 칩들(201), 제 1 중간 반도체 칩들(202a, 202b), 제 1 상부 반도체 칩들(203) 및 제 1 비전도성층들(410, 420a, 420b, 430)을 둘러쌀 수 있다. 예를 들어, 웨이퍼(1000) 상에 제 1 칩 스택(CS1)을 덮도록 절연 부재를 도포한 후, 상기 절연 부재를 경화시켜 몰딩막(500)이 형성될 수 있다. 몰딩막(500)이 형성된 후, 필요에 따라 몰딩막(500)은 제 1 상부 반도체 칩(203)의 상부면이 노출되도록 평탄화 공정이 수행될 수 있다.
이후, 몰딩막(500) 및 웨이퍼(1000) 상에 싱귤레이션(singulation) 공정이 수행되어 반도체 패키지들이 분리될 수 있다. 예를 들어, 쏘잉 라인(SL)을 따라 쏘잉(sawing) 공정이 수행될 수 있다. 상기 쏘잉 공정은 제 1 칩 스택들(CS1) 사이에서 몰딩막(500) 및 웨이퍼(1000)를 절단하도록 수행될 수 있다.
본 발명의 실시예들에 따르면, 제 1 비전도성층들(410, 420a, 420b, 430)의 폭을 감소시키는 스트립 공정이 수행될 수 있으며, 제 1 비전도성층들(410, 420a, 420b, 430)의 일단들이 쏘잉 라인(SL)으로부터 멀리 이격될 수 있다. 이에 따라, 상기 쏘잉 공정 시 쏘잉 블레이드 또는 레이저에 의해 제 1 비전도성층들(410, 420a, 420b, 430)이 손상되지 않을 수 있으며, 상기 쏘잉 공정 시 제 1 비전도성층들(410, 420a, 420b, 430)에 전달되는 충격 및 스트레스가 작을 수 있다. 즉, 쏘잉 공정의 충격 및 스트레스에 의해 반도체 패키지가 손상되는 것을 방지할 수 있으며, 불량 발생이 적은 반도체 패키지의 제조 방법이 제공될 수 있다.
각각 분리된 반도체 패키지의 제 1 반도체 칩(100)의 하부면 상에 외부 단자들(160)이 제공될 수 있다.
도 18 내지 도 20은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 18을 참조하여, 도 15의 결과물 상에 제 2 하부 반도체 칩들(601)이 제공될 수 있다. 제 2 하부 반도체 칩들(601)은 제 1 상부 반도체 칩들(203) 각각 상에 실장될 수 있다. 제 2 하부 반도체 칩들(601)의 실장 공정은 제 1 하부 반도체 칩들(201)의 실장 공정과 유사할 수 있다.
제 1 상부 반도체 칩들(203) 상에 복수의 제 2 하부 반도체 칩들(601)이 제공될 수 있다. 제 2 하부 반도체 칩들(601)의 하부면 상에는 제 2 하부 칩 단자들(710)과 이를 감싸는 제 2 하부 비전도성층들(810)이 제공될 수 있다.
열압착 본딩을 통해 제 2 하부 반도체 칩들(601)을 제 1 상부 반도체 칩들(203) 상에 결합할 수 있다. 이 때, 제 2 하부 반도체 칩들(601)을 웨이퍼(1000)을 향하는 방향으로 압착하는 경우, 제 2 하부 비전도성층들(810)은 제 2 하부 반도체 칩들(601)의 측면들의 바깥으로 돌출될 수 있다. 돌출된 제 2 하부 비전도성층들(810)의 일부는 제 5 확장부들(815)을 형성할 수 있다.
상기 열압착 공정이 계속됨에 따라, 제 2 하부 반도체 칩들(601)에 제공되는 열에 의해 제 2 하부 비전도성층들(810)이 일부 경화될 수 있다.
제 2 하부 반도체 칩들(601) 상에 제 2 열처리 공정이 수행될 수 있다. 상기 제 2 열처리 공정에 의해 제 2 하부 비전도성층들(810)이 일부 경화될 수 있다. 상기 제 2 열처리 공정에 의해 제 2 하부 비전도성층들(810)의 경화도(degree of curing)가 증가할 수 있다.
도 19를 참조하여, 도 18에 기술된 공정들을 반복적으로 수행하여, 제 1 상부 반도체 칩들(203) 상에 제 2 하부 반도체 칩들(601), 제 2 중간 반도체 칩들(602) 및 제 2 상부 반도체 칩들(603)이 순차적으로 결합될 수 있다. 제 2 하부 반도체 칩들(601), 제 2 중간 반도체 칩들(602) 및 제 2 상부 반도체 칩들(603)은 제 2 칩 스택(CS2)을 구성할 수 있다. 제 2 하부 반도체 칩(601)과 제 2 중간 반도체 칩들(602)의 사이 및 제 2 중간 반도체 칩들(602) 사이에는 제 2 상부 칩 단자들(720)과 이를 감싸는 제 3 중간 비전도성층들(820)이 형성될 수 있다. 제 2 중간 반도체 칩들(602)의 측면들의 바깥으로 돌출되는 제 3 중간 비전도성층들(820)의 일부는 제 6 확장부들(825)을 형성할 수 있다. 제 2 중간 반도체 칩들(602)과 제 2 상부 반도체 칩들(603) 사이에는 제 2 상부 칩 단자들(720)과 이를 감싸는 제 2 상부 비전도성층들(830)이 형성될 수 있다. 제 2 상부 반도체 칩들(603)의 측면들의 바깥으로 돌출되는 제 2 상부 비전도성층들(830)의 일부는 제 7 확장부들(835)을 형성할 수 있다. 제 5 확장부들(815)이 돌출되는 거리, 제 6 확장부들(825)이 돌출되는 거리, 및 제 7 확장부들(835)이 돌출되는 거리는 실질적으로 동일 또는 유사할 수 있다. 즉, 제 2 하부 비전도성층(810)의 폭, 제 3 중간 비전도성층(820)의 폭 및 제 2 상부 비전도성층(830)의 폭은 실질적으로 동일하거나 유사할 수 있다.
제 2 하부 반도체 칩들(601)의 열압착 공정, 제 2 중간 반도체 칩들(602)의 열압착 공정 및 제 2 상부 반도체 칩들(603)의 열압착 공정이 순차적으로 진행되며, 제 2 하부 비전도성층(810)에 제 2 열처리 공정이 추가적으로 진행될 수 있다. 이에 따라, 제 2 하부 비전도성층들(810)의 경화도(degree of curing)는 제 3 중간 비전도성층(820)의 경화도보다 크고, 제 3 중간 비전도성층(820)의 경화도는 제 2 상부 비전도성층(830)의 경화도보다 클 수 있다. 제 2 하부 비전도성층들(810)의 경도는 제 3 중간 비전도성층(820)의 경도보다 크고, 제 3 중간 비전도성층(820)의 경도는 제 2 상부 비전도성층(830)의 경도보다 클 수 있다.
도 20을 참조하여, 제 2 칩 스택(CS2) 상에 스트립(strip) 공정이 수행될 수 있다. 상기 스트립 공정은 제 2 비전도성층들(810, 820, 830)을 타깃으로 수행될 수 있다. 예를 들어, 웨이퍼(1000) 상에 클리닝 용액이 제공될 수 있다. 상기 클리닝 용액은 제 2 비전도성층들(810, 820, 830)을 일부 제거할 수 있다. 구체적으로는 상기 클리닝 용액에 의해 확장부들(815, 825, 835)이 식각될 수 있다.
제 2 비전도성층들(810, 820, 830)의 경도가 서로 다르기 때문에, 제 2 비전도성층들(810, 820, 830)의 식각률(etching rate)이 서로 다를 수 있다. 본 명세서에서 식각률이란 대상체가 식각액에 노출된 시간에 따른 상기 대상체의 식각 정도를 의미한다. 제 2 비전도성층들(810, 820, 830)의 식각률은 제 1 상부 반도체 칩(203)에 인접할수록 작을 수 있다. 예를 들어, 제 2 하부 비전도성층(810)의 식각률은 제 3 중간 비전도성층(820)의 식각률보다 작을 수 있고, 제 3 중간 비전도성층(820)의 식각률은 제 2 상부 비전도성층(830)의 식각률보다 작을 수 있다. 이에 따라, 상기 스트립 공정 이후 잔여하는 확장부들(815, 825, 835)의 폭은 제 5 확장부(815)가 가장 크고, 제 7 확장부(835)가 가장 작을 수 있다.
이후, 웨이퍼(1000) 상에 몰딩막(500)이 형성될 수 있다. 몰딩막(500)은 제 1 칩 스택(CS1) 및 제 2 칩 스택(CS2)을 덮을 수 있다. 예를 들어, 웨이퍼(1000) 상에 제 1 칩 스택(CS1) 및 제 2 칩 스택(CS2)을 덮도록 절연 부재를 도포한 후, 상기 절연 부재를 경화시켜 몰딩막(500)이 형성될 수 있다. 몰딩막(500)이 형성된 후, 필요에 따라 몰딩막(500)은 제 2 상부 반도체 칩(603)의 상부면이 노출되도록 평탄화 공정이 수행될 수 있다.
몰딩막(500) 및 웨이퍼(1000) 상에 싱귤레이션(singulation) 공정이 수행되어 반도체 패키지들이 분리될 수 있다. 예를 들어, 쏘잉 라인(SL)을 따라 쏘잉(sawing) 공정이 수행될 수 있다. 상기 쏘잉 공정은 제 1 칩 스택들(CS1) 및 제 2 칩 스택들(CS2) 사이에서 몰딩막(500) 및 웨이퍼(1000)를 절단하도록 수행될 수 있다.
본 발명의 실시예들에 따르면, 제 1 비전도성층들(410, 420a, 420b, 430) 및 제 2 비전도성층들(810, 820, 830)의 폭을 감소시키는 스트립 공정이 수행될 수 있으며, 제 1 비전도성층들(410, 420a, 420b, 430) 및 제 2 비전도성층들(810, 820, 830)의 일단들이 쏘잉 라인(SL)으로부터 멀리 이격될 수 있다. 이에 따라, 상기 쏘잉 공정 시 쏘잉 블레이드 또는 레이저에 의해 제 1 비전도성층들(410, 420a, 420b, 430) 및 제 2 비전도성층들(810, 820, 830)이 손상되지 않을 수 있으며, 상기 쏘잉 공정 시 제 1 비전도성층들(410, 420a, 420b, 430) 및 제 2 비전도성층들(810, 820, 830)에 전달되는 충격 및 스트레스가 작을 수 있다. 즉, 쏘잉 공정의 충격 및 스트레스에 의해 반도체 패키지가 손상되는 것을 방지할 수 있으며, 발생이 적은 반도체 패키지의 제조 방법이 제공될 수 있다.
각각 분리된 반도체 패키지의 제 1 반도체 칩(100)의 하부면 상에 외부 단자들(160)이 제공될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제 1 반도체 칩 201, 202a, 202b, 203: 제 2 반도체 칩
310, 320: 칩 단자 410, 420a, 420b, 430: 비전도성층
415, 425a, 425b, 435: 확장부 500: 몰딩막
CS1 제 1 칩 스택 CA2: 제 2 칩 스택

Claims (10)

  1. 복수의 비아들을 포함하는 기판;
    상기 기판 상의 제 1 칩 스택, 상기 제 1 칩 스택은 상기 기판 상에 순차적으로 적층되는 제 1 반도체 칩들을 포함하고; 및
    상기 기판과 상기 제 1 칩 스택 사이 및 서로 인접한 상기 제 1 반도체 칩들 사이에 각각 배치되는 제 1 비전도성층들을 포함하되,
    상기 제 1 비전도성층들 각각은 상기 제 1 반도체 칩들의 제 1 측면들로부터 상기 제 1 측면들의 바깥 방향을 향해 돌출되는 제 1 확장부를 갖고,
    상기 제 1 비전도성층들 중 상기 기판으로부터 멀리 배치되는 것일수록, 상기 제 1 확장부가 상기 제 1 반도체 칩들의 상기 제 1 측면들로부터 돌출되는 거리가 작은 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 비전도성층들은:
    상기 기판과 상기 제 1 칩 스택 사이에 배치되는 제 1 하부 비전도성층; 및
    상기 제 1 반도체 칩들 사이에 각각 배치되는 제 1 중간 비전도성층들을 포함하고,
    상기 제 1 하부 비전도성층의 제 1 폭은 상기 제 1 중간 비전도성층들의 제 2 폭보다 큰 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 제 1 비전도성층들은 서로 동일한 물질로 구성되되,
    상기 제 1 하부 비전도성층의 제 1 경도는 상기 제 1 중간 비전도성층의 제 2 경도보다 큰 반도체 패키지.
  4. 제 2 항에 있어서,
    상기 제 1 중간 비전도성층들 중 상기 기판에 인접한 어느 하나의 폭은,
    상기 제 1 중간 비전도성층들 중 상기 어느 하나보다 상기 기판으로부터 먼 다른 하나의 폭보다 큰 반도체 패키지
  5. 반도체 웨이퍼를 제공하는 것;
    상기 반도체 웨이퍼 상에 제 1 비전도성층을 제공하는 것;
    상기 제 1 비전도성층 상에 제 1 반도체 칩을 제공하여 상기 제 1 반도체 칩을 상기 반도체 웨이퍼에 실장하는 것;
    상기 제 1 반도체 칩 상에 제 2 비전도성층을 제공하는 것;
    상기 제 2 비전도성층 상에 제 2 반도체 칩을 제공하여 상기 제 2 반도체 칩을 상기 제 1 반도체 칩에 실장하는 것;
    상기 반도체 웨이퍼 상에 스트립(strip) 공정을 수행하는 것; 및
    상기 반도체 웨이퍼 상에 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩을 덮는 몰딩막을 형성하는 것을 포함하되,
    상기 제 1 반도체 칩의 실장 공정 시, 상기 제 1 비전도성층의 일부는 상기 제 1 반도체 칩의 측면 상으로 유출되어 제 1 확장부를 형성하고,
    상기 제 2 반도체 칩의 실장 공정 시, 상기 제 2 비전도성층의 일부는 상기 제 2 반도체 칩의 측면 상으로 유출되어 제 2 확장부를 형성하고,
    상기 스트립 공정 시 상기 제 1 확장부의 일부 및 상기 제 2 확장부의 일부가 제거되되,
    상기 스트립 공정에서, 상기 제 1 확장부의 제 1 식각률(etching rate)은 상기 제 2 확장부의 제 2 식각률보다 작은 반도체 패키지의 제조 방법.
  6. 제 5 항에 있어서,
    상기 스트립 공정 이후,
    상기 제 1 확장부가 상기 제 1 반도체 칩의 상기 측면으로부터 돌출되는 거리는 상기 제 2 확장부가 상기 제 2 반도체 칩의 상기 측면으로부터 돌출되는 거리보다 큰 반도체 패키지의 제조 방법.
  7. 제 5 항에 있어서,
    상기 제 1 비전도성층 및 상기 제 2 비전도성층은 동일한 물질로 구성되되,
    상기 제 2 반도체 칩이 실장된 후, 상기 제 1 비전도성층의 경화도(degree of curing)는 상기 제 2 비전도성층의 경화도보다 높은 반도체 패키지의 제조 방법.
  8. 제 7 항에 있어서,
    상기 제 2 반도체 칩이 실장된 후, 상기 제 1 비전도성층의 제 1 경도는 상기 제 2 비전도성층의 제 2 경도보다 큰 반도체 패키지의 제조 방법.
  9. 제 05 항에 있어서,
    상기 제 2 비전도성층을 형성하기 전에, 상기 제 1 비전도성층을 경화시키기 위한 추가 열처리 공정을 수행하는 것을 포함하는 반도체 패키지의 제조 방법.
  10. 복수의 비아들을 포함하는 기판;
    제 1 칩 단자를 통해 상기 기판 상에 실장되는 제 1 반도체 칩;
    상기 기판과 상기 제 1 반도체 칩 사이를 채우는 제 1 비전도성층;
    제 2 칩 단자를 통해 상기 제 1 반도체 칩의 상부면 상에 실장되는 제 2 반도체 칩;
    상기 제 1 반도체 칩과 상기 제 2 반도체 칩 사이를 채우는 제 2 비전도성층; 및
    상기 기판 상에서 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩을 둘러싸는 몰딩막을 포함하되,
    상기 기판과 상기 제 1 반도체 칩 사이에서의 상기 제 1 비전도성층의 제 1 폭은, 상기 제 1 반도체 칩과 상기 제 2 반도체 칩 사이에서의 상기 제 2 비전도성층의 제 2 폭보다 크고,
    상기 제 1 비전도성층과 상기 제 2 비전도성층은 동일한 물질로 구성되되, 상기 제 1 비전도성층의 제 1 경도는 상기 제 2 비전도성층의 제 2 경도보다 큰 반도체 패키지.
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