JP3291289B2 - 電子部品の製造方法 - Google Patents

電子部品の製造方法

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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、ダイオード、トラ
ンジスタ、IC(Integrated Circuit)、LSI(Larg
e Scale Integration)等の電子部品の製造方法に係
り、特に携帯電話、パソコン(パーソナルコンピュー
タ)、ノート型パソコン、コンピューターゲーム機、腕
時計、電子オルゴール、ナビゲーションシステム、小型
テレビ、カメラモジュール等の軽薄短小化を求められる
用途に使用される電子部品の製造方法に関する。
【0002】
【従来の技術】従来、一般的に用いられていたIC等の
電子部品は、電子回路が形成された半導体素子をリード
フレーム上に搭載し、その電子回路の電極と外部接続用
の接続端子とをワイヤーボンド等によって接続し、その
後に金型内にて溶融した固形のエポキシ樹脂封止材を硬
化させることにより成型される。近年、携帯電話等のよ
うな小型・軽量が求められる機器の普及率が高くなって
いる。このような機器では、まず筐体のサイズ、重量、
デザイン等の仕様が決められてから、その仕様に収まる
ように電子回路、アンテナ等のを設計するのが一般化し
ている。このような用途を有する機器に用いられる電子
部品は、その外形寸法や重量が極めて制限される。
【0003】このように、近年の電子部品の軽薄短小化
につれて、当該電子部品の封止を行う際に、電子回路が
形成された半導体素子やフィルムをインターポーザとし
て用い、このインターポーザ上にワイヤーボンド又はバ
ンプにより接続搭載した後に上記の金型成型により封止
したり、液状のエポキシ樹脂封止材で封止する技術が案
出されている。この技術により作成された電子回路に
は、内部に形成された電子回路とマザーボードに形成さ
れた電子回路とを接続するために、電子部品に形成され
た電子回路と電気的に導通したハンダボールを形成した
形態のBGA(Ball Grid Array)や更に電子部品の小
型化を進めたCSP(Chip Size Package)のパッケー
ジ形態へと移行している。
【0004】更に、近年、電子部品の小型化を進歩させ
たウェハサイズレベルのパッケージを得る技術が案出さ
れている。この技術では、ウェハそのものにポストを形
成して、ウェハ表面にプレーナ技術により形成された配
線上に樹脂で保護コートを行い、上記ポスト上にハンダ
ボールを形成させた後、ダイシングにより個々に切断し
てウェハサイズレベルのパッケージを得ている。尚、本
明細書中で用いる用語「ポスト」とは、電子部品に形成
された電子回路と、外部のマザーボード等に形成された
電子回路とを電気的に接続するものをいう。
【0005】この技術によれば、電子部品のパッケージ
の大きさは半導体素子そのものの大きさになり、電子部
品の外形寸法は最小となる。また、電子部品の厚さも封
止樹脂層がポストの高さ及び半導体基板の厚みを合わせ
た厚さに制限されるため極めて薄くなり、接続用のハン
ダボールと合わせた全体の厚さも従来の電子部品の厚さ
よりも極めて小さく抑えられる。この技術の詳細につい
ては、例えば特開平10−79362号公報を参照され
たい。
【0006】
【発明が解決しようとする課題】ところで、近年ウェア
ラブルコンピュータなるものが考えられている。このウ
ェアラブルコンピュータは、小型化されたコンピュータ
を衣服のように人間に取り付けて使用するコンピュータ
である。このような電子機器を実現するために、今後、
更に電子機器の小型・軽量化が要求されると考えられ
る。この小型・軽量化の要請に対して、更に電子部品の
小型化を図るためには、ウェハ自体の厚みを薄くするの
が1つの方法であると考えられる。
【0007】現在の半導体素子は、シリコン等のウェハ
を用いるのが一般的である。このウェハの厚さは400
ミクロン(0.4mm)以上ある。一般には、6インチ
のウェハでは厚さは625ミクロン、8インチのウェハ
では厚さは725ミクロンである。この程度の厚さを有
するウェハを用いるのは、シリコン等は厚さが薄いとガ
ラスのように脆い物質であるためである。つまり、プレ
ーナ技術では、半導体基板の一部をn型又はp型不純物
を添加する工程、電子回路のパターンを形成するために
レジストを塗布してレジストを現像する工程、配線工程
等の種々の工程を経て半導体基板上に電子回路を形成す
るが、あまり薄いウェハを用いると、これらの工程作業
中にウェハが割れてしまうからである。従って、厚さが
0.4mmより薄いウェハを取り扱うことは実質的に不
可能である。更に、プレーナ技術によりウェハ表面に電
子回路を形成した後、ウェハ裏面を研磨して、厚さが4
00ミクロンより薄いウェハを作成し、これにバンプの
形成及び封止材を塗布する試みもあるが、これらの工程
においてもやはり薄いウェハを取り扱うことは困難であ
る。
【0008】しかし、ウェハは一般に実質的には、電子
回路が形成されたウェハ表面から20ミクロン(0.0
2mm)程度の厚みがあれば、電子回路として問題なく
機能するといわれている。従って、電子回路が形成され
たウェハの厚さを0.4mmより薄くすることができれ
ば、電子部品を更に小型化する際に極めて有利である。
【0009】本発明は、上記事情に鑑みてなされたもの
であり、半導体基板を薄くすることにより更に電子部品
の小型化を図るとともに、電子回路として何らの問題も
なく動作し、更に携帯電子機器に用いられた場合でも充
分耐えうる堅牢性を有するとともに高い信頼性を有する
電子部品を製造することのできる電子部品の製造方法を
提供することを目的とする。
【0010】
【課題を解決するための手段】上記課題を解決するため
に、本発明の第1の観点は、ポストが形成された半導体
基板の、当該ポストが形成された面に溝を形成する溝形
成工程と、前記溝が形成された面に封止樹脂を塗布する
第1塗布工程と、前記半導体基板の裏面を前記溝が露出
するまで研磨する裏面研磨工程と、研磨後の前記半導体
基板の裏面に封止樹脂を塗布する第2塗布工程と、前記
溝の部分に充填された前記封止樹脂を切断して個々の電
子部品に分離する分離工程とを有することを特徴してい
る。また、本発明の第1の観点は、前記第1塗布工程に
よって塗布された封止樹脂を加圧硬化させる硬化工程を
更に有することを特徴としている。また、本発明の第1
の観点は、前記裏面研磨工程前に前記封止樹脂が塗布さ
れた面を研磨する表面研磨工程を更に有することを特徴
としている。また、本発明の第1の観点は、前記第2塗
布工程によって塗布された封止樹脂を硬化させる硬化工
程を更に有することを特徴としている。また、本発明の
第1の観点は、前記分離工程前に前記ポストに対して接
続ボールを形成する接続ボール形成工程を更に有するこ
とを特徴としている。更に、本発明の第2の観点は、ポ
ストが形成された半導体基板の、当該ポストが形成され
た面に封止樹脂を塗布する第1塗布工程と、前記半導体
基板の裏面を、前記半導体基板が所定の厚みとなるまで
研磨する裏面研磨工程と、研磨を行った前記半導体基板
の裏面から、前記第1塗布工程で塗布した封止樹脂に至
る溝を形成する溝形成工程と、前記溝を形成した前記半
導体基板の裏面に封止樹脂を塗布する第2塗布工程と、
前記溝の部分に充填された前記封止樹脂を切断して個々
の電子部品に分離する分離工程とを有することを特徴と
している。また、本発明の第2の観点は、前記第2塗布
工程によって塗布された封止樹脂を加圧硬化させる硬化
工程を更に有することを特徴としている。また、本発明
の第2の観点は、前記裏面研磨工程前に前記封止樹脂が
塗布された面を研磨する表面研磨工程を更に有すること
を特徴としている。また、本発明の第2の観点は、前記
分離工程前に前記ポストに対して接続ボールを形成する
接続ボール形成工程を更に有することを特徴としてい
る。
【0011】
【発明の実施の形態】以下、図面を参照して本発明の一
実施形態による電子回路の製造方法について詳細に説明
する。図1は、本発明の一実施形態による電子回路の製
造方法の工程手順を示す図である。
【0012】まず、プレーナ技術により電子回路が形成
されたウェハ上にポストを形成する工程が行われる(工
程S10)。図2は、プレーナ技術により電子回路が形
成されたウェハの一例を示す斜視図である。図2に示さ
れたように、ウェハ10の表面には、半導体素子12が
形成されている。通常、1つのウェハ10上には同一の
電子回路が形成された半導体素子12が複数形成されて
いる。ウェハ10の厚みは、0.4mm以上である。半
導体素子12各々の表面は、例えばシリコン酸化膜等に
よる絶縁膜が形成されているが、半導体素子12に形成
された電子回路と外部の電子回路とを接続する電極パッ
ドが形成された箇所は、シリコン酸化膜がエッチング等
により除去されて剥き出しになっている。
【0013】上記ポストはシリコン酸化膜がエッチング
等に除去されて剥き出しになっている箇所に形成され
る。図3は、ウェハ10の断面図である。図3に示され
たように、ウェハ10の半導体素子12には複数のポス
ト14が形成されている。ポスト14の形成方法は、特
に制限はないが、例えば半田ボールを転写法を用いて配
設する。
【0014】ポスト14が形成されると、次にポスト1
4が形成された面に溝を形成する工程が行われる(工程
S11)。図4は、ポスト14が形成された面に溝を形
成する工程を説明するための図であり、ウェハ10に関
しては図3と同様に断面を示している。図4において、
15は溝を形成するためのダイシング装置であり、本実
施形態においては、例えば0.05〜0.4mmの幅を
有する溝を形成するものが用いられる。前述したよう
に、1つのウェハ10上には半導体素子12が多数形成
されているため、上記溝は個々の半導体素子の周囲を取
り囲むように形成される。図4において、13,13,
…はポスト14が形成されたウェハ10の面に形成され
た溝を示している。この溝13,13,…の深さはウェ
ハ10の厚みの半分程度からウェハを完全に切断するま
で(この場合は、裏面に樹脂硬化温度に耐え得る粘着性
のシートに貼りつけられている)に設定され、例えば、
ウェハ10の厚みが0.6mmである場合には、幅が
0.05〜0.4mmであって、深さが0.3〜0.6
mmの溝が形成される。ただし、図面では半分の場合で
説明する。
【0015】溝13,13,…が形成されると、次にポ
スト14が形成された面側に封止樹脂層を形成する工程
が行われる(工程S12)。図5は、ポスト14が形成
された面側に封止樹脂層を形成する工程を説明するため
の図である。図5において、16は、孔版印刷を行うた
めの孔版であり、この孔版には、ウェハ10に形成され
た半導体素子12を一度に印刷するための孔が形成され
ている。この孔の直径は、ウェハ10の直径よりも僅か
に小さい径である。18は、封止を行う際に用いられる
液状の封止樹脂である。この液状の封止樹脂18は、硬
化後にウェハ10の反りが極めて少なくなるよう抑えら
れるものが好ましい。
【0016】例えば、直径が8インチであり、厚さが4
00μmのウェハの表面に液状の封止樹脂を塗布し、こ
の液状の封止樹脂を硬化させたときに、ウェハ10の反
りが1mm以下であることが好ましい。液状の封止樹脂
18としては、樹脂硬化成分中にシリカ粉末が80重量
%以上含まれ、硬化収縮率が0.1%以下であり、熱膨
張係数が12ppm以下である日本レック(株)のNP
R−785Nが最良である。また、20は、孔版16の
面内に往復運動が可能なスキージである。
【0017】印刷を行う際には、まず、ウェハ10の上
面に孔版16を接触させて配置する。このとき、孔版1
6に形成された孔が半導体素子12の上方に位置するよ
う孔版16を配置する。つまり、孔版16が半導体素子
12を覆わないよう孔版16を配置する。次に、孔版1
6上に液状の封止樹脂18を滴下し、スキージ20を孔
版16に沿って図中符号D1が付された方法へ移動させ
る。スキージ20を孔版16に沿って移動させることに
より、液状の封止樹脂18が孔版16に形成された孔内
に流入するとともに、孔内に流入した液状の封止樹脂1
8の上面が孔版16と同一の高さになり、且つ上面が平
坦となる。
【0018】次に、液状の封止樹脂18の上面の位置を
規定する孔版16の厚さとポスト14の高さとの関係に
ついて説明する。図6は、孔版16の厚さとポスト14
の高さとの関係を説明するための図である。本実施形態
では、孔版16の厚さがポスト14の高さよりも厚いも
のに制限されない。例えば図6(a)は、ポスト14の
高さより厚さが厚い孔版16を用いて液状の封止樹脂1
8を封止した後の様子を示す断面図であり、図6(b)
は、ポスト14の高さと同程度の厚さを有する孔版16
を用いて液状の封止樹脂18を封止した後の様子を示す
断面図であり、図6(c)は、ポスト14の高さより厚
さが薄い孔版16を用いて液状の封止樹脂18を封止し
た後の様子を示す断面図である。
【0019】図6(c)に示したように、ポスト14の
高さよりも厚さが薄い孔版16を用いる場合には、スキ
ージ20は弾性変形するもの(例えばゴム製のもの)を
用いることによりポスト14が突出し、しかもポストの
周囲に封止樹脂が塗られるようにする。尚、工程S12
の工程でなされる印刷は、1回の印刷のみに制限される
訳ではなく、1つのウェハに対して複数回行っても良
い。また、封止樹脂18の印刷は、大気圧下で行うもの
でも真空状態におけるものでも良いが、真空状態におい
て印刷する方が好ましい。大気圧下で印刷を行う場合に
は、加熱しながら印刷を行うことが好ましい。なぜなら
ば、印刷を行う際に封止樹脂18に巻き込まれる気泡が
抜け易くなるからである。また、液状の封止樹脂18の
印刷を行う際には、圧力差を用いて封止樹脂18を溝1
3,13,…内に充填することができる真空印刷機を用
いるのが好ましい。その理由は、ウェハ10に形成され
た溝13,13,…は前述したように、例えば幅が0.
05〜0.4mmであって、深さが0.3〜0.6mm
であり、液状の封止樹脂18の印刷のためには幅が狭
く、しかも深さが深い。よって、大気圧下において印刷
を行った場合には、溝の底部に封止樹脂18の未充填部
分が生ずる可能性が高いためである。
【0020】次に、工程S12において印刷した樹脂を
硬化する工程が行われる(工程S14)。この工程は、
例えば熱風乾燥機(図示省略)によって封止樹脂18を
乾燥することにより硬化させる。尚、印刷時には上述の
ように圧力差を用いて封止樹脂18を印刷することが好
ましいが、溝13,13,…内における封止樹脂18の
充填性をより高いものとするために、印刷後に行われる
この工程において、大気圧よりも高い圧力をかけて封止
樹脂18を硬化させる、いわゆる加圧硬化を行うことが
好ましい。封止樹脂18を硬化させる場合には、熱風乾
燥機の温度を100〜150℃に設定するとともに、乾
燥時間を1〜3時間に設定して開始するが、乾燥を開始
する際に、加える圧力を5×105〜2×106paに設
定して少なくとも封止樹脂18がゲル化するまでの間加
圧硬化を行う。以上の工程を経ることにより、封止樹脂
18の硬化した皮膜によって回路の保護が図れるととも
にポストが補強され、更にウェハ10の強度が高まる。
【0021】次に、ウェハ10に対して封止樹脂18が
印刷された面を研磨して、封止樹脂18に埋もれたポス
ト14を磨き出す工程が行われる(工程S16)。図7
は、ポスト14を研磨により磨き出す工程を説明する図
である。尚、図7においては理解を容易にするために、
工程S14迄の工程が行われて製造された電子部品のみ
を断面図で表し、符号50を付している。
【0022】図7に示したように、電子部品50は、封
止樹脂18の印刷された面が上面となるよう固定平板2
4上に固定して載置される。この固定平板24は、研磨
の際に固定平板24上で電子部品50が動かないよう、
電子部品50を真空吸着するものが好ましい。図7中に
おいて、26は研磨装置である。この研磨装置は、通常
のウェハ研磨装置が使用できる。この工程では、電子部
品50を固定平板24に固定してから、研磨装置26に
よって封止樹脂18を研磨して、また必要であればポス
ト14も含めて研磨して平滑表面を形成する。
【0023】次に、封止樹脂18の研磨が終了すると、
電子部品50の裏面、つまりウェハ10の裏面を研磨す
る工程が行われる(工程S18)。図8は、電子部品5
0の裏面を研磨する工程を説明するための図である。こ
の工程では、図8に示したように、工程S16で研磨が
行われた面を下側にして固定治具30に固定する。この
固定治具30は図7中の固定平板24と同様に真空吸着
するものが好ましい。また、固定治具30は、図7中の
固定平板24と同一であってもよい。また、32は研磨
装置である。この研磨装置32は、工程S16において
封止樹脂18の研磨を行った際に用いた研磨装置26を
用いて研磨を行うことができる。
【0024】尚、図8において、理解を容易にするため
に、工程S16迄の工程が行われて製造された電子部品
のみを断面図で表し、符号52を付している。この工程
では、電子部品52の封止樹脂が印刷された面を下側に
して固定治具30に固定してから、研磨装置32によっ
て電子部品52の裏面、つまりウェハ10の裏面を、ウ
ェハ10がほぼ半分の厚さ若しくは任意の厚さになるま
で研磨する。
【0025】以上の工程が終了すると、研磨後の電子部
品を固定治具30から取り外す訳であるが、研磨後の電
子部品は図9に示したようになる。図9は、両面研磨後
の電子部品を示す図である。尚、図9においては、両面
研磨された電子部品を断面図で示すとともに、符号54
を付している。両面研磨された電子部品54は、上述し
た構成でウェハ10がほぼ半分の厚さになるまで研磨す
ると、工程S11で形成した溝13が研磨面に現れ、そ
の結果溝13内に充填した封止樹脂18が研磨面に現れ
る。
【0026】また、電子部品54を図8中の固定治具3
0から離すと反りが生ずる。この反りは、ポスト14が
形成された面に印刷した封止樹脂が硬化する際の収縮に
起因するものである。
【0027】次に、上記反りの緩和及び電子部品54を
強化するために、工程S18で研磨された面に対して樹
脂を塗布する工程が行われる(工程S20)。図10
は、工程S18で研磨された面に対して樹脂を塗布する
工程を説明するための図である。図10において、36
は、電子部品54を固定する吸着固定平板である。この
吸着固定平板36は、両面研磨後の電子部品54には反
りが生じており、電子部品54を平坦化するため、及び
印刷時に電子部品54動かないよう固定するために用い
られる。
【0028】38は、孔版印刷を行うための孔版であ
り、この孔版38には、電子部品54の裏面を印刷する
ための孔が形成されている。この孔の直径は、ウェハ1
0の直径よりも僅かに小さい径である。40は、封止を
行う際に用いられる液状の封止樹脂である。この封止樹
脂40は硬化後に電子部品54の反りを矯正させるだけ
の収縮応力をもつものが用いられる。例えば、工程S1
2でポスト14が形成されたウェハ10の表面を封止す
る際に用いた封止樹脂18と同一の樹脂を用いる。ま
た、電子部品54の反りは、塗布する封止樹脂40の塗
布厚を制御することによっても行える。
【0029】また、電子部品54の反りが矯正できるの
であれば、封止樹脂40は封止樹脂18と異なる樹脂を
用いても良い。42は、孔版38の面内に往復運動が可
能なスキージである。印刷は、工程S12と同様に大気
圧下又は真空状態の下で行われるが、パッケージングの
信頼性を考えた場合には真空状態の下で行われるのが好
ましい。
【0030】印刷を行う際には、まず、ポスト14が形
成され、封止樹脂18が印刷されている面を下側にして
吸着固定平板36の所定位置に電子部品54を配置す
る。電子部品54が吸着固定平板36に配置されると、
電子部品54は平坦化される。次に、電子部品54の裏
面、つまりウェハ10の裏面に孔版38を接触させて配
置する。孔版38が所定位置に配置されると、孔版38
上に液状の封止樹脂40を滴下し、スキージ42を孔版
38に沿って図中符号D2が付された方向へ移動させ
る。スキージ42を孔版38に沿って移動させることに
より、液状の封止樹脂40が孔版38に形成された孔内
に流入するとともに、孔内に流入した液状の封止樹脂4
0の上面が孔版38と同一の高さになり、且つ上面が平
坦となる。尚、電子部品54の裏面への封止樹脂40の
塗布方法は、孔版印刷に限定されず、他の方法によって
も行うことができる。例えば、スプレーコート、スピン
コート、金型成型等が挙げられる。
【0031】次に、工程S20で塗布した封止樹脂40
を硬化させる工程が行われる(工程S22)。この工程
は、例えば熱風乾燥機(図示省略)によって封止樹脂4
0を乾燥することにより硬化させる。この封止樹脂40
を硬化させると、電子部品34に生じていた反りを矯正
することができる。以上の工程を経ることにより、電子
部品の表面及び裏面に硬化した封止樹脂18及び封止樹
脂40が形成されるのでウェハ10の強度が高まる。工
程S22迄の工程を経ることにより、ポスト14が形成
された面に封止樹脂18が、裏面に封止樹脂40がそれ
ぞれ印刷された半導体素子12が、複数形成されたウェ
ハ10を得ることができる。
【0032】次に、半導体素子12内部に形成された電
子回路と、外部のマザーボード(図示省略)に形成され
た電子回路とを電気的に接続するための接続ボールを形
成する工程が行われる(工程S24)。この工程におい
ては、所定の径を有するハンダボールを、封止樹脂18
表面に表れているポスト14上に搭載する(図11参
照)。ハンダボール44をポスト14上に搭載するため
には、ボールマウンタ(図示省略)を用いて搭載しても
良いが、ポスト14のピッチが0.5mm以下になった
場合、径が0.3mmより小さいボールが必要となる。
従って、この程度にピッチが狭くなった場合には、ボー
ルマウンタを用いてハンダボールを搭載するよりも、所
定量のハンダペーストを精度良くポスト14上に積載
し、リフロー(図示省略)を通してハンダボール44を
形成させた方がより好ましい。この場合、ハンダペース
トをポスト14上に搭載するには、所定の孔版及びスキ
ージを用いて印刷により搭載することが好ましい。この
際に、ウェハが平滑に維持されていることによってこの
工法が可能となるる。
【0033】最後に、電子部品を切断することにより半
導体素子12を個々に分離して電子部品56を形成する
工程が行われる(工程S26)。図11は、半導体素子
12を個々に分離して電子部品56を形成する工程を説
明する図である。図11において、46は、ダイシング
装置であり、電子部品56を形成するには、ダイシング
装置46を用いて切断によって半導体素子12を個々に
分離する。ダイシング装置46によって切断を行う際に
は、工程S11において形成した溝13のほぼ中央部を
切断する。つまりこの工程においては、封止樹脂18の
みを切断することによって電子部品56を得ている。こ
のようにして得られた電子部品は、上下及び4側面が全
て封止樹脂18と40によって封止されたものとなる。
尚、切断は通常のダイシング装置を用いることができる
が、レーザを用いたレーザ切断装置を用いても良い。
尚、ダイシング装置46の切断刃の厚みは5〜200μ
m程度であって、溝の幅より薄いものである。図12
は、電子部品56の斜視透視図である。
【0034】以上、本発明の一実施形態による電子部品
の製造方法について説明した。工程S12及び工程S2
0においては、封止樹脂18及び封止樹脂40を印刷し
ているが、これらの工程の後に、印刷した封止樹脂18
及び封止樹脂40に混入している気泡を除去する工程を
設けても良い。
【0035】以上説明した実施形態によれば、半導体基
板の周囲全体が封止樹脂18によって囲まれた電子部品
を安価な設備を用いて簡素な工程によって製造すること
ができるため、生産効率が極めて高い。また、半導体基
板の周囲全体が封止樹脂18によって囲まれているた
め、吸湿等の要因の影響を受けないため信頼性が極めて
高い。更に、ウェハ10を研磨しているため、極めて薄
型であって、全体的に小型のパッケージの電子部品を得
ることができる。また、製造される電子部品は直方体の
形状であって、6面を平坦化することができるため、マ
ーキングも容易となる。更に、本実施形態によって製造
された電子部品は堅牢であるため自動マウンターによっ
てマザーボードに実装することができる。また、ダイシ
ング装置を用いる工程S11においては、ウェハ10の
みのダイシングを行い、工程S26においては封止樹脂
18,40のみのダイシングを行っている。つまり、ダ
イシング装置は単一の材料のみを切断しているため、切
断刃の損耗が少ない上に、複合材(ウェハ10と封止樹
脂18,40)を切断する際に生ずる剥離等の問題が全
くない。
【0036】次に、本発明の他の実施形態について説明
する。図13は、本発明の他の実施形態による電子回路
の製造方法の工程手順を示す図である。図13に示した
本発明の他の実施形態による電子部品の製造方法と図1
に示した本発明の一実施形態による電子部品の製造方法
とが異なる点は、図13においては図1に示した工程S
11が省略され、図1中の工程S18の次の工程に工程
S19を設けた点が異なる。尚、図13と図1とを比較
すると、図13には工程S21の処理が設けられ、図1
には工程S20の処理が設けられているが、これらの処
理は実質的に同一の処理である。
【0037】以下、本発明の他の実施形態について詳細
に説明する。尚、以下の説明においては、図1に示した
処理と重複する部分については説明を省略する。まず、
プレーナ技術により電子回路が形成されたウェハ10
(図2参照)上にポスト14を形成する工程が行われる
(工程S10)。ポスト14が形成された後のウェハ1
0の断面は図2に示したものと同様である。
【0038】次に、ポスト14を形成した面を封止樹脂
を用いて印刷する処理が行われる(工程S12)。図1
4は、本発明の他の実施形態において、ポスト14が形
成された面側に封止樹脂層を形成する工程を説明するた
めの図である。図14と図5とを比較すると、ウェハ1
0に溝が形成されているか否かにおいてのみ異なる。ま
た、封止樹脂18の上面の位置を規定する孔版16の厚
さとポスト14の高さとの関係は、図6を用いて説明し
た関係と同様である。
【0039】次に、工程S12において印刷した樹脂を
硬化する工程が行われ(工程S14)、次いで、ウェハ
10に対して封止樹脂18が印刷された面を研磨して、
封止樹脂18に埋もれたポスト14を磨き出す工程が行
われる(工程S16)。図15は、本発明の他の実施形
態において、ポスト14を研磨により磨き出す工程を説
明する図である。尚、図15においては理解を容易にす
るために、工程S14迄の工程が行われて製造された電
子部品のみを断面図で表し、符号60を付している。
【0040】次に、封止樹脂18の研磨が終了すると、
電子部品60の裏面、つまりウェハ10の裏面を研磨す
る工程が行われる(工程S18)。図16は、本発明の
他の実施形態において、電子部品60の裏面を研磨する
工程を説明するための図である。尚、図16において、
理解を容易にするために、工程S16迄の工程が行われ
て製造された電子部品のみを断面図で表し、符号62を
付している。この工程では、電子部品62の封止樹脂が
印刷された面を下側にして固定治具30に固定してか
ら、研磨装置32によって電子部品62の裏面、つまり
ウェハ10の裏面を、ウェハ10がほぼ半分の厚さ若し
くは任意の厚さになるまで研磨する。
【0041】以上の工程が終了すると、研磨後のウェハ
10の裏面側からポスト14が形成された面に印刷した
封止樹脂18に至る溝を形成する工程が行われる(工程
S19)。本発明の他の実施形態による電子部品の製造
方法を示す図13と本発明の一実施形態による電子部品
の製造方法を示す図1とを単純に比較すると、図1中の
工程S11を工程S18の次に移動したものが、図13
に示したものとなる。図1に示した製造方法では全工程
の内の先の方の工程において溝を形成しているため、ウ
ェハ10の厚みが部分的に薄くなり、溝を形成した後の
工程の処理を行う際にウェハ10が割れてしまう虞があ
る。本実施形態では、この不具合を解消するために、ウ
ェハ10に溝を形成する工程をなるべる後工程となるよ
うにしている。
【0042】図17は、本発明の他の実施形態におい
て、ウェハ10の裏面側から溝を形成する様子を説明す
る断面図である。溝13,13,…を形成するには、図
4に示したダイシング装置15と同様の装置が用いられ
る。この溝13,13,…は、工程S12において塗布
した封止樹脂に至るまで形成される。ここで、ウェハ1
0の厚みを薄くしてからダイシング装置15によって溝
を形成しているので、ダイシング装置15の刃の摩耗が
少ない。また、溝13,13,…が形成されたウェハ1
0は、図17においては封止樹脂18が塗布されている
ため、図4に示したウェハ10よりも全体として強度が
増している。よって、ウェハ10が割れにくく、後工程
の処理において好適である。尚、図17においては、理
解を容易にするために、工程S19迄の工程が行われて
製造された電子部品のみを断面図で表し、符号64を付
している。
【0043】工程S19において、溝13,13,…が
形成されると、次に、溝13,13,…を形成した面に
樹脂を塗布する工程が行われる(工程S21)。図18
は、本発明の他の実施形態において、工程S19で溝が
形成された面に対して樹脂を塗布する工程を説明するた
めの図である。樹脂を塗布する場合には、図10を用い
て説明した場合と同様に、吸着固定平板36によって電
子部品64を吸着固定し、孔版38及びスキージ42を
用いて封止樹脂40の印刷を行う。尚、電子部品64の
裏面への封止樹脂40の塗布方法は、孔版印刷に限定さ
れず、他の方法によっても行うことができる。例えば、
スプレーコート、スピンコート、金型成型等が挙げられ
る。
【0044】次に、工程S21で塗布した封止樹脂40
を、例えば熱風乾燥機(図示省略)によって封止樹脂4
0を乾燥することにより硬化させる工程が行われる(工
程S22)。尚、上記工程S21の印刷時には圧力差を
用いて封止樹脂18を印刷することが好ましいが、溝1
3,13,…内における封止樹脂18の充填性をより高
いものとするために、印刷後に行われるこの工程におい
て、大気圧よりも高い圧力をかけて封止樹脂18を硬化
させる、いわゆる加圧硬化を行うことが好ましい。封止
樹脂18を硬化させる場合には、熱風乾燥機の温度を1
00〜150℃に設定するとともに、乾燥時間を1〜3
時間に設定して開始するが、乾燥を開始する際に、加え
る圧力を5×105〜2×106paに設定して少なくと
も封止樹脂18がゲル化するまでの間加圧硬化を行う。
【0045】以上の工程を行うことにより、電子部品の
表面及び裏面に硬化した封止樹脂18及び封止樹脂40
が形成されるのでウェハ10の強度が高まる。次に、半
導体素子12内部に形成された電子回路と、外部のマザ
ーボード(図示省略)に形成された電子回路とを電気的
に接続するための接続ボールを形成する工程が行われる
(工程S24)。この工程は前述した本発明の一実施形
態と同様である。
【0046】最後に、電子部品を切断することにより半
導体素子12を個々に分離して電子部品56を形成する
工程が行われる(工程S26)。図19は、本発明の他
の実施形態において、半導体素子12を個々に分離して
電子部品56を形成する工程を説明する図である。この
工程では、図11に示したダイシング装置46と同様の
装置を用いて切断によって半導体素子12を個々に分離
する。図19から分かるように、最終的に形成される電
子部品56は、図11及び図12に示した電子部品と同
様の電子部品である。
【0047】以上説明した本発明の他の実施形態によれ
ば、前述した本発明の一実施形態と同様の作用効果が得
られる上に、ポスト14を形成した面に封止樹脂18を
塗布し、ウェハ10の裏面を研磨した後に溝を形成して
いるので、ウェハ10の全体の強度が高まり、後の工程
においてウェハ10が割れてしまうことを防止すること
ができる。
【0048】
【発明の効果】以上、説明したように、本発明によれ
ば、ウェハを研磨する工程を有しているので、より厚さ
の薄い電子部品を製造することができるという効果があ
る。更に、電子回路を半導体基板内に作り込み、封止す
る際に研磨するようにしているので、半導体基板が割れ
てしまうことがなく薄い電子回路を製造することができ
るという効果がある。また、ポストが形成された面のみ
ならず、半導体基板の裏面にも封止樹脂を塗布するよう
にしているので、半導体基板に反りが生じていない状態
で分離工程を行えるので、工程不良率を飛躍的に改善で
きる。また、ポストが形成された面のみならず、半導体
基板の裏面にも封止樹脂を塗布するようにしているの
で、電子回路が形成された面の保護はもとより、裏面も
保護されており、表面実装時の外的圧力にも充分耐え得
ることのできる高い信頼性を有する電子部品を製造する
ことができるという効果がある。更に、電子回路が形成
されている半導体基板の周囲全てを封止樹脂によって封
止された電子部品を製造することができるため、吸湿等
の周囲の雰囲気の影響を受けないため、電子部品の信頼
性を極めて高くすることができるという効果がある。ま
た、封止樹脂を半導体基板の一方の面に塗布した後に半
導体基板の裏面から溝を形成しているので、封止樹脂が
塗布されている分半導体基板全体の強度が高まり、後の
工程において半導体基板割れの虞がないという効果があ
る。
【図面の簡単な説明】
【図1】 本発明の一実施形態による電子回路の製造方
法の工程手順を示す図である。
【図2】 プレーナ技術により電子回路が形成されたウ
ェハの一例を示す斜視図である。
【図3】 ウェハ10の断面図である。
【図4】 ポスト14が形成された面に溝を形成する工
程を説明するための図である
【図5】 ポスト14が形成された面側に封止樹脂層を
形成する工程を説明するための図である。
【図6】 孔版16の厚さとポスト14の高さとの関係
を説明するための図である。
【図7】 ポスト14を研磨により磨き出す工程を説明
する図である。
【図8】 電子部品50の裏面を研磨する工程を説明す
るための図である。
【図9】 両面研磨後の電子部品を示す図である。
【図10】 工程S18で研磨された面に対して樹脂を
塗布する工程を説明するための図である。
【図11】 半導体素子12を個々に分離して電子部品
56を形成する工程を説明する図である。
【図12】 電子部品56の斜視透視図である。
【図13】 本発明の他の実施形態による電子回路の製
造方法の工程手順を示す図である。
【図14】 本発明の他の実施形態において、ポスト1
4が形成された面側に封止樹脂層を形成する工程を説明
するための図である。
【図15】 本発明の他の実施形態において、ポスト1
4を研磨により磨き出す工程を説明する図である。
【図16】 本発明の他の実施形態において、電子部品
60の裏面を研磨する工程を説明するための図である。
【図17】 本発明の他の実施形態において、ウェハ1
0の裏面側から溝を形成する様子を説明する断面図であ
る。
【図18】 本発明の他の実施形態において、工程S1
9で溝が形成された面に対して樹脂を塗布する工程を説
明するための図である。
【図19】 本発明の他の実施形態において、半導体素
子12を個々に分離して電子部品56を形成する工程を
説明する図である。
【符号の説明】
10 ウェハ(半導体基板) 13 溝 14 ポスト 18 封止樹脂 38 孔版 40 封止樹脂 44 ハンダボール(接続ボール) 56 電子部品
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI H01L 23/12 L (56)参考文献 特開 平9−219421(JP,A) 特開 平11−67979(JP,A) 特開2000−332034(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/56 H01L 23/12 H01L 23/28 H01L 21/60 H01L 21/301

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項1】 ポストが形成された半導体基板の、当該
    ポストが形成された面に溝を形成する溝形成工程と、 前記溝が形成された面に封止樹脂を塗布する第1塗布工
    程と、 前記半導体基板の裏面を前記溝が露出するまで研磨する
    裏面研磨工程と、 研磨後の前記半導体基板の裏面に封止樹脂を塗布する第
    2塗布工程と、 前記溝の部分に充填された前記封止樹脂を切断して個々
    の電子部品に分離する分離工程とを有することを特徴と
    する電子部品の製造方法。
  2. 【請求項2】 前記第1塗布工程によって塗布された封
    止樹脂を加圧硬化させる硬化工程を更に有することを特
    徴とする請求項1記載の電子部品の製造方法。
  3. 【請求項3】 前記裏面研磨工程前に前記封止樹脂が塗
    布された面を研磨する表面研磨工程を更に有することを
    特徴とする請求項1又は請求項2記載の電子部品の製造
    方法。
  4. 【請求項4】 前記第2塗布工程によって塗布された封
    止樹脂を硬化させる硬化工程を更に有することを特徴と
    する請求項1乃至請求項3の何れかに記載の電子部品の
    製造方法。
  5. 【請求項5】 前記分離工程前に前記ポストに対して接
    続ボールを形成する接続ボール形成工程を更に有するこ
    とを特徴とする請求項1乃至請求項4の何れかに記載の
    電子部品の製造方法。
  6. 【請求項6】 ポストが形成された半導体基板の、当該
    ポストが形成された面に封止樹脂を塗布する第1塗布工
    程と、 前記半導体基板の裏面を、前記半導体基板が所定の厚み
    となるまで研磨する裏面研磨工程と、 研磨を行った前記半導体基板の裏面から、前記第1塗布
    工程で塗布した封止樹脂に至る溝を形成する溝形成工程
    と、 前記溝を形成した前記半導体基板の裏面に封止樹脂を塗
    布する第2塗布工程と、 前記溝の部分に充填された前記封止樹脂を切断して個々
    の電子部品に分離する分離工程とを有することを特徴と
    する電子部品の製造方法。
  7. 【請求項7】 前記第2塗布工程によって塗布された封
    止樹脂を加圧硬化させる硬化工程を更に有することを特
    徴とする請求項6記載の電子部品の製造方法。
  8. 【請求項8】 前記裏面研磨工程前に前記封止樹脂が塗
    布された面を研磨する表面研磨工程を更に有することを
    特徴とする請求項6又は請求項7記載の電子部品の製造
    方法。
  9. 【請求項9】 前記分離工程前に前記ポストに対して接
    続ボールを形成する接続ボール形成工程を更に有するこ
    とを特徴とする請求項6乃至請求項8の何れかに記載の
    電子部品の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100820657B1 (ko) * 2000-08-09 2008-04-10 가부시키가이샤 야쿠루트 혼샤 인지질의 제조법

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4003780B2 (ja) * 2004-09-17 2007-11-07 カシオ計算機株式会社 半導体装置及びその製造方法
JP2006196701A (ja) * 2005-01-13 2006-07-27 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP4103896B2 (ja) * 2005-03-16 2008-06-18 ヤマハ株式会社 半導体装置の製造方法および半導体装置
KR100738730B1 (ko) 2005-03-16 2007-07-12 야마하 가부시키가이샤 반도체 장치의 제조방법 및 반도체 장치
JP4497112B2 (ja) * 2005-05-18 2010-07-07 ヤマハ株式会社 半導体装置の製造方法
JP2008187177A (ja) * 2008-01-25 2008-08-14 Nec Electronics Corp 半導体装置
JP2011040512A (ja) * 2009-08-10 2011-02-24 Murata Mfg Co Ltd 回路基板の製造方法
JP2011159838A (ja) * 2010-02-02 2011-08-18 Sharp Corp 半導体装置の製造方法および半導体装置
JP2014165339A (ja) * 2013-02-25 2014-09-08 Disco Abrasive Syst Ltd 積層ウエーハの加工方法
JP6598723B2 (ja) * 2016-04-06 2019-10-30 株式会社ディスコ パッケージウェーハの製造方法
JP6636377B2 (ja) * 2016-04-08 2020-01-29 株式会社ディスコ パッケージウェーハの製造方法及びデバイスチップの製造方法
KR101756082B1 (ko) * 2017-05-08 2017-07-26 박종성 반도체 설비의 관리방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100820657B1 (ko) * 2000-08-09 2008-04-10 가부시키가이샤 야쿠루트 혼샤 인지질의 제조법

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