KR101043471B1 - 반도체 패키지 및 이의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것으로, 재배열 배선층; 상기 재배열 배선층에 플립칩 본딩된 반도체칩; 상기 반도체칩을 밀봉하는 밀봉부재; 상기 재배열 배선층상에 배치된 접속수단; 및 상기 접속수단상에 배치된 솔더볼을 포함하여, 높은 신뢰성을 확보할 수 있는 반도체 패키지 및 이의 제조 방법에 관한 것이다.
반도체 패키지, 신뢰성, 접속수단, 스탠드 오프, 재배열 배선층

Description

반도체 패키지 및 이의 제조 방법{Method manufacturing semiconductor package}
본원 발명은 반도체 패키지의 제조 방법에 관한 것으로, 도전층상에 재배열 배선층을 형성하고 상기 재배열 배선층상에 반도체칩을 실장한 후, 상기 도전층을 식각하여 외부디바이스와 전기적으로 접속되는 접속수단을 형성하는 반도체 패키지 및 이의 제조 방법에 관한 것이다.
오늘날 전자산업의 추세는 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 달성을 가능하게 하는 중요한 기술 중의 하나가 바로 반도체 패키지이다.
반도체 패키지는 전자제품에서 사용되는 디바이스를 효율적으로 포장하는 기술로써, 반도체 소자의 성능과 최종 제품의 가격, 성능 및 신뢰성을 좌우할 기술인 만큼 여러 형태로 개발되어지고 있다.
반도체 패키지는 반도체칩간 또는 반도체칩과 기판간의 전기적 연결을 위하 여 범프볼 기술을 이용하는 플립칩 공법에 의해 제조되어 왔다. 이와 같은 범프볼 기술에 있어서, 상기 범프볼의 미세화의 한계로 인하여 패키지의 입출력 패드의 갯수 및 칩의 사이즈가 제한된다는 문제점이 있었다. 즉, 상기 패키지는 반도체칩의 소형화 또는 입출력 패드의 갯수가 증가할 경우, 최종 입출력 단자인 솔더볼의 수를 반도체칩 상면 내에서 모두 수용하는데 한계가 있었다.
이를 개선하기 위해, 패키지는 회로기판내부에 반도체칩을 실장하는 임베디드 구조나 반도체칩의 최종 입출력 단자인 솔더볼을 상기 반도체칩의 외주면에 배치시키는 팬아웃(fan-out)구조등이 개발되었다.
여기서, 임베디드구조나 팬아웃 구조의 패키지는 반도체칩을 실장한 후, 상기 반도체칩의 전기접점 패턴으로부터 금속층을 빌드업하는 빌드업 공법에 의해 제조되었다. 이때, 상기 빌드업 공정, 특히 큐어(cure)공정 및 적층공정에서 기판과 반도체칩간의 열팽창 계수 차이(CTE) 및 워피지(warpage)가 발생할 수 있다. 이로 인해, 파인 피치의 반도체칩이 실장되어 있을 경우, 상기 반도체칩의 위치가 틀어질 수 있어, 실장된 반도체칩과 빌드업 공정에서 형성된 회로층, 특히 최종 외부접속수단인 솔더볼간의 미스 얼라인 문제가 발생할 수 있다. 이에 따라, 완성된 제품의 신뢰성이 저하되는 문제점이 있었다.
본 발명의 과제는 도전층상에 재배열 배선층을 형성하고 상기 재배열 배선층 상에 반도체칩을 실장한 후, 상기 도전층을 식각하여 외부디바이스와 전기적으로 접속되기 위한 접속수단을 형성하는 반도체 패키지 및 이의 제조 방법에 관한 것이다.
상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 반도체 패키지의 제조 방법을 제공한다. 상기 제조 방법은 재배열 배선층; 상기 재배열 배선층에 플립칩 본딩된 반도체칩; 상기 반도체칩을 밀봉하는 밀봉부재; 상기 재배열 배선층상에 배치된 접속수단; 및 상기 접속수단상에 배치된 솔더볼을 포함한다.
여기서, 상기 접속수단은 100 내지 500㎛의 두께 범위를 갖는 금속 포스트를 포함할 수 있다.
또한, 상기 접속수단은 범프 패드 및 상기 범프 패드상에 배치된 부가 솔더볼을 포함할 수 있다.
또한, 상기 재배열 배선층과 상기 반도체칩사이에 개재된 언더필을 더 포함할 수 있다.
또한, 상기 재배열 배선층과 상기 반도체칩사이에 개재된 비전도성 페이스트(Non-Conductive Paste;NCP) 및 이방성 전도성 필름(Anisotropic Conductive Film;ACF)을 더 포함할 수 있다.
또한, 상기 접속수단을 노출하며 상기 재배열 배선층을 덮는 절연패턴을 더 포함할 수 있다.
상기 기술적 과제를 이루기 위하여 본 발명의 다른 일 측면의 반도체 패키지의 제조 방법을 제공한다. 상기 제조 방법은 기판을 준비하는 단계; 상기 기판상에 도전층을 형성하는 단계; 상기 도전층상에 재배열 배선층을 형성하는 단계; 상기 재배열 배선층상에 반도체칩을 플립칩 본딩하는 단계; 상기 반도체칩을 밀봉하는 단계; 상기 도전층으로부터 상기 기판을 분리하는 단계; 상기 도전층을 식각하여 접속수단을 형성하는 단계; 상기 접속수단상에 솔더볼을 형성하는 단계;를 포함할수 있다.
또한, 상기 반도체칩의 플립칩 본딩은 솔더링, 비전도성 페이스트(Non-Conductive Paste;NCP) 및 이방성 전도성 필름(Anisotropic Conductive Film;ACF) 중 어느 하나를 이용할 수 있다.
또한, 적어도 상기 반도체칩과 상기 재배열 배선층사이에 언더필을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 도전층은 100 내지 500㎛의 두께 범위를 가질 수 있다.
또한, 상기 접속수단을 형성하는 단계는 상기 도전층을 식각하여 범프패드를 형성하는 단계; 및 상기 범프패드상에 부가 솔더볼을 형성하는 단계를 포함할 수 있다.
본 발명의 반도체 패키지의 제조 방법에 따르면, 도전층상에 재배열 배선층 을 형성하고 상기 재배열 배선층상에 반도체칩을 실장한 후, 상기 도전층을 식각하여 접속수단을 형성함에 따라, 접속수단과 반도체칩간의 미스 얼라인을 방지할 수 있어, 제품의 신뢰성을 확보할 수 있다.
또한, 상기 도전층의 두께에 따라 외부접속수단의 두께를 용이하게 제어할 수 있어, 반도체 패키지와 외부디바이스의 스탠드 오프(stand-off) 높이를 충분히 가져갈 수 있으므로, 반도체 패키지와 외부디바이스간의 전기적 접속 신뢰성을 향상시킬 수 있다.
이하, 본 발명의 실시예들은 반도체 패키지의 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다. 따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 패키지의 단면도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 반도체 패키지는 재배열 배선층(120), 상기 재배열 배선층(120)에 실장된 반도체칩(130), 상기 반도체칩(130)을 밀봉하는 밀봉부재(150), 상기 재배열 배선층(120)상에 배치된 외부접속수단(160)을 포함할 수 있다.
여기서, 상기 외부접속수단(160)은 반도체 패키지와 외부디바이스를 서로 전기적으로 연결하는 역할을 한다. 예컨대, 상기 외부디바이스는 패키지 기판, 다른 반도체 패키지, 반도체칩 및 메인보드기판등일 수 있다.
상기 외부접속수단(160)은 접속수단(161) 및 솔더볼(162)을 포함할 수 있다. 여기서, 상기 접속수단(161)은 상기 재배열 배선층(120)과 직접적으로 접속되어 있다. 상기 접속수단(161)은 상기 재배열 배선층(120)과 전기적으로 접속된 금속 포스트일 수 있다. 상기 금속포스트는 100 내지 500㎛의 두께 범위를 가질 수 있다. 이에 따라, 상기 금속 포스트에 의해 상기 반도체 패키지가 실장되는 외부 디바이스와의 스탠드 오프(stand-off)의 높이를 만족할 수 있어, 솔더링에 의한 접촉 신뢰성을 확보할 수 있다.
상기 반도체칩(130)은 상기 재배열 배선층(120)상에 플립칩 본딩법에 의해 실장되어 있을 수 있다. 즉, 상기 반도체칩(130)의 접속단자(131)인 범프볼을 상기 재배열 배선층(120)에 접착 및 솔더링시킴으로써, 상기 반도체칩(130)과 상기 재배열 배선층(120)은 서로 전기적으로 연결될 수 있다.
이에 더하여, 적어도 상기 반도체칩(130)과 상기 재배열 배선층(120)의 연결부분을 덮는 언더필(140)을 더 포함할 수 있다. 여기서, 상기 언더필(140)은 솔더링공정에서 상기 범프볼에 인가되는 열적 스트레스를 완화시키는 효과를 줌으로써 범프볼의 피로수명을 향상시킬 수 있다. 이에 따라, 상기 반도체칩(130)과 상기 재배열배선층(120)간의 전기적 접속 신뢰성을 향상시킬 수 있다. 여기서, 상기 언더필(140)을 형성하는 재질의 예로서는 에폭시계 수지, 폴리이미드계 수지, 폴라아크 릴레이트계, 폴리에스테르계 수지 및 폴리벤즈옥사졸등의 수지를 포함할 수 있다.
본 발명의 실시예에서, 상기 반도체칩(130)은 솔더링에 의한 플립칩 본딩에 의해 실장되어 있는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 예컨대, 상기 반도체칩(130)은 비전도성 페이스트(Non-Conductive Paste;NCP) 및 이방성 전도성 필름(Anisotropic Conductive Film;ACF)등을 이용하여 상기 재배열 배선층(120)상에 실장될 수도 있다.
상기 밀봉부재(150)는 상기 반도체칩(130)을 밀봉하여, 상기 반도체칩(130)을 외부 환경으로부터 보호하는 역할을 한다. 상기 밀봉부재(150)를 형성하는 재질의 예로서는 에폭시계 수지, 실리콘계 수지, 불소 수지 및 아크릴계 수지등일 수 있다.
이에 더하여, 반도체 패키지는 상기 접속수단(160)을 노출하며 상기 재배열 배선층(120)을 덮는 절연패턴(170)을 더 포함할 수 있다. 상기 절연패턴(170)은 상기 외부디바이스의 실장 시에 이루어지는 솔더링에 의해 원하지 않는 접속을 방지하는 역할을 한다. 즉, 상기 절연패턴(170)은 반도체 패키지의 재배열 배선층(120)을 보호하는 보호재 및 회로간의 절연성을 부여하는 역할을 수행할 수 있다.
따라서, 본 발명의 실시예에서, 상기 접속수단의 두께 제어를 통해, 접촉 신뢰성을 위한 반도체 패키지와 외부디바이스간의 스탠드 오프 높이를 확보할 수 있어, 완성된 제품의 신뢰성을 향상시킬 수 있다
이하, 도면을 참조하여 본 발명의 제 2 실시예에 따른 반도체 패키지를 설명 하기로 한다. 여기서, 제 2 실시예에서는 외부접속수단을 제외하고 앞서 설명한 반도체 패키지와 동일한 구성을 가질 수 있다. 이에 따라, 제 2 실시예에서는 제 1 실시예와 반복되는 설명은 생략하기로 하며, 동일한 구성에 대해서는 동일한 참조 번호를 부여하기로 한다.
도 2는 본 발명의 제 2 실시예에 따른 반도체 패키지의 단면도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 반도체 패키지는 재배열 배선층(120), 상기 재배열 배선층(120)에 실장된 반도체칩(130), 상기 반도체칩(130)을 밀봉하는 밀봉부재, 상기 재배열 배선층(120)상에 배치된 외부접속수단(260)을 포함할 수 있다.
여기서, 상기 외부접속수단(260)에 의해, 반도체 패키지와 외부디바이스는 서로 전기적으로 연결될 수 있다.
상기 외부접속수단(260)은 접속수단(261, 262) 및 솔더볼(263)을 포함한다. 여기서, 상기 접속수단(261, 263)은 상기 재배열 배선층(120)과 전기적으로 접속된 범프 패드(261) 및 상기 범프 패드(261)상에 배치된 부가 솔더볼(262)을 포함할 수 있다. 이때, 상기 범프 패드(261)는 상기 재배열 배선층(120)과 직접적으로 연결되어 있을 수 있다.
이에 따라, 상기 외부접속수단(260)은 더블 솔더볼을 구비함에 따라, 반도체 패키지와 외부디바이스간의 스탠드 오프 높이를 확보할 수 있어, 반도체 패키지와 외부디바이스간의 접촉 신뢰성을 향상시킬 수 있다.
따라서, 본 발명의 실시예에서, 외부접속수단으로써 더블 솔더볼로 형성함에 따라, 접촉 신뢰성을 위한 반도체 패키지와 외부디바이스간의 스탠드 오프 높이를 확보할 수 있어, 완성된 제품의 신뢰성을 향상시킬 수 있다
이하, 도면을 참조하여 본 발명의 제 3 실시예에 따른 반도체 패키지의 제조 방법을 설명하기로 한다.
도 3 내지 도 12는 본 발명의 제 3 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위해 도시한 단면도들이다.
도 3을 참조하면, 반도체 패키지를 제조하기 위해, 먼저 기판(100)을 제공한다.
여기서, 상기 기판(100)은 반도체 공정에 사용되는 웨이퍼 기판일 수 있다. 상기 기판(100)의 재질의 예로서는 실리콘, 세라믹, 유리 및 폴리머등일 수 있다.
상기 기판(100)상에 도전층(110)을 형성한다. 여기서, 상기 도전층(110)은 금속 포일(foil)을 라미네이팅하여 형성할 수 있다. 본 발명의 실시예에서 상기 도전층(110)을 형성하는 방법에 대해서 한정하는 것은 아니며, 다른 방법으로, 상기 도전층(110)은 금속을 증착하여 형성할 수도 있다. 또한, 상기 금속의 예로서는 Cu, Au, W, Ni, Pb 및 Ti등일 수 있다.
후속공정에 상기 도전층(110)에 의해 형성되는 금속 포스트가 반도체 패키지와 외부디바이스간의 스탠드 오프 높이를 확보하는 역할을 한다. 이에 따라. 반도체 패키지와 외부디바이스간의 전기적 접촉 신뢰성을 확보하기 위해, 상기 도전층(110)의 두께는 100 내지 500㎛의 두께 범위를 가질 수 있다.
도 4를 참조하면, 상기 도전층(110)을 형성한 후, 상기 도전층(110)상에 제 1 레지스트 패턴(121)을 형성한다. 상기 제 1 레지스트 패턴(121)을 형성하기 위해, 먼저 상기 도전층(110)상에 감광성 수지를 도포하거나 DFR(Dry Film Resist)을 라미네이팅하여 레지스트층을 형성한다. 이후, 상기 레지스트층을 노광 및 현상공정을 수행함으로써, 상기 제 1 레지스트 패턴(121)을 형성할 수 있다.
이후, 상기 제 1 레지스트 패턴(121)을 마스크로 하여, 상기 제 1 레지스트 패턴(121)에 의해 노출된 상기 도전층(110)상에 재배열 배선층(120)을 형성한다.
상기 재배열 배선층(120)은 쉐도우 마스크를 이용한 증착공정을 통해 형성될 수 있다. 또는 상기 재배열 배선층(120)은 상기 도전층(110)을 시드층으로 사용한 전기 도금을 통해 형성될 수도 있다.
상기 재배열 배선층(120)은 금속, 예컨대 Al, W, Pb, Sb, Cr, Ni, Ag, Au 및 Cu등으로 이루어질 수 있다. 여기서, 상기 재배열 배선층(120)은 후속공정에서 반도체칩(130)과 접속되는 패드를 포함할 수 있다.
도 6을 참조하면, 상기 재배열 배선층(120)상에 반도체칩(130)을 실장한다. 여기서, 상기 반도체칩(130)은 플립칩 본딩법을 통해 상기 재배열 배선층(120)의 패드와 전기적으로 접속될 수 있다. 즉, 상기 반도체칩(130)의 접속단자(131), 예컨대 범프볼을 상기 재배열 배선층(120)의 패드에 접착 및 솔더링시킴으로써, 상기 반도체칩(130)과 상기 재배열 배선층(120)은 서로 전기적으로 연결될 수 있다.
이후, 적어도 상기 반도체칩(130)과 상기 패드의 연결부분을 덮는 언더필(140)을 더 형성할 수 있다. 상기 언더필(140)은 상기 반도체칩(130)과 상기 재 배열 배선층(120)사이에 언더필 수지를 충진하여 형성할 수 있다. 여기서, 상기 언더필(140)은 솔더링공정에서 상기 범프볼에 인가되는 열적 스트레스를 완화시키는 효과를 줌으로써 범프볼의 피로수명을 향상시킬 수 있다. 이에 따라, 상기 반도체칩(130)과 상기 재배열 배선층(120)간의 전기적 접속 신뢰성을 향상시킬 수 있다. 여기서, 상기 언더필 수지로 사용되는 재질의 예로서는 에폭시계 수지, 폴리이미드계 수지, 폴라아크릴레이트계, 폴리에스테르계 수지 및 폴리벤즈옥사졸등의 수지를 포함할 수 있다.
본 발명의 실시예에서, 상기 반도체칩과 상기 재배열 배선층간의 전기적 접촉 신뢰성을 향상시키기 위해 언더필을 형성하는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 예컨대, 상기 언더필의 역할은 후속 공정에서 형성되는 밀봉부재가 대신할 수도 있다. 즉, 상기 밀봉부재가 상기 반도체칩과 상기 재배열 배선층간의 연결부분을 덮도록 형성됨으로써, 상기 밀봉부재가 상기 언더필의 역할을 수행할 수 있다.
또한, 상기 반도체칩(130)의 실장방법은 솔더링을 이용한 플립칩 본딩에 의해 한정되어 설명하였으나 이에 한정되는 것은 아니다. 예컨대, 상기 반도체칩(130)의 실장하는 다른 방법은 도전성 페이스트, 이방성 전도성 필름(Anisotropic Conductive Film;ACF) 및 액상의 비전도성 페이스트(Non-Conductive Paste;NCP)등을 이용할 수도 있다.
도 7을 참조하면, 상기 반도체칩(130)를 밀봉하는 밀봉부재(150)를 형성한다. 이때, 상기 밀봉부재(150)는 상기 언더필(140)을 덮도록 형성될 수 있다. 여기 서, 상기 밀봉부재(150)는 상기 반도체칩(130)을 밀봉하여, 상기 반도체칩(130)을 외부 환경으로부터 보호하는 역할을 한다. 여기서, 상기 밀봉부재(150)를 형성하는 방법의 예로서는 트랜스퍼 몰딩 방법, 인젝션 몰딩방법, 스프린 프린팅 방법 및 디스펜싱 방법등일 수 있다. 또한, 상기 밀봉부재(150)는 수지로 형성되는 것으로, 예컨대 에폭시계 수지, 실리콘계 수지, 불소 수지 및 아크릴계 수지등일 수 있다.
도 8을 참조하면, 상기 밀봉부재(150)를 형성한 후, 상기 도전층(110)으로부터 상기 기판(100)을 제거한다. 상기 기판(100)을 제거하는 방법으로 상기 기판(100)을 폴리싱하거나 습식공정에 의해 분해시킬 수 있다.
상기 기판(100)을 제거하는 다른 방법으로, 도면에는 도시되지 않았으나, 상기 기판(100)과 상기 도전층(110)사이에 희생층을 형성한 후, 상기 희생층을 습식공정 또는 UV 조사에 의해 제거시킴으로써 상기 도전층(110)으로부터 상기 기판(100)을 분리할 수 있다. 이때, 상기 희생층은 상기 도전층(110)을 형성하기 전에 상기 기판(100)상에 형성하게 된다. 여기서, 상기 희생층은 금속, 실리콘산화물, 실리콘질화물 및 UV광 분해성 수지 중 어느 하나로 형성될 수 있다.
도 9를 참조하면, 상기 기판(100)을 제거함에 따라 노출된 상기 도전층(110)상에 먼저 제 2 레지스트 패턴(122)을 형성한다. 이후, 상기 제 2 레지스트 패턴(122)을 식각마스크로 사용한 상기 도전층(110)의 식각 공정으로, 도 10에서와 같이, 접속수단(161)인 금속 포스트를 형성할 수 있다. 이때, 상기 접속수단(161)은 상기 도전층(110) 자체의 두께, 즉, 100 내지 500㎛를 가질 수 있다.
도 11을 참조하면, 상기 접속수단을 형성한 후, 상기 제 2 레지스트 패 턴(122)을 제거한다.
도 12를 참조하면, 상기 접속수단(161)을 노출하며 상기 재배열 배선층(120)을 덮는 절연 패턴(170)을 형성한다. 상기 절연패턴(170)은 후속공정에 의해 형성되는 솔더볼(162)로부터 재배열 배선층(120)의 쇼트불량을 발생하는 것을 방지하는 역할을 하게 된다.
이후, 상기 절연패턴(170)에 의해 노출된 상기 재배열 배선층(120)상에 솔더볼(162)을 형성함에 따라, 접속수단(161)과 솔더볼(162)을 포함하는 외부접속수단(160)을 형성할 수 있다.
따라서, 본 발명의 실시예에 따른 반도체 패키지의 제조 방법에 있어서, 도전층상에 재배열 배선층을 형성하고, 상기 재배열 배선층상에 반도체칩을 에 실장시킨 후, 상기 도전층을 식각하여 접속수단을 형성함으로써, 외부 디바이스와 접촉하기 위해 솔더볼과 반도체칩간의 얼라인 미스를 현저하게 줄일 수 있어, 결과적으로 반도체 패키지와 외부 디바이스간의 접촉 불량을 개선할 수 있다.
또한, 상기 반도체칩과 외부 디바이스를 서로 전기적으로 연결하기 위한 접속수단은 일정한 두께를 갖는 도전층으로부터 형성함에 따라, 상기 반도체칩과 외부 디바이스간의 스탠드 오프 높이를 확보할 수 있어, 반도체칩과 외부디바이스간의 접촉 신뢰성을 확보할 수 있다.
이하, 도면을 참조하여 본 발명의 제 4 실시예에서 설명한 반도체 패키지의 제조 방법을 설명하기로 한다. 여기서, 제 4 실시예에서는 접속수단을 제외하고 앞 서 설명한 제 3 실시예에 따른 반도체 패키지와 동일한 제조 방법을 가질 수 있다. 이에 따라, 제 4 실시예에서는 제 3 실시예와 반복되는 설명은 생략하기로 하며, 동일한 구성에 대해서는 동일한 참조 번호를 부여하기로 한다.
도 13 내지 도 20은 본 발명의 제 4 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위해 도시한 단면도들이다.
도 13을 참조하면, 반도체 패키지를 제조하기 위해, 먼저 기판(100)을 준비한다. 이후, 상기 기판(100)상에 도전층(210)을 형성한다.
도 14를 참조하면, 상기 도전층(210) 상에 재배열 배선층(120)을 형성한다. 상기 재배열 배선층(120)은 마스크를 이용한 증착공정 또는 도금법에 의해 형성할 수 있다. 여기서, 상기 재배열 배선층(120)은 후술될 반도체칩(130)과 전기적으로 접속되기 위한 패드를 포함할 수 있다.
도 13을 참조하면, 상기 재배열 배선층(120)과 전기적으로 접속되도록 반도체칩(130)을 실장한다. 상기 반도체칩(130)의 실장은 범프볼의 솔더링을 이용한 플립칩 본딩법을 이용할 수 있다. 그러나, 본 발명의 실시예에서 이를 한정하는 것은 아니며, 상기 반도체칩(130)의 실장은 비전도성 페이스트(Non-Conductive Paste;NCP) 및 이방성 전도성 필름(Anisotropic Conductive Film;ACF) 중 어느 하나를 이용할 수도 있다.
이에 더하여, 상기 반도체칩(130)의 접촉신뢰성을 향상시키기 위해, 적어도 상기 반도체칩(130)과 상기 재배열 배선층(120)의 연결 부분을 덮도록 상기 반도체칩(130)과 상기 재배열 배선층(120)사이에 언더필(140)을 더 형성할 수 있다.
이후, 상기 반도체칩(130)를 밀봉하는 밀봉부재(150)를 형성한 후, 상기 도전층(210)으로부터 기판(100)을 제거한다.
도 14를 참조하면, 상기 기판(100)을 제거함에 따라 노출된 상기 도전층(210)상에 레지스트 패턴(221)을 형성한다. 상기 레지스트 패턴(221)을 형성하기 위해, 먼저 상기 도전층(210)상에 감광성 수지를 도포하거나 DFR(Dry Film Resist)을 라미네이팅하여 레지스트층을 형성한다. 이후, 상기 레지스트층을 노광 및 현상공정을 수행함으로써, 상기 레지스트 패턴(221)을 형성할 수 있다.
상기 레지스트 패턴(221)을 식각마스크로 사용하여 상기 도전층(210)을 식각하여, 도 15에서와 같이 범프 패드(261)를 형성한다.
상기 범프 패드(261)를 형성한 후 상기 레지스트 패턴(221)을, 도 18에서와 같이 제거한다.
도 19를 참조하면, 상기 범프 패드(261)상에 부가 솔더볼(262)을 형성함으로써, 상기 범프패드(261)와 부가 솔더볼(262)로 이루어진 접속수단(261, 262)을 형성할 수 있다.
도 20을 참조하면, 상기 재배열 배선층(120)상에 상기 접속수단(261, 262), 즉 상기 부가 솔더볼(262)을 노출하는 절연패턴(170)을 형성한다. 이후, 상기 절연패턴(170)에 의해 노출된 상기 접속수단(261, 262)상에 솔더볼(263)을 형성한다. 이에 따라, 상기 반도체 패키지는 외부 디바이스와 연결되기 위한 외부접속수단(260), 즉 접속수단(261, 262) 및 솔더볼(263)을 형성할 수 있다.
따라서, 본 발명의 실시예에 따른 반도체 패키지의 제조 방법에 있어서, 외 부디바이스와 반도체칩을 서로 전기적으로 연결하기 위한 접속수단, 즉 범프 패드를 형성하기 위한 도전층상에 재배열 배선층을 형성하고, 상기 재배열 배선층상에 반도체칩을 실장한 후 상기 도전층을 식각하여 범프 패드를 형성함에 따라, 반도체칩과 접속수단간의 얼라인 미스 문제를 방지할 수 있어, 최종 제품의 신뢰성을 확보할 수 있다.
또한, 상기 외부접속수단으로 더블 솔더볼을 구비함에 따라, 반도체 패키지와 외부 디바이스간의 스탠드 오프 높이를 충분히 확보할 수 있어, 반도체 패키지와 외부 디바이스간의 접촉 신뢰성을 확보할 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 패키지의 단면도이다.
도 2는 본 발명의 제 2 실시예에 따른 반도체 패키지의 단면도이다.
도 3 내지 도 12는 본 발명의 제 3 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위해 도시한 단면도들이다.
도 13 내지 도 20은 본 발명의 제 4 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위해 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 기판 110 : 도전층
120 : 재배열 배선층 130 : 반도체칩
140 : 언더필 150 : 밀봉부재
160, 260 : 외부접속수단 161 : 접속수단
162, 263 : 솔더볼 170 : 절연패턴
261 : 범프 패드 262 : 부가 솔더볼

Claims (11)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 기판을 준비하는 단계;
    상기 기판상에 도전층을 형성하는 단계;
    상기 도전층상에 재배열 배선층을 형성하는 단계;
    상기 재배열 배선층상에 반도체칩을 플립칩 본딩하는 단계;
    상기 반도체칩을 밀봉하는 단계;
    상기 도전층으로부터 상기 기판을 분리하는 단계;
    상기 도전층을 식각하여 접속수단을 형성하는 단계;
    상기 접속수단상에 솔더볼을 형성하는 단계;
    를 포함하는 반도체 패키지의 제조 방법.
  8. 제 7 항에 있어서,
    상기 반도체칩의 플립칩 본딩은 솔더링, 비전도성 페이스트(Non-Conductive Paste;NCP) 및 이방성 전도성 필름(Anisotropic Conductive Film;ACF) 중 어느 하나를 이용하는 반도체 패키지의 제조 방법.
  9. 제 7 항에 있어서,
    적어도 상기 반도체칩과 상기 재배열 배선층사이에 언더필을 형성하는 단계를 더 포함하는 반도체 패키지의 제조 방법.
  10. 제 7 항에 있어서,
    상기 도전층은 100 내지 500㎛의 두께 범위를 갖는 반도체 패키지의 제조 방법.
  11. 제 7 항에 있어서,
    상기 접속수단을 형성하는 단계는
    상기 도전층을 식각하여 범프패드를 형성하는 단계; 및
    상기 범프패드상에 부가 솔더볼을 형성하는 단계를 포함하는 반도체 패키지의 제조 방법.
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