JP5135246B2 - 半導体モジュールおよびその製造方法、ならびに携帯機器 - Google Patents

半導体モジュールおよびその製造方法、ならびに携帯機器 Download PDF

Info

Publication number
JP5135246B2
JP5135246B2 JP2009020968A JP2009020968A JP5135246B2 JP 5135246 B2 JP5135246 B2 JP 5135246B2 JP 2009020968 A JP2009020968 A JP 2009020968A JP 2009020968 A JP2009020968 A JP 2009020968A JP 5135246 B2 JP5135246 B2 JP 5135246B2
Authority
JP
Japan
Prior art keywords
layer
semiconductor
wiring
insulating resin
outer edge
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2009020968A
Other languages
English (en)
Other versions
JP2010177596A (ja
Inventor
敦順 鈴木
浩一 齋藤
康行 柳瀬
隆弘 藤井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP2009020968A priority Critical patent/JP5135246B2/ja
Priority to US12/696,410 priority patent/US8288865B2/en
Publication of JP2010177596A publication Critical patent/JP2010177596A/ja
Application granted granted Critical
Publication of JP5135246B2 publication Critical patent/JP5135246B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02313—Subtractive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02319—Manufacturing methods of the redistribution layers by using a preform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0235—Shape of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0236—Shape of the insulating layers therebetween
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0239—Material of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1131—Manufacturing methods by local deposition of the material of the bump connector in liquid form
    • H01L2224/1132—Screen printing, i.e. using a stencil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849—Reflowing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01075—Rhenium [Re]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Description

本発明は、半導体モジュールおよびその製造方法、ならびに携帯機器に関する。
半導体素子の表面実装方法として、半導体素子の電極にはんだバンプを形成し、はんだバンプとプリント配線基板の電極パッドとを接続するフリップチップ実装方法が知られている。また、フリップチップ実装方法を採用した構造としては、たとえばＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）構造が知られている（たとえば、特許文献１参照）。
一方、近年の電子機器の小型化、高機能化に伴い、半導体素子のさらなる小型化が求められている。半導体素子の小型化に伴い、プリント配線基板に実装するための電極間の狭ピッチ化が不可欠となっている。ところがフリップチップ実装方法では、はんだバンプ自体の大きさや、はんだ付け時のブリッジ発生などが制約となり、電極の狭ピッチ化に限界があった。このような限界を克服するための構造として、配線に形成した突起構造を電極またはビアとし、配線と半導体素子との間に、エポキシ樹脂やポリイミド樹脂などの絶縁樹脂が介在する状態で突起構造と半導体素子の素子電極とが接続された構造を有する半導体モジュールが知られている。
特開２００６−１４７８１０号公報
従来の半導体モジュールでは、側端面において絶縁樹脂が露出していた。そして、エポキシ樹脂やポリイミド樹脂は比較的吸湿性が高いため、雰囲気中の水分が絶縁樹脂を介して半導体モジュールの内部に浸入してしまうおそれがあった。また、水分が絶縁樹脂と、配線層に積層された配線保護層もしくは半導体素子に積層された素子保護層との界面を通って半導体モジュール内部に浸入してしまうおそれがあった。半導体モジュールの内部に水分が浸入すると、浸入した水分によって配線や素子電極などの金属材料が腐食してしまう場合がある。また、雰囲気中の水分が絶縁樹脂と、配線保護層もしくは素子保護層との界面に浸入すると、この水分が半導体モジュールの製造工程で加えられる熱などにより気化することで、絶縁樹脂、配線保護層、および素子保護層が互いに剥離してしまうおそれがあった。そして、金属材料の腐食や、絶縁樹脂、配線保護層、および素子保護層の剥離によって、突起構造と素子電極との接続信頼性が低下してしまうおそれがあった。
本発明はこうした課題に鑑みてなされたものであり、その目的は、配線層に設けられた突起電極と半導体素子に設けられた素子電極とが接続された構造において、突起電極と素子電極との接続信頼性を向上させる技術を提供することにある。
本発明のある態様は、半導体モジュールである。当該半導体モジュールは、絶縁樹脂層と、絶縁樹脂層の一方の主表面に設けられ、外部接続領域を含む配線層と、配線層と電気的に接続され、配線層から絶縁樹脂層側に突出している突起電極と、絶縁樹脂層の他方の主表面に設けられ、突起電極と接合された素子電極を含む半導体素子と、配線層および絶縁樹脂層の上に、外部接続領域が露出するように設けられた配線保護層と、を備え、側端面において絶縁樹脂層の少なくとも一部が隠れるように、配線保護層の外縁端部と半導体素子の外縁端部とが接していることを特徴とする。この態様によれば、配線層に設けられた突起電極と半導体素子に設けられた素子電極とが接続された構造において、突起電極と素子電極との接続信頼性を向上させることができる。
上記態様において、半導体素子は、素子電極が露出するように設けられた素子保護層を含み、配線保護層の外縁端部と半導体素子の外縁端部とが接する領域よりも内側で、素子保護層の外縁端部の少なくとも一部を覆うように、絶縁樹脂層の外縁端部が半導体素子と接していてもよい。
上記態様において、配線保護層の外縁端部近傍における絶縁樹脂層と接する面に凹凸が設けられていてもよい。
上記態様において、配線保護層の外縁端部と半導体素子の外縁端部とは、平面視で半導体素子の全周にわたって接していてもよい。
上記態様において、半導体素子は、平面視多角形状であり、半導体素子の角部において、配線保護層の外縁端部と半導体素子の外縁端部とが接していてもよい。
上記態様において、絶縁樹脂層の外縁端部における配線保護層と接する面は、断面視で曲線状であってもよい。
本発明の他の態様は、携帯機器である。当該携帯機器は、上述のいずれかの態様の半導体モジュールを搭載したことを特徴とする。
本発明のさらに他の態様は、半導体モジュールの製造方法である。当該半導体モジュールの製造方法は、一方の主表面に突起電極が設けられ、一方の主表面におけるスクライブラインに対応する領域に、頂部面の幅がダイシングラインの幅よりも大きいダミーバンプが設けられた金属板を用意する工程と、スクライブラインにより区画された複数の領域に、素子電極を含む複数の半導体素子がそれぞれ形成され、素子電極が露出するように素子保護層が設けられた半導体基板を用意する工程と、金属板と半導体基板との間に絶縁樹脂層が介在する状態で金属板と半導体基板とを圧着して、突起電極と素子電極とを電気的に接続させるとともに素子保護層の外縁端部よりも外側でダミーバンプを半導体基板に当接させる工程と、金属板を選択的に除去して外部接続領域を含む配線層を形成するとともにダミーバンプを除去する工程と、配線層および絶縁樹脂層の上に、外部接続領域が露出するように配線保護層を設けるとともにダミーバンプが除去された部分に配線保護層を充填して、互いに連結された複数の半導体モジュールを形成する工程と、半導体基板および金属板をスクライブラインに沿って切断して半導体モジュールを個片化する工程と、を含むことを特徴とする。
上記態様において、ダミーバンプの側面に凹凸を形成する工程を含んでいてもよい。
本発明によれば、配線層に設けられた突起電極と半導体素子に設けられた素子電極とが接続された構造において、突起電極と素子電極との接続信頼性を向上させることができる。
実施形態１に係る半導体モジュールの構成を示す概略断面図である。 図１の半導体モジュールの端部領域を含む部分拡大概略断面図である。 実施形態１に係る半導体モジュールの製造方法を示す工程断面図である。 実施形態１に係る半導体モジュールの製造方法を示す工程断面図である。 実施形態１に係る半導体モジュールの製造方法を示す工程断面図である。 実施形態１に係る半導体モジュールの製造方法を示す工程断面図である。 実施形態１に係る半導体モジュールの製造方法を示す工程断面図である。 実施形態１に係る半導体モジュールの製造方法を示す工程断面図である。 実施形態１に係る半導体モジュールの製造方法を示す工程断面図である。 図１０（Ａ）は、実施形態１における突起部の形成領域を説明するための平面模式図である。図１０（Ｂ）は、変形例１における突起部の形成領域を説明するための平面模式図である。図１０（Ｃ）は、変形例２における突起部の形成領域を説明するための平面模式図である。 実施形態２に係る携帯電話の構成を示す図である。 図１１の携帯電話の部分断面図である。
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
（実施形態１）
実施形態１に係る半導体モジュールの構成について図１および図２を参照して説明する。図１は、実施形態１に係る半導体モジュールの構成を示す概略断面図である。図２は、図１の半導体モジュールの端部領域を含む部分拡大概略断面図である。
半導体モジュール１は、素子搭載用基板１０と半導体素子５０とを備える。
半導体素子５０は、半導体基板５１と、素子電極５２と、素子保護層５４とを含む。
半導体基板５１は、たとえばＰ型シリコンウエハである。半導体基板５１の主表面Ｓ１側（図１の上面側）には、周知の技術により集積回路（ＩＣ）または大規模集積回路（ＬＳＩ）（図示せず）などが形成されている。
実装面となる主表面Ｓ１には、集積回路に接続された素子電極５２が設けられている。素子電極５２の材料としては、アルミニウム（Ａｌ）や銅（Ｃｕ）などの金属が用いられる。素子電極５２の表面には金属層６０が積層されている。金属層６０は、素子電極５２に接するニッケル（Ｎｉ）からなるＮｉ層６１と、Ｎｉ層６１上に積層された金（Ａｕ）からなるＡｕ層６２を含み、金属層６０はＮｉ／Ａｕ層となっている（図１では図示を省略している）。
半導体素子５０の主表面Ｓ１上には、素子電極５２（金属層６０）が露出するように素子保護層５４が設けられている。素子保護層５４としては、シリコン酸化膜（ＳｉＯ２）、シリコン窒化膜（ＳｉＮ）、ポリイミド（ＰＩ）膜などが好適である。本実施形態の素子保護層５４は、半導体基板５１に接するシリコン窒化膜５５と、シリコン窒化膜５５上に積層されたポリイミド膜５６とからなる。
素子搭載用基板１０は、絶縁樹脂層１２と、絶縁樹脂層１２の一方の主表面に設けられた配線層１４（再配線）と、配線層１４と電気的に接続され、配線層１４から絶縁樹脂層１２側に突出している突起電極１６と、を含む。
絶縁樹脂層１２は、絶縁性の樹脂からなり、配線層１４と半導体素子５０との接着層としての役割を有する。絶縁樹脂層１２としては、加圧により可塑性を引き起こす絶縁材料、加熱により可塑性を引き起こす絶縁材料、加熱により変形する絶縁材料などが用いられる。絶縁樹脂層１２の厚さは、たとえば約２０μｍである。
加圧により可塑性を引き起こす絶縁材料としては、エポキシ系熱硬化型樹脂が挙げられる。絶縁樹脂層４０に用いられるエポキシ系熱硬化型樹脂は、たとえば温度１６０℃、圧力８Ｍｐａの条件下で、粘度が１ｋＰａ・ｓの特性を有する材料であればよい。また、このエポキシ系熱硬化型樹脂は、たとえば温度１６０℃の条件下で、５〜１５Ｍｐａで加圧した場合に、加圧しない場合と比較して、樹脂の粘度が約１／８に低下する。これに対して、熱硬化前のＢステージのエポキシ樹脂は、ガラス転移温度Ｔｇ以下の条件下では、樹脂を加圧しない場合と同程度に、粘性がなく、加圧しても粘性は生じない。また、このエポキシ系熱硬化型樹脂は、約３〜４の誘電率を有する誘電体である。
加熱により可塑性を引き起こす絶縁材料としては、アクリル系熱可塑性樹脂などの熱可塑性樹脂が挙げられる。可塑性を引き起こす温度は、たとえば１５０〜２００℃である。
加熱により変形する絶縁材料としては、ガラス転移温度（Ｔｇ）がたとえば８０〜１３０℃であれば熱硬化性樹脂であってもよい。このような熱硬化性樹脂としては、ポリイミド系熱硬化性樹脂などが挙げられる。
また、絶縁樹脂層１２は、たとえば、ＢＴレジン等のメラミン誘導体、液晶ポリマー、ＰＰＥ樹脂、フッ素樹脂、フェノール樹脂、ポリアミドビスマレイミド等の熱硬化性樹脂で形成することができる。
配線層１４は、絶縁樹脂層１２の半導体素子５０と反対側の主表面に設けられており、導電材料、好ましくは圧延金属、さらには圧延銅により形成されている。圧延銅は、めっき処理等によって形成された銅からなる金属膜と比較すると、機械的強度の点において強く、再配線のための材料として優れている。なお、配線層１４は電解銅などで形成されてもよい。配線層１４は、突起電極１６が形成される電極形成領域と、これに連続して延在する配線領域と、電極形成領域と反対側の配線領域端部に設けられた外部接続領域１４ａ（ランド領域）とを有している。外部接続領域１４ａには、後述するはんだボール２０が配置される。配線層１４の厚さは、たとえば約１５μｍである。
配線層１４の電極形成領域には突起電極１６が突出しており、突起電極１６は絶縁樹脂層１２を貫通して半導体素子５０に到達している。電極形成領域（突起電極１６）は、半導体素子５０の素子電極５２に対応した位置に形成されており、突起電極１６と素子電極５２とが接合されている。本実施形態では、配線層１４と突起電極１６とは一体的に形成されており、これにより配線層１４と突起電極１６との接続が確実になっている。また、配線層１４と突起電極１６とが一体的に形成されたことにより、半導体モジュール１の使用環境下で発生する熱応力による配線層１４と突起電極１６との界面における亀裂（クラック）の発生などを防止できる。さらに、配線層１４と素子電極５２との電気的な接続を、突起電極１６と素子電極５２との圧着と同時にできることから、工程数が増大しないという効果を奏する。
配線層１４から絶縁樹脂層１２側に突出した突起電極１６はその全体的な形状が、先端に近づくにつれて径が細くなっている。突起電極１６の平面視形状は、本実施形態では楕円形を含む略丸型であるが、特にこれに限定されず、たとえば四角形などの多角形であってもよい。突起電極１６の頂部面および側面には金属層２２が積層されている。金属層２２は、突起電極１６に接するニッケル（Ｎｉ）からなるＮｉ層２３と、Ｎｉ層２３上に積層された金（Ａｕ）からなるＡｕ層２４を含み、金属層２２はＮｉ／Ａｕ層となっている（図１では図示を省略している）。
突起電極１６には金属層２２が積層され、素子電極５２には金属層６０が積層されている。また、金属層２２の最表面にはＡｕ層２４が積層され、金属層６０の最表面にはＡｕ層６２が積層されている。そのため、突起電極１６と素子電極５２とは、Ａｕ層２４とＡｕ層６２とが金−金接合することにより、電気的に接続されている。これにより、突起電極１６と素子電極５２との接続信頼性が向上する。なお、突起電極１６と素子電極５２とは、直に接続されていてもよい。突起電極１６の高さ、頂部面の径、および底部面の径は、それぞれたとえば約２０μｍ、約４５μｍφ、および約６０μｍφである。また、Ｎｉ層２３、６１およびＡｕ層２４、６２の厚さは、それぞれたとえば約１〜約１５μｍおよび約０．０３〜約１μｍである。
配線層１４および絶縁樹脂層１２の上（図１の上方）には、配線層１４の酸化などを防ぐための配線保護層１８が設けられている。配線保護層１８としては、フォトソルダーレジスト層（ＰＳＲ）などが挙げられる。配線保護層１８の所定領域には開口１９が形成されており、開口１９によって配線層１４の外部接続領域１４ａが露出している。開口１９内には外部接続電極としてのはんだボール２０が形成され、はんだボール２０と配線層１４とが電気的に接続されている。はんだボール２０を形成する位置、すなわち開口１９の形成領域は、たとえば再配線で引き回した先の端部である。配線保護層１８の厚さは、たとえば約２５μｍである。
続いて、半導体モジュール１の端部領域における構造を、図２を参照して詳細に説明する。
半導体モジュール１は、側端面において絶縁樹脂層１２の少なくとも一部が隠れるように、配線保護層１８の外縁端部１８ａと半導体素子５０の外縁端部５０ａとが接している。すなわち、配線保護層１８の側端部には、半導体素子５０に向かって突出する突起部１８ｂが設けられており、この突起部１８ｂの頂部面１８ｃと半導体素子５０（半導体基板５１）の表面とが接している。これにより、絶縁樹脂層１２の外縁端部１２ａが配線保護層１８によって覆われた状態となり、絶縁樹脂層１２および素子保護層５４が外側から見えず、半導体素子５０と配線保護層１８のみが見えるようになっている。
また、配線保護層１８の外縁端部１８ａと半導体素子５０の外縁端部５０ａとが接する領域よりも内側で、素子保護層５４の外縁端部５４ａの少なくとも一部を覆うように、絶縁樹脂層１２の外縁端部１２ａが半導体素子５０と接している。すなわち、絶縁樹脂層１２の外縁端部１２ａは、素子保護層５４の外縁端部５４ａよりも外側に延在している。そして、外縁端部５４ａよりも外側に延在する外縁端部１２ａが突起部１８ｂの側面１８ｄに沿って半導体素子５０（半導体基板５１）の表面まで延びている。これにより、外縁端部５４ａが絶縁樹脂層１２によって覆われている。
このように、外縁端部１２ａが半導体素子５０と接して外縁端部５４ａを覆っているため、半導体モジュール１の端部領域では、横方向（図２の左右方向）において、素子保護層５４と配線保護層１８との間に絶縁樹脂層１２が介在している。また、外縁端部１２ａにおける突起部１８ｂの側面１８ｄと接する面は、縦方向（図２の上下方向）の断面視で曲線状となっている。
配線保護層１８、絶縁樹脂層１２、およびポリイミド膜５６は、この順に吸湿性が高くなっていく。本実施形態の半導体モジュール１では、吸湿性の最も低い配線保護層１８によって絶縁樹脂層１２および素子保護層５４が覆われているため、雰囲気中の水分が半導体モジュール１の内部に浸入してしまうのを防ぐことができる。これにより、配線層１４や突起電極１６、または素子電極５２などの金属材料の腐食や、絶縁樹脂層１２、配線層１４、半導体素子５０などの各部材の剥離を防ぐことができる。また、ポリイミド膜５６よりも吸湿性の低い絶縁樹脂層１２によって素子保護層５４が覆われている。このため、仮に配線保護層１８を介して、もしくは配線保護層１８と半導体素子５０との界面から水分が浸入してきたとしても、絶縁樹脂層１２によって素子保護層５４への水分の接触が妨げられる。そのため、金属材料の腐食や各部材の剥離が起こる可能性をより低減することができる。
配線保護層１８の外縁端部１８ａ近傍における絶縁樹脂層１２と接する面、すなわち、突起部１８ｂの側面１８ｄには、微細な凹凸が設けられ、頂部面１８ｃよりも表面粗さが大きくなっていてもよい。側面１８ｄの表面に凹凸を設けることで、凹凸のアンカー効果によって配線保護層１８と絶縁樹脂層１２との間の密着性が向上する。所望のアンカー効果が得られる凹凸の程度は、たとえば側面１８ｄの表面粗さＲｍａｘが、約１．０〜約５．０μｍである。ここで、側面１８ｄの表面粗さがＲｍａｘで約１．０μｍよりも小さい場合には、所望のアンカー効果が得られにくい。また、表面粗さがＲｍａｘで約５．０μｍよりも大きい場合には、配線保護層１８と絶縁樹脂層１２との間に空間ができてしまい、その空間が発達して配線保護層１８と絶縁樹脂層１２とが剥離してしまうおそれがある。そのため、凹凸は、上記範囲外のものであっても半導体モジュール１に適用することは可能であるが、上記範囲内のものであることが好ましい。また所望のアンカー効果が得られる凹凸の程度は、実験によって求めることができる。
（半導体モジュールの製造方法）
実施形態１に係る半導体モジュールの製造方法について図３〜図９を参照して説明する。図３〜図９は、実施形態１に係る半導体モジュールの製造方法を示す工程断面図である。図３は、突起電極１６とダミーバンプ１７の形成工程を示し、図４〜図９は、突起電極１６と素子電極５２の接続、配線層１４の形成、配線保護層１８の積層、半導体モジュール１の個片化の各工程を示している。図７〜図９は、図４（Ａ）中の点線で囲まれた領域Ａの部分拡大概略断面図であり、図７（Ａ）、（Ｂ）は図４（Ａ）、（Ｂ）に、図８（Ａ）〜（Ｃ）は図５（Ａ）〜（Ｃ）に、図９（Ａ）、（Ｂ）は図６（Ａ）、（Ｂ）にそれぞれ対応している。
まず、図３（Ａ）に示すように、図１に示した突起電極１６および後述するダミーバンプ１７の高さと、配線層１４の厚さとの和より少なくとも大きい厚さを有する金属板としての銅板１３を用意する。銅板１３としては圧延された銅からなる圧延金属が採用される。
次に、図３（Ｂ）に示すように、フォトリソグラフィ法により、銅板１３の一方の主表面に、突起電極１６と突起部１８ｂの形成予定領域に対応したパターンとなるようにレジスト８０を選択的に形成する。ここで、突起電極１６の形成予定領域は、複数のスクライブライン２によって複数の半導体モジュール形成領域４に区画された半導体基板５１における、各素子電極５２（図４（Ｃ）参照）の位置に対応している。スクライブライン２は、後に半導体基板５１をスクライブにより分断するためのラインである。また、突起部１８ｂの形成予定領域は、スクライブライン２の位置に対応している。具体的には、ラミネーター装置を用いて銅板１３に所定膜厚のレジスト膜を貼り付け、突起電極１６および突起部１８ｂのパターンを有するフォトマスクを用いて露光した後、現像することによって、銅板１３の上にレジスト８０が選択的に形成される。なお、銅板１３とレジスト８０との密着性向上のために、レジスト膜のラミネート前に、銅板１３の表面に研磨、洗浄等の前処理を必要に応じて施すことが望ましい。
次に、図３（Ｃ）に示すように、レジスト８０をマスクとして塩化第二鉄溶液などの薬液を用いたウェットエッチング処理を行うことにより、銅板１３の表面から突出する所定の円錐台パターンの突起電極１６およびダミーバンプ１７を形成する。形成された突起電極１６およびダミーバンプ１７は、その先端部に近づくにつれて径（寸法）が細くなるテーパ状の側面部を有する。ダミーバンプ１７は、頂部面の幅がスクライブライン２の幅よりも小さく、かつダイシングラインの幅よりも大きくなるように形成されている。スクライブライン２の幅は、たとえば約６０μｍであり、ダイシングラインの幅（ダイシングに用いるブレードの幅）は、たとえば約５０μｍである。ダミーバンプ１７の高さ、頂部面の径、および底部面の径は、それぞれたとえば約２０μｍ、約５５μｍφ、および約７０μｍφである。なお、図面では、突起電極１６およびダミーバンプ１７の大きさをほぼ同じ大きさで表している。
次に、図３（Ｄ）に示すように、剥離剤を用いてレジスト８０を剥離する。以上説明した工程により、突起電極１６およびダミーバンプ１７が銅板１３に一体的に形成される。なお、レジスト８０に代えて銀（Ａｇ）などの金属マスクを採用してもよい。この場合には銅板１３とのエッチング選択比が十分確保されるため、突起電極１６のパターニングのさらなる微細化を図ることが可能となる。
次に、図４（Ａ）および図７（Ａ）に示すように、銅板１３の突起電極１６およびダミーバンプ１７が形成された側の主表面に、耐めっき性を有するレジスト８１を突起電極１６およびダミーバンプ１７が埋没するように積層する。そして、リソグラフィ法により突起電極１６が露出するように開口８１ａを形成する。なお、レジスト８１を設けた面と反対側（上面側）の全面にはレジスト保護膜（図示せず）を形成して銅板１３を保護しておくことが望ましい。
次に、図４（Ｂ）および図７（Ｂ）に示すように、レジスト８１をマスクとして用い、開口８１ａから露出している突起電極１６の頂部面および側面に、たとえば電解めっき法により金属層２２を形成する。金属層２２は、たとえばＮｉ／Ａｕ層であり、まず突起電極１６の頂部面および側面にＮｉ層を形成し、続いてＮｉ層の表面にＡｕ層を形成することで金属層２２が形成される。なお、金属層２２を形成する領域は、突起電極１６の頂部面のみであってもよい。この場合、レジスト８１には突起電極１６の頂部面が露出する大きさの開口８１ａが形成される。金属層２２を形成した後、剥離剤を用いてレジスト８１を剥離する。
次に、図４（Ｃ）に示すように、主表面Ｓ１側に素子電極５２および素子保護層５４を有する半導体モジュール形成領域４が形成された半導体基板５１（６インチ半導体ウエハ）を用意する。複数の半導体モジュール形成領域４は、スクライブライン２により区画されている。図４（Ｃ）には、２つの半導体素子が示されている。具体的には、Ｐ型シリコン基板などの半導体基板５１内のそれぞれの半導体モジュール形成領域４に対して、周知のリソグラフィ技術、エッチング技術、イオン注入技術、成膜技術、および熱処理技術などを組み合わせた半導体製造プロセスを用いて主表面Ｓ１に所定の集積回路を形成し、集積回路の外周縁部に素子電極５２を形成する。そして、素子電極５２を除いた半導体基板５１の主表面Ｓ１上に、シリコン窒化膜５５とポリイミド膜５６とを含む素子保護層５４を形成し、素子電極５２上にはＮｉ層およびＡｕ層からなる金属層６０を積層する。素子保護層５４は、ダミーバンプ１７の形成領域に対応する領域には形成しない。
また、図４（Ｃ）に示すように、たとえば真空ラミネート法を用いて、突起電極１６およびダミーバンプ１７が設けられた側の銅板１３の表面に絶縁樹脂層１２を積層する。絶縁樹脂層１２としては、上述したように、加圧または加熱により可塑性または変形を引き起こす絶縁材料が用いられる。そして、たとえばＯ２プラズマエッチングを用いて、突起電極１６の頂部面に設けられた金属層２２が露出するように絶縁樹脂層１２を薄膜化する。本実施形態では、金属層２２の表面としてＡｕが露出する。そして、プレス装置を構成する一対の平板プレート（図示せず）の間に、半導体基板５１（半導体素子５０）と、銅板１３とを設置する。銅板１３は、突起電極１６が半導体基板５１側を向くようにして配置される。この際、対応する金属層２２と金属層６０との位置合わせを行う。平板プレートはたとえばＳｉＣで形成され、銅板１３側の平板プレートの当接面には緩衝材が設けられている。緩衝材を用いて加圧成形することにより、ダミーバンプ１７が半導体基板５１の側へ凹むように加工することができる。
そして、プレス装置を用いて銅板１３と半導体基板５１とを圧着する。プレス加工時の圧力および温度は、それぞれ約５Ｍｐａおよび２００℃である。これにより、図５（Ａ）および図８（Ａ）に示すように、銅板１３と半導体基板５１（半導体素子５０）とが絶縁樹脂層１２を介して一体化され、対応する金属層２２と金属層６０とが金−金接合することにより突起電極１６と素子電極５２とが電気的に接続される。
このとき、絶縁樹脂層１２として、加圧により可塑性を引き起こす絶縁材料を用いた場合には、加圧により絶縁樹脂層１２が塑性流動を起こし、銅板１３のダミーバンプ１７形成領域が半導体基板５１の側へ凹んでダミーバンプ１７の頂部面が半導体基板５１の表面に当接する。また、絶縁樹脂層１２として、加熱により可塑性を引き起こす絶縁材料を用いた場合には、加熱により絶縁樹脂層１２が塑性変形し、銅板１３のダミーバンプ形成領域が半導体基板５１の側へ凹んでダミーバンプ１７の頂部面が半導体基板５１の表面に当接する。また、絶縁樹脂層１２として、加熱により変形する絶縁材料を用いた場合には、ガラス転移温度程度の加熱により絶縁樹脂層１２が変形し、銅板１３のダミーバンプ形成領域が半導体基板５１の側へ凹み（撓み）、ダミーバンプ１７の頂部面が半導体基板５１の表面に当接する。加圧を解除あるいは室温に冷却する過程で、半導体基板５１側へ銅板１３のダミーバンプ形成領域が沈み込んだ状態で絶縁樹脂層１２が硬化する。
銅板１３のダミーバンプ形成領域が沈み込むことで、絶縁樹脂層１２は、ダミーバンプ形成領域と接する面、あるいは突起電極１６とダミーバンプ１７との間における銅板１３と接する面が、配線層１４、絶縁樹脂層１２、および半導体素子５０の積層方向の断面視で曲線状となっている。また、絶縁樹脂層１２の外縁端部は、ダミーバンプ１７よりも内側（突起電極１６が形成された側）で、素子保護層５４の外縁端部を覆うように半導体基板５１の表面に接している。
次に、図５（Ｂ）および図８（Ｂ）に示すように、塩化第二鉄溶液などの薬液を用いたウェットエッチング処理などにより、突起電極１６が設けられた側と反対側の銅板１３の表面をエッチバックして銅板１３を薄膜化する。これにより、銅板１３が所定の厚さ（配線層１４の厚さ）に加工される。
次に、図５（Ｃ）および図８（Ｃ）に示すように、フォトリソグラフィ技術を用いて、絶縁樹脂層１２と反対側の銅板１３の表面に、配線層１４の形成予定領域に対応したパターンのレジスト８２を選択的に形成する。
次に、図６（Ａ）および図９（Ａ）に示すように、レジスト８２をマスクとし、エッチング技術を用いて銅板１３を選択的に除去して所定のパターンに加工することにより、配線層１４を形成する。ダミーバンプ１７は、配線層１４を形成するために銅板１３を選択的に除去した際に除去される。配線層１４を形成した後、レジスト８２を剥離する。
次に、図６（Ｂ）および図９（Ｂ）に示すように、配線層１４および絶縁樹脂層１２の上に配線保護層１８を積層した後、フォトリソグラフィ法により配線保護層１８の所定領域（はんだボール搭載領域）に開口１９を形成する。これにより、開口１９から配線層１４の外部接続領域１４ａが露出する。また、配線保護層１８を積層した際に、ダミーバンプ１７の除去された領域に配線保護層１８が充填されて突起部１８ｂが形成される。突起部１８ｂの頂部面は、半導体基板５１の表面に当接している。
次に、図６（Ｃ）に示すように、配線保護層１８の開口１９にスクリーン印刷法によりはんだボール２０を搭載する。具体的には、樹脂とはんだ材をペースト状にしたはんだペーストをスクリーンマスクにより所望の箇所に印刷し、はんだ溶融温度に加熱することではんだボール２０を形成する。そして、複数の半導体モジュール形成領域４を区画するスクライブライン２に沿って、半導体基板５１の裏面（下面側）から半導体基板５１をダイシングすることにより複数の半導体モジュール１に個片化する。この後、個片化された半導体モジュール１に対して薬液による洗浄処理を行うことで、ダイシング時に発生する残渣などを除去する。
ここで、ダミーバンプ１７は、頂部面の幅がダイシングラインの幅よりも大きくなるように形成されている。したがって、ダミーバンプ１７が除去された部分に形成された突起部１８ｂもまた、頂部面の幅がダイシングラインの幅よりも大きい。そのため、個片化された半導体モジュール１の側端面（ダイシング面）には突起部１８ｂの一部が残り、側端面が配線保護層１８で覆われた状態となる。これにより、突起部１８ｂが形成された領域における半導体モジュール１の側端面では、絶縁樹脂層１２および素子保護層５４が配線保護層１８に隠れ、配線保護層１８と半導体基板５１が見られるだけとなる。
以上説明した工程により、半導体モジュール１を製造することができる。また、半導体基板５１（半導体素子５０）を搭載しなかった場合には、素子搭載用基板１０が得られる。なお、ダミーバンプ１７に粗化処理を施して、ダミーバンプ１７の側面に凹凸を形成してもよい。ダミーバンプ１７の側面に凹凸が形成された場合には、ダミーバンプ１７と接する絶縁樹脂層１２の表面に、対応する凹凸が形成される。その結果、凹凸のアンカー効果によって、絶縁樹脂層１２と配線保護層１８との密着性が向上する。
ダミーバンプ１７の側面の粗化処理としては、たとえば、ＣＺ処理（登録商標）などの薬液処理や、プラズマ処理などが挙げられる。ダミーバンプ１７に粗化処理を施す場合、まず銅板１３の表面に突起電極１６およびダミーバンプ１７を形成した後、銅板１３および突起電極１６の表面とダミーバンプ１７の頂部面にレジストを被覆する。そして、ＣＺ処理の場合には、たとえばギ酸と塩酸の混合液などからなる薬液に銅板１３を浸漬し、ダミーバンプ１７の側面をエッチングして凹凸を形成する。また、プラズマ処理の場合は、所定条件下で銅板１３をプラズマガス雰囲気に曝し、ダミーバンプ１７の側面をエッチングして凹凸を形成する。なお、銅板１３が圧延銅からなる場合、ダミーバンプ１７を形成する銅の結晶粒は、その長軸がダミーバンプ１７の頂部面に平行に、短軸がダミーバンプ１７の頂部面に略垂直となるように並んでいる。このため、ＣＺ処理の場合には、ダミーバンプ１７の頂部面にレジストを被覆しなくても、ダミーバンプ１７の側面に銅の結晶粒に応じた凹凸を形成するとともに、頂部面を略平坦に保つことができる。
続いて、配線保護層１８の外縁端部１８ａと半導体素子５０の外縁端部５０ａとが接する領域、すなわち突起部１８ｂの形成領域について図１０を参照して詳細に説明する。図１０（Ａ）は、実施形態１に係る半導体モジュールにおける突起部の形成領域を説明するための平面模式図である。図１０（Ｂ）は、変形例１に係る半導体モジュールにおける突起部の形成領域を説明するための平面模式図である。図１０（Ｃ）は、変形例２に係る半導体モジュールにおける突起部の形成領域を説明するための平面模式図である。
図１０（Ａ）〜１０（Ｃ）に示すように、半導体素子５０（半導体モジュール１）は平面視四角形状である。なお、半導体素子５０（半導体モジュール１）の形状は特にこれに限定されず、たとえば四角形以外の多角形状であってもよい。
図１０（Ａ）に示すように、本実施形態に係る半導体モジュール１では、平面視で半導体素子５０の全周にわたって突起部１８ｂが形成されている。これにより、外部の水分が半導体モジュール１の内部に浸入するのを確実に防止することができる。
また、突起部１８ｂの形成領域については、次のような変形例がある。まず、図１０（Ｂ）に示すように、変形例１では、平面視で半導体素子５０の角部において突起部１８ｂが形成されている。半導体素子５０の角部は２方向から水分が浸入可能であるため、角部から水分が浸入する可能性が高い。そこで、少なくとも半導体素子５０の角部に突起部１８ｂを設けることで、突起部１８ｂの形成領域を減らしつつ、外部の水分が半導体モジュール１の内部に浸入するのを効果的に防止することができる。また、突起部１８ｂを角部のみに設けた場合、熱応力などによって半導体モジュール１内に生じた歪みを逃がしやすくなる。そのため、突起電極１６と素子電極５２との接続信頼性がさらに向上する。
また、図１０（Ｃ）に示すように、変形例２では、平面視で半導体素子５０の角部以外の領域に突起部１８ｂが形成されている。この場合にも、半導体モジュール内への水分の浸入を防ぐとともに、半導体モジュール１内に生じた歪みを逃がしやすくすることができる。
以上説明した構成による作用効果を総括すると、実施形態１に係る半導体モジュール１は、半導体モジュール１の側端面において、絶縁樹脂層１２の少なくとも一部が隠れるように、配線保護層１８の外縁端部１８ａと半導体素子５０の外縁端部５０ａとが接する構造を有する。すなわち、絶縁樹脂層１２の外縁端部１２ａおよび素子保護層５４の外縁端部５４ａが配線保護層１８で覆われており、側端面には配線保護層１８と半導体素子５０が見られるのみである。このように、絶縁樹脂層１２および素子保護層５４よりも吸湿性の低い配線保護層１８によって絶縁樹脂層１２および素子保護層５４が覆われているため、雰囲気中の水分が半導体モジュール１の内部に浸入してしまうのを抑えることができる。これにより、配線層１４や突起電極１６、または素子電極５２などの金属材料の腐食や、絶縁樹脂層１２、配線層１４、配線保護層１８、半導体素子５０、素子保護層５４などの各部材の剥離を防ぐことができる。その結果、突起電極１６と素子電極５２との接続信頼性を向上させることができる。そして、これにより素子搭載用基板１０と半導体素子５０との接続信頼性を向上させることができる。
また、半導体モジュール１は、配線保護層１８の外縁端部１８ａと半導体素子５０の外縁端部５０ａとが接する領域よりも内側で、素子保護層５４の外縁端部５４ａの少なくとも一部を覆うように、絶縁樹脂層１２の外縁端部１２ａが半導体素子５０と接する構造を有する。すなわち、素子保護層５４よりも吸湿性の低い絶縁樹脂層１２によって素子保護層５４が覆われている。このため、仮に配線保護層１８を介して、もしくは配線保護層１８と半導体素子５０との界面から水分が浸入したとしても、絶縁樹脂層１２によって水分の素子保護層５４への接触が妨げられる。そのため、金属材料の腐食や各部材の剥離が起こる可能性をより低減することができ、その結果、突起電極１６と素子電極５２との接続信頼性を向上させることができる。そして、これにより素子搭載用基板１０と半導体素子５０との接続信頼性を向上させることができる。
また、配線保護層１８は、半導体素子５０の側に突出する突起部１８ｂを含み、絶縁樹脂層１２の外縁端部１２ａにおける配線保護層１８と接する面は、断面視で曲線状となっている。これにより、絶縁樹脂層１２と配線保護層１８との接触面積が増加し、両者の剥離を抑制することができ、半導体モジュール１の信頼性を向上させることができる。また、配線保護層１８の外縁端部１８ａ近傍における絶縁樹脂層１２と接する面、たとえば突起部１８ｂの側面１８ｄに凹凸が設けられた場合には、凹凸のアンカー効果により絶縁樹脂層１２と配線保護層１８との剥離を抑制することができ、半導体モジュール１の信頼性を向上させることができる。
また、配線保護層１８の突起部１８ｂを設けるために用いられるダミーバンプ１７は、突起電極１６の形成と同時に形成することができる。また、ダミーバンプ１７と半導体素子５０との接触は、突起電極１６と素子電極５２との接続と同時に行うことができる。さらに、ダミーバンプ１７の除去は、配線層１４の形成と同時に行うことができる。そのため、本実施形態に係る半導体モジュール１は、製造工程数を増加させることなく製造することができる。
（実施形態２）
次に、上述の各実施形態に係る半導体モジュール１を備えた携帯機器について説明する。なお、携帯機器として携帯電話に搭載する例を示すが、たとえば、個人用携帯情報端末（ＰＤＡ）、デジタルビデオカメラ（ＤＶＣ）、及びデジタルスチルカメラ（ＤＳＣ）といった電子機器であってもよい。
図１１は実施形態２に係る携帯電話の構成を示す図である。携帯電話１１１は、第１の筐体１１２と第２の筐体１１４が可動部１２０によって連結される構造になっている。第１の筐体１１２と第２の筐体１１４は可動部１２０を軸として回動可能である。第１の筐体１１２には文字や画像等の情報を表示する表示部１１８やスピーカ部１２４が設けられている。第２の筐体１１４には操作用ボタンなどの操作部１２２やマイク部１２６が設けられている。実施形態１に係る半導体モジュール１はこうした携帯電話１１１の内部に搭載されている。
図１２は図１１に示した携帯電話の部分断面図（第１の筐体１１２の断面図）である。上述の実施形態１に係る半導体モジュール１は、はんだボール２０を介してプリント基板１２８に搭載され、こうしたプリント基板１２８を介して表示部１１８などと電気的に接続されている。また、半導体モジュール１の裏面側（はんだボール２０とは反対側の面）には金属基板などの放熱基板１１６が設けられ、たとえば、半導体モジュール１から発生する熱を第１の筐体１１２内部に篭もらせることなく、効率的に第１の筐体１１２の外部に放熱することができるようになっている。
実施形態１に係る半導体モジュール１によれば、突起電極１６と素子電極５２との接続信頼性を高めることができる。そのため、こうした半導体モジュール１を搭載した本実施形態に係る携帯機器について、動作信頼性の向上を図ることができる。
本発明は、上述の実施形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施形態も本発明の範囲に含まれうるものである。
たとえば、上述の実施形態１では配線層は単層であったが、配線層は多層化したものであってもよい。
１ 半導体モジュール、 １２ 絶縁樹脂層、 １２ａ 外縁端部、 １４ 配線層、 １４ａ 外部接続領域、 １６ 突起電極、 １７ ダミーバンプ、 １８ 配線保護層、 １８ａ 外縁端部、 １８ｂ 突起部、 １８ｃ 頂部面、 １８ｄ 側面、 ５０ 半導体素子、 ５０ａ 外縁端部、 ５１ 半導体基板、 ５２ 素子電極、 ５４ 素子保護層、 ５４ａ 外縁端部。

Claims (8)

  1. 絶縁樹脂層と、
    前記絶縁樹脂層の一方の主表面に設けられ、外部接続領域を含む配線層と、
    前記配線層と電気的に接続され、前記配線層から前記絶縁樹脂層の側に突出している突起電極と、
    前記絶縁樹脂層の他方の主表面に設けられ、前記突起電極と接合された素子電極を含む半導体素子と、
    前記配線層および前記絶縁樹脂層の上に、前記外部接続領域が露出するように設けられた配線保護層と、を備え、
    前記配線保護層の外縁端部近傍における前記絶縁樹脂層と接する面に凹凸が設けられており、
    側端面において前記絶縁樹脂層の少なくとも一部が隠れるように、前記配線保護層の外縁端部と前記半導体素子の外縁端部とが接していることを特徴とする半導体モジュール。
  2. 前記半導体素子は、前記素子電極が露出するように設けられた素子保護層を含み、
    前記配線保護層の外縁端部と前記半導体素子の外縁端部とが接する領域よりも内側で、前記素子保護層の外縁端部の少なくとも一部を覆うように、前記絶縁樹脂層の外縁端部が前記半導体素子と接していることを特徴とする請求項１に記載の半導体モジュール。
  3. 前記配線保護層の外縁端部と前記半導体素子の外縁端部とは、平面視で前記半導体素子の全周にわたって接していることを特徴とする請求項１または２に記載の半導体モジュール。
  4. 前記半導体素子は、平面視多角形状であり、
    前記半導体素子の角部において、前記配線保護層の外縁端部と前記半導体素子の外縁端部とが接していることを特徴とする請求項１または２に記載の半導体モジュール。
  5. 前記絶縁樹脂層の外縁端部における前記配線保護層と接する面は、断面視で曲線状であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体モジュール。
  6. 請求項１乃至５のいずれか１項に記載の半導体モジュールを搭載したことを特徴とする携帯機器。
  7. 一方の主表面に突起電極が設けられ、前記一方の主表面におけるスクライブラインに対応する領域に、頂部面の幅がダイシングラインの幅よりも大きいダミーバンプが設けられた金属板を用意する工程と、
    スクライブラインにより区画された複数の領域に、素子電極を含む複数の半導体素子がそれぞれ形成され、前記素子電極が露出するように素子保護層が設けられた半導体基板を用意する工程と、
    前記金属板と前記半導体基板との間に絶縁樹脂層が介在する状態で前記金属板と前記半導体基板とを圧着して、前記突起電極と前記素子電極とを電気的に接続させるとともに前記素子保護層の外縁端部よりも外側で前記ダミーバンプを前記半導体基板に当接させる工程と、
    前記金属板を選択的に除去して外部接続領域を含む配線層を形成するとともに前記ダミーバンプを除去する工程と、
    前記配線層および前記絶縁樹脂層の上に、前記外部接続領域が露出するように配線保護層を設けるとともに前記ダミーバンプが除去された部分に配線保護層を充填して、互いに連結された複数の半導体モジュールを形成する工程と、
    前記半導体基板および前記金属板を前記スクライブラインに沿って切断して前記半導体モジュールを個片化する工程と、
    を含むことを特徴とする半導体モジュールの製造方法。
  8. 前記ダミーバンプの側面に凹凸を形成する工程を含むことを特徴とする請求項７に記載の半導体モジュールの製造方法。
JP2009020968A 2009-01-30 2009-01-30 半導体モジュールおよびその製造方法、ならびに携帯機器 Active JP5135246B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009020968A JP5135246B2 (ja) 2009-01-30 2009-01-30 半導体モジュールおよびその製造方法、ならびに携帯機器
US12/696,410 US8288865B2 (en) 2009-01-30 2010-01-29 Semiconductor module having semiconductor device mounted on device mounting substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009020968A JP5135246B2 (ja) 2009-01-30 2009-01-30 半導体モジュールおよびその製造方法、ならびに携帯機器

Publications (2)

Publication Number Publication Date
JP2010177596A JP2010177596A (ja) 2010-08-12
JP5135246B2 true JP5135246B2 (ja) 2013-02-06

Family

ID=42397017

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009020968A Active JP5135246B2 (ja) 2009-01-30 2009-01-30 半導体モジュールおよびその製造方法、ならびに携帯機器

Country Status (2)

Country Link
US (1) US8288865B2 (ja)
JP (1) JP5135246B2 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5587702B2 (ja) * 2010-08-26 2014-09-10 株式会社テラプローブ 半導体装置及び半導体装置の製造方法
TW201250959A (en) * 2011-05-05 2012-12-16 Siliconware Precision Industries Co Ltd Semiconductor structure and fabrication method thereof
FR2978301B1 (fr) * 2011-07-18 2013-08-02 Renault Sa Procede d'assemblage d'un transducteur ultrasonore et transducteur obtenu par le procede
US20130328191A1 (en) * 2012-06-12 2013-12-12 Intel Mobile Communications GmbH Cte adaption in a semiconductor package
KR20140013211A (ko) * 2012-07-20 2014-02-05 삼성디스플레이 주식회사 표시 장치
JP6102398B2 (ja) * 2013-03-26 2017-03-29 セイコーエプソン株式会社 半導体装置
JP6216180B2 (ja) * 2013-08-01 2017-10-18 日東電工株式会社 封止用シート、及び、当該封止用シートを用いた半導体装置の製造方法
JP2015185754A (ja) * 2014-03-25 2015-10-22 株式会社東芝 半導体装置
TWI607535B (zh) * 2016-11-23 2017-12-01 南茂科技股份有限公司 重配置線路結構及其製作方法
KR20230100752A (ko) * 2018-02-20 2023-07-05 가부시키가이샤 무라타 세이사쿠쇼 반도체 장치 및 반도체 장치의 제조 방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4264823B2 (ja) * 2004-03-08 2009-05-20 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
JP2006147810A (ja) 2004-11-19 2006-06-08 Casio Comput Co Ltd 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US20100193946A1 (en) 2010-08-05
JP2010177596A (ja) 2010-08-12
US8288865B2 (en) 2012-10-16

Similar Documents

Publication Publication Date Title
JP5135246B2 (ja) 半導体モジュールおよびその製造方法、ならびに携帯機器
JP5091600B2 (ja) 半導体モジュール、半導体モジュールの製造方法および携帯機器
JP2005175019A (ja) 半導体装置及び積層型半導体装置
WO2011052744A1 (ja) 素子搭載用基板およびその製造方法、半導体モジュール、ならびに携帯機器
US7492045B2 (en) Semiconductor module, method for manufacturing semiconductor modules and mobile device
JP2010087229A (ja) 半導体モジュール、半導体モジュールの製造方法および携帯機器
JP5830702B2 (ja) 回路装置の製造方法
JP4753960B2 (ja) 半導体モジュール、半導体モジュールの製造方法
JP2009182272A (ja) 素子搭載用基板およびその製造方法、半導体モジュールおよびその製造方法、ならびに携帯機器
JP2009224581A (ja) 素子搭載用基板およびその製造方法、半導体モジュールおよびその製造方法、電極構造、携帯機器
JP2013165087A (ja) 半導体モジュールおよび半導体モジュールの製造方法
JP2009158830A (ja) 素子搭載用基板およびその製造方法、半導体モジュールおよびその製造方法、ならびに携帯機器
JP4588091B2 (ja) 半導体モジュールの製造方法
US20100140797A1 (en) Device mounting board and method of manufacturing the board, semiconductor module and method of manufacturing the module
JP5295211B2 (ja) 半導体モジュールの製造方法
JP5061010B2 (ja) 半導体モジュール
JP4806468B2 (ja) 半導体モジュール
JP5022963B2 (ja) 突起電極の構造、素子搭載用基板およびその製造方法、半導体モジュール、ならびに携帯機器
JP5306443B2 (ja) 素子搭載用基板、素子搭載用基板の製造方法、半導体モジュールおよび半導体モジュールの製造方法
JP2009212114A (ja) 突起電極の構造、素子搭載用基板およびその製造方法、半導体モジュール、ならびに携帯機器
JP5140565B2 (ja) 素子搭載用基板、半導体モジュール、および携帯機器
JP2011082447A (ja) 素子搭載用基板、半導体モジュールおよび携帯機器
US20100248429A1 (en) Method for manufacturing semiconductor modules
JP2010087034A (ja) 半導体モジュールおよび半導体モジュールの製造方法、および携帯機器
JP2010010601A (ja) 半導体モジュール、半導体モジュールの製造方法および携帯機器

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20111222

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120706

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120807

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120912

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121016

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20121112

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151116

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 5135246

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151116

Year of fee payment: 3