JP2015185754A - 半導体装置 - Google Patents

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semiconductor device
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bump
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小野塚　豊
Yutaka Onozuka
豊 小野塚
山田　浩
Hiroshi Yamada
浩 山田
暢人 真名垣
Nobuto Managaki
暢人 真名垣
忠寛 佐々木
Tadahiro Sasaki
忠寛 佐々木
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Abstract

【課題】キャップとバンプ電極の接着性を強い半導体装置を提供する。
【解決手段】実施形態の半導体装置は、半導体チップと、前記半導体チップに対向して配置され、貫通孔内に配置された貫通電極を有するキャップと、前記半導体チップと前記キャップとの間に設置され、前記半導体チップと前記貫通電極とを接続する凸状のバンプ電極と、を有し、前記バンプ電極は、少なくともその一部が、前記貫通電極に含まれおり、かつ電気的に接続されていることを特徴とする。
【選択図】図２

Description

本発明の実施形態は、半導体装置に関する。
ユビキタス社会の到来に向けて、携帯電話やＰＤＡなどの携帯情報端末に代表される無線通信機能を有する小型電子機器に対する期待が高まっている。そのため、より小型・軽量な電子機器の開発が行われているが、今後はさらに多様なニーズに応えるため、その多機能化、高性能化に対する要求がさらに高まってくると予想される。とりわけ、無線通信機器においては、高周波デバイスの集積が必須となる。
ここで、従来の高周波デバイスの集積を目的とした半導体装置では、キャップとバンプ電極の接着性が弱く、バリアメタルとパッド電極の接合面で剥離するという問題があった。
特開２０１３−４７５４号公報
本発明が解決しようとする課題は、キャップとバンプ電極の接着性を強い半導体装置を提供することである。
実施形態の半導体装置は、半導体チップと、前記半導体チップに対向して配置され、貫通孔内に配置された貫通電極を有するキャップと、前記半導体チップと前記キャップとの間に設置され、前記半導体チップと前記貫通電極とを接続する凸状のバンプ電極と、を有し、前記バンプ電極は、少なくともその一部が、前記貫通電極に含まれおり、かつ電気的に接続されていることを特徴とする。
第１の実施形態の半導体装置の断面図。 第１の実施形態の半導体装置の一部拡大断面図。 第１の実施形態の半導体装置の製造方法を示す工程図。 第１の実施形態の半導体装置のバンプ電極の圧入による接合工程の実験結果を示す図。 第１の実施形態の半導体装置のバンプ電極とキャップとの接合後の構成図。 第１の実施形態の半導体装置のバンプ電極と貫通電極の間の接合強度とバンプ電極の圧入深さの関係を示すグラフ。 第２の実施形態の半導体装置のバンプ電極とキャップとの接合後の構成図。 第２の実施形態の半導体装置の製造方法を示す工程図。 第３の実施形態の半導体装置のバンプ電極とキャップとの接合後の構成図。 第４の実施形態の半導体装置のバンプ電極とキャップとの接合後の構成図。
以下、実施形態について図面を用いて説明する。
（第１の実施形態）
以下、第１の実施形態の半導体装置について、図面を用いて説明する。
まずは、第１の実施形態の半導体装置の構成について、図１を用いて説明する。図１は、第１の実施形態の半導体装置の断面図である。
図１に示すように、第１実施形態の半導体装置は、複数の高周波素子１を有し、それぞれはバンプ電極３を介して、キャップ２によって中空封止されている。それぞれの高周波素子１は、ＧａＡｓ等の化合物基板６上に形成され、Ａｕ等からなる少なくとも一対のパッド電極７を有している。
一方、キャップ２は、高抵抗シリコン等からなり、パット電極７に対する位置にはＣｕ等が充填された少なくとも一対の貫通電極８を有している。各対の高周波素子１とキャップ２は、５０〜１００μｍ程度の間隔となるように、ＡｕＳｎはんだ、Ａｕ Ｓｔｕｄ Ｂｕｍｐ等からなるバンプ電極３を介してパッド電極７と貫通電極８とが接合され、この高周波素子１は中空封止される。
この中空封止された複数の高周波素子１は、所定の距離を隔てて一列に再配置された後、エポキシ樹脂等からなるモールド樹脂４で封止され、再構築ウエハとして構成される。この再構築ウエハ上にポリイミド等からなる層間絶縁膜９とＡｌ／Ｔｉ薄膜等からなる再配線層１０が交互に形成され、多層配線層５が形成される。
このようにキャップ２により中空封止され、さらにモールド樹脂４中に封止され、さらに多層配線層５が形成された高周波素子１の信号は、パッド電極７、バンプ電極３、貫通電極８、再配線層１０を通じて外部から制御される。
次に、第１の実施形態の半導体装置の概要について、図２を用いて説明する。図２（ａ）は、第１の実施形態の半導体装置の一部拡大図である。図２（ｂ）は、図２（ａ）を９０度回転させた方向からみた図である。
図２（ａ）、（ｂ）に示すように、パッド電極７上に設けられた金属製の凸状のバンプ電極３は、突起した先端部と、この先端部より幅の広い底部を有している。この先端部を、キャップ２の貫通電極８に圧入して、貫通電極８を変形させ、キャップ２と貫通電極８とを接合させている。
次に、第１の実施形態の半導体装置の製造方法について、図３を用いて説明する。図３は、第１の実施形態の半導体装置の製造方法を示す工程図である。
まず、図３（ａ）に示すように、高抵抗シリコンを有するキャップ２（基板の厚さが約４００μｍ）にリアクティブイオンエッチング法（ＲＩＥ）にて、２００μｍ程度の深さのトレンチ構造を形成した。
次に、図３（ｂ）に示すように、１１００℃程度の高温下で、トレンチ構造を含むキャップ２表面を酸化して、酸化シリコン膜１１を１ｎｍ程度形成した。
さらに、図３（ｃ）に示すように、電解めっき法により、硫酸銅と硫酸と添加剤を混合した液体の中で、トレンチ構造部分に貫通電極８（約５０μｍ）を形成した。
また、図３（ｄ）に示すように、研磨装置を用いて、キャップ２の表面に堆積した貫通電極８(約５０μｍ)を除去した。研磨は、初めに粗さが＃６００程度の研磨面が２４０ｒｐｍで回転する研磨盤上にキャップ２を押し付けて行った後、アルミナ微粒子を含む研磨液中にて、＃１０００の粗さの研磨盤にて実施した。さらに、研削装置を用いて、粗さが＃２３０の砥石でキャップ２の裏面のシリコンを約３００μｍ研削して、貫通電極８を露出した後、研磨装置を用いて、粗さ＃６００の砥石で表面研磨を実施した。
また、図３（ｅ）に示すように、フォトリソグラフィー法により、レジストパターン（厚さ約２μｍ）を形成した。次に、スパッタリング装置を用いて、このレジストパターン上にバリアメタル層（Ａｕ／Ｎｉ／Ｔｉ：０．２μｍ／０．３μｍ／０．１μｍ）を形成した。さらに、アセトン超音波処理で、レジストパターン上のバリアメタル層を、いわゆるリフトオフ法により剥離して、バリアメタル１３を貫通電極８上に形成した。このバリアメタル１３は、貫通電極８のＣｕの表面酸化を防止するために形成されている。
また、図３（ｆ）に示すように、半導体チップ１２（ＧａＡｓチップ）には、ワイヤーボンディング装置により、所定のパッド電極７上に、バンプ電極３を搭載温度２００℃、超音波電流５０ｍＡ〜８０ｍＡにて形成した。このバンプ電極３が形成された半導体チップ１２を、このバリアメタル１３が形成されたキャップ２に、ステージ温度２００℃、ツール温度３００℃、ツール圧力１Ｎ／バンプ、熱圧着時間２０秒の条件で熱圧着してバンプ電極３とキャップ２の貫通電極８とを接合した。
なお、第１の実施形態の半導体装置において、図３（ｂ）にて、バリアメタル１３を形成しない場合、貫通電極８の表面にＣｕの酸化膜層が薄く形成されるが、このような場合であっても、バンプ電極３が、この酸化膜層を突き破り、貫通電極８内に圧入する。
さらに、第１の実施形態の半導体装置のバンプ電極の圧入による接合工程の実験結果について、図４を参照して示す。図４は、第１の実施形態の半導体装置のバンプ電極の圧入による接合工程の実験結果を示す図である。
図４（ａ）に示すように、半導体チップ１２（ＧａＡｓチップ）には、ワイヤーボンディング装置により、所定のパッド電極７上に、搭載温度２００℃、超音波電流５０ｍＡ〜８０ｍＡにて、凸状電極であるバンプ電極３を形成した。このバンプ電極３は、硬度向上のため、Ｐｄを０．５〜５％程度含んだＡｕから構成されている。
キャップ２は、貫通電極８と酸化シリコン膜１１とバリアメタル１２を有している。貫通電極８は、Ｃｕが充填されており、その側面に酸化シリコン膜１１が形成されている。ここで、酸化シリコン膜１１は、貫通電極８間の絶縁性を保持するために形成されている。さらに、貫通電極８上にバリアメタル１３が形成されている。ここで、バリアメタル１３は、貫通電極８にＣｕを充填した後に、Ｃｕ表面が酸化することを防止するために形成される。
ここで、図４（ｂ）に示すように、バンプ電極３とキャップ２の貫通電極８を熱圧着して接合した。この熱圧着は、フリップチップボンダーを用いて、圧力=１Ｎ／バンプ、熱圧着時間を２０秒、ツール温度を２５０℃、ステージ温度を２００℃として実施した。図３（ｂ）を観察すると、凸状の電極であるバンプ電極３の凸部が、貫通電極８内に、３０μｍ〜５０μｍ程度の深さで圧入されていることが確認できる。
図５は、第１の実施形態の半導体装置のバンプ電極とキャップとの接合後の構成図である。
図５に示すように、凸状電極であるバンプ電極３は、Ｃｕが充填された貫通電極８内に、バリアメタル１３を突き抜けて圧入されている。バリアメタル１３は、Ｃｕが充填された貫通電極８の表面酸化防止を目的としているので、バンプ電極３がバリアメタル１３を貫通して貫通電極８内に圧入する際に、バリアメタル１３が破壊されても問題はない。
なお、バンプ電極３が貫通電極８内に埋め込まれる現象は、バンプ電極３が貫通電極８の硬度よりも硬いことに起因している。具体的には、Ｐｄを５％以下含むＡｕからなるバンプ電極３のビッカーズ硬度が８０Ｈｖであるのに対し、貫通電極８内に充填されているＣｕのビッカーズ硬度は７０Ｈｖ程度である。
さらに、第１の実施形態の半導体装置のバンプ電極と貫通電極の間の接合強度とバンプ電極の圧入深さの関係について、図６を参照して示す。図６は、第１の実施形態の半導体装置のバンプ電極と貫通電極の間の接合強度とバンプ電極の圧入深さの関係を示すグラフである。
図６（ａ）、（ｂ）に示すように、圧入深さ０μｍの場合に比較して、圧入深さ５０μｍの場合には、２．３倍程度の接合強度が得られている。これは、バンプ電極３と貫通電極８の接触面積の増加と圧入によるアンカリング効果によってもたらされるものである。このバンプ電極３の先端部の貫通電極８内への圧入によるアンカリング効果により、シェア強度が向上し、キャップ２とバンプ電極３との間の接合部での剥離不良が防止され、高い信頼性を有する接続構造が実現される。
このように、第１の実施形態の半導体装置では、複数の高周波素子１を近接して再配置して、さらに微細な再配線層１０でこれらを接続することにより、複数の高周波素子１を高密度で集積することが可能となる。よって、第１の実施形態の半導体装置では、１枚の再構築ウエハ上に、これら複数の高周波素子１をより多数にて配置できることから、製造コストを低減することができる。さらに、第１の実施形態の半導体装置では、高周波素子１は、高抵抗シリコン等からなるキャップ２と間隔を有しているため、高周波素子１とキャップ２の間の干渉が低減し、低損失での信号伝達が可能になることから、複数の高性能な高周波素子１を有する高性能な半導体モジュールを製造することができる。
（第２の実施の形態）
以下、第２の実施形態の半導体装置について、図７を用いて説明する。第２の実施形態が第１の実施形態と異なる点は、貫通電極１４のみが異なっている点であり、この貫通電極１４の表記以外は第１の実施形態と同じであるので、同一部分には、同一符号を付して詳細な説明は省略する。図７は、第２の実施形態の半導体装置のバンプ電極とキャップとの接合後の構成図である。
図７に示すように、貫通電極８の構造は、通常密度のＣｕが充填された第１貫通電極１４と低密度のポーラスＣｕが充填された第２貫通電極１５の２層構造となっている。ここで、ポーラスＣｕが充填された第２貫通電極１５の中に、バンプ電極３を圧入すると、ポーラスＣｕが充填された第２貫通電極１５は、第１貫通電極１４よりも大きく変形するため、バンプ電極３が貫通電極８により深く入り込む。
次に、第２の実施形態の半導体装置の製造方法について、図８を用いて説明する。図８は、第２の実施形態の半導体装置の製造方法を示す工程図である。
図８（ａ）に示すように、高抵抗シリコンを有するキャップ２（基板の厚さが約４００μｍ）にリアクティブイオンエッチング法（ＲＩＥ）にて、２００μｍ程度の深さのトレンチ構造を形成した。
次に、図８（ｂ）に示すように、１１００℃程度の高温下で、トレンチ構造を含むキャップ２表面を酸化して、酸化シリコン膜１１を１ｎｍ程度形成した。
さらに、図８（ｃ）に示すように、スパッタリング装置を用いて、キャップ２の表面に第２貫通電極１５（Ｃｕ／Ｔｉで約３μｍ／０．１μｍ）を形成した。
また、図８（ｄ）に示すように、電解めっき法により、硫酸銅と硫酸と添加剤を混合した液体の中で、トレンチ構造部分に、金属膜（Ｃｕ：約５０μｍ）を形成した。さらに、この電解めっき法で形成した第２貫通電極１５上に、無電解めっき法を用いて、硫酸銅と次亜リン酸ナトリウムとほう酸と硫酸ニッケルと添加剤の混合液中にて、ポーラスな第１貫通電極１４（約１μｍ）を形成した。その後、電解めっき法により、硫酸銅と硫酸と添加剤を混合した液体の中で、金属膜（Ｃｕ：約５０μｍ）を形成した。この結果、下地のポーラスな第１貫通電極１４を５１μｍまで厚膜化できた。
また、図８（ｅ）に示すように、研磨装置を用いて、キャップ２の表面に堆積した第１貫通電極１４及び第２貫通電極１５(約５０μｍ)を除去した。研磨は、初めに粗さが＃６００程度の研磨面が２４０ｒｐｍで回転する研磨盤上にキャップ２を押し付けて行った後、アルミナ微粒子を含む研磨液中にて、＃１０００の粗さの研磨盤にて実施した。さらに、研削装置を用いて、粗さが＃２３０の砥石でキャップ２の裏面のシリコンを約３００μｍ研削して、貫通電極８を露出した後、研磨装置を用いて、粗さ＃６００の砥石で表面研磨を実施した。
また、図８（ｆ）に示すように、フォトリソグラフィー法により、レジストパターン（厚さ約２μｍ）を形成した。次に、スパッタリング装置を用いて、このレジストパターン上にバリアメタル層（Ａｕ／Ｎｉ／Ｔｉ：０．２μｍ／０．３μｍ／０．１μｍ）を形成した。さらに、アセトン超音波処理で、レジストパターン上のバリアメタル層を、いわゆるリフトオフ法により剥離して、バリアメタル１３を貫通電極８上に形成した。このバリアメタル１３は、貫通電極８のＣｕの表面酸化を防止するために形成されている。
また、図８（ｇ）に示すように、半導体チップ１２（ＧａＡｓチップ）には、ワイヤーボンディング装置により、所定のパッド電極７上に、バンプ電極３を搭載温度２００℃、超音波電流５０ｍＡ〜８０ｍＡにて形成した。このバンプ電極３が形成された半導体チップ１２を、このバリアメタル１３が形成されたキャップ２に、ステージ温度２００℃、ツール温度３００℃、ツール圧力１Ｎ／バンプ、熱圧着時間２０秒の条件で熱圧着してバンプ電極３とキャップ２の貫通電極８とを接合した。
上述した第２の実施形態の半導体装置について、発明者らは、バンプ電極３とキャップ２を接合した後、バンプ電極３の先端部がバリアメタル１３を突き破り、貫通電極８内に挿入されていることを確認した。なお、バリアメタル１３を形成しない場合、貫通電極８の表面にＣｕの酸化膜層が薄く形成されるが、バンプ電極３は、この酸化膜層を突き破り、貫通電極８内に圧入する。
このように、第２の実施形態の半導体装置では、第１の実施形態と同様に、複数の高周波素子１を近接して再配置して、さらに微細な再配線層１０でこれらを接続することにより、複数の高周波素子１を高密度で集積することが可能となる。よって、第１の実施形態の半導体装置では、１枚の再構築ウエハ上に、これら複数の高周波素子１をより多数にて配置できることから、製造コストを低減することができる。さらに、第１の実施形態の半導体装置では、高周波素子１は、高抵抗シリコン等からなるキャップ２と間隔を有しているため、高周波素子１とキャップ２の間の干渉が低減し、低損失での信号伝達が可能になることから、複数の高性能な高周波素子１を有する高性能な半導体モジュールを製造することができる。
さらに、第２の実施形態の半導体装置では、第１の実施形態と比べて、アンカリング効果が増大し、バンプ電極３とキャップ２の接合が、より強く実現される。
（第３の実施の形態）
以下、第３の実施形態の半導体装置について、図９を用いて説明する。第３の実施形態が第１の実施形態と異なる点は、凹部１６のみが異なっている点であり、この凹部１６の表記以外は第１の実施形態と同じであるので、同一部分には、同一符号を付して詳細な説明は省略する。図９は、第３の実施形態の半導体装置のバンプ電極とキャップとの接合後の構成図である。
図９に示すように、第３の実施形態の半導体装置は、酸化シリコン膜１１（膜厚約１ｎｍ）と、高抵抗シリコンを有するキャップ２（基板厚３００μｍ）と、Ｃｕが充填された貫通電極８と、バリアメタル１３（Ａｕ／Ｎｉ／Ｔｉ：０．２μｍ／０．３μｍ／０．１μｍ）を有しており、キャップ２の一部に、キャップ２の半導体チップ１２に対抗する面には深さが約１００μｍ程度の凹部１６（第１中空部）が形成されている。また、第３の実施形態の半導体装置は、バンプ電極３（高さ８０μｍ）が半導体チップ１２上に形成され、バンプ電極３全体を貫通電極８内に圧入することで、キャップ２とバンプ電極３が接合した構成となっている。この貫通電極８内へのバンプ電極３の圧入は、フリップチップボンダーを用いて、ツール圧力５Ｎ／バンプ、熱圧着時間２０秒、ツール温度３５０℃、ステージ温度３００℃で熱圧着している。
上述した第３の実施形態の半導体装置について、発明者らは、バンプ電極３とキャップ２を接合した後、バンプ電極３全体が貫通電極８内に圧入されたことを確認した。さらに、発明者らは、ダイシェア強度評価から、バンプ電極３の凸状の先端部のみを圧入した場合と比較して、ダイシェア強度は、２倍以上増加したことを確認した。
このように、第３の実施形態の半導体装置では、第１の実施形態と同様に、複数の高周波素子１を近接して再配置して、さらに微細な再配線層１０でこれらを接続することにより、複数の高周波素子１を高密度で集積することが可能となる。よって、第１の実施形態の半導体装置では、１枚の再構築ウエハ上に、これら複数の高周波素子１をより多数にて配置できることから、製造コストを低減することができる。さらに、第１の実施形態の半導体装置では、高周波素子１は、高抵抗シリコン等からなるキャップ２と間隔を有しているため、高周波素子１とキャップ２の間の干渉が低減し、低損失での信号伝達が可能になることから、複数の高性能な高周波素子１を有する高性能な半導体モジュールを製造することができる。
さらに、第３の実施形態の半導体装置では、第１の実施形態及び第２の実施形態と比べて、アンカリング効果が増大し、バンプ電極３とキャップ２の接合が、より強く実現される。
（第４の実施の形態）
以下、第４の実施形態の半導体装置について、図１０を用いて説明する。第４の実施形態が第３の実施形態と異なる点は、第２凹部１７（第２中空部）、はんだ１８のみが異なっている点であり、この第２凹部１７、はんだ１８の表記以外は第３の実施形態と同じであるので、同一部分には、同一符号を付して詳細な説明は省略する。図１０は、第４の実施形態の半導体装置のバンプ電極とキャップとの接合後の構成図である。
図１０に示すように、第４の実施形態の半導体装置は、高抵抗シリコンを有するキャップ２内に、凹部１６に、第２凹部１７を加えた２段構造とした。ここで、第２凹部は、半導体チップ１２の側面の周囲に設けられている。さらに、第４の実施形態の半導体装置は、半導体チップ１２の側面とキャップ２の第２凹部１７の側面の間に、はんだ１８を形成した。
ここで、第４の実施形態の半導体装置では、貫通電極８内へのバンプ電極３の圧入については、フリップチップボンダーを用いて、圧力５Ｎ／バンプ、熱圧着時間２０秒、温度３５０℃、ステージ温度３００℃で熱圧着した。さらに、ディスペンサーを用いて、バンプ電極３の側面部に、熱硬化型のエポキシ樹脂を注入した後、加熱温度１５０℃、加熱時間５分で硬化させて側面封止した。さらに、第４の実施形態の半導体装置では、はんだ１８による側面封止を行った。ここで、はんだ１８による側面封止は、第３の実施形態の半導体装置と比べて、気密性が格段に向上する。さらに、はんだ１８に、高融点はんだ（ＳｎＡｇＣｕ、ＡｕＳｎ、ＳｎＣｕなど）を用いると、耐熱性も向上する。また、はんだ１８による側面封止は、接合強度が強いため、耐衝撃性も向上する。
このように、第４の実施形態の半導体装置では、第１の実施形態と同様に、複数の高周波素子１を近接して再配置して、さらに微細な再配線層１０でこれらを接続することにより、複数の高周波素子１を高密度で集積することが可能となる。よって、第１の実施形態の半導体装置では、１枚の再構築ウエハ上に、これら複数の高周波素子１をより多数にて配置できることから、製造コストを低減することができる。さらに、第１の実施形態の半導体装置では、高周波素子１は、高抵抗シリコン等からなるキャップ２と間隔を有しているため、高周波素子１とキャップ２の間の干渉が低減し、低損失での信号伝達が可能になることから、複数の高性能な高周波素子１を有する高性能な半導体モジュールを製造することができる。
さらに、第４の実施形態の半導体装置では、はんだ１８による側面封止を行っているため、第３の実施形態の半導体装置と比較して、気密性が格段に向上し、耐衝撃性も向上する。
以上説明した少なくとも一つの実施形態の半導体装置によれば、高抵抗シリコンを有するキャップ２と貫通電極８に、半導体チップ１２上に設けられた凸状のバンプ電極３の先端部を圧入して、貫通電極８を変形させてキャップ２と接合することにより、アンカリング効果によって、シェア強度が向上し、バンプ電極３とキャップ２の接合部での剥離不良が防止され、高い信頼性を有する接続構造が実現される。
なお、本発明は、上記した各実施の形態には限定されず、種々変形して実施できることは言うまでもない。
要するに、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組合せにより、種々の形態を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を省略してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
１…高周波素子
２…キャップ
３…バンプ電極
４…モールド樹脂
５…多層配線層
６…化合物基板
７…パッド電極
８…貫通電極
９…層間絶縁膜
１０…再配線層
１１…酸化シリコン膜
１２…半導体チップ
１３…バリアメタル
１４…第１貫通電極
１５…第２貫通電極
１６…凹部
１７…第２凹部
１８…はんだ

Claims (9)

  1. 半導体チップと、
    前記半導体チップに対向して配置され、貫通孔内に配置された貫通電極を有するキャップと、
    前記半導体チップと前記キャップとの間に設置され、前記半導体チップと前記貫通電極とを接続する凸状のバンプ電極と、を備え、
    前記バンプ電極は、少なくともその一部が、前記貫通電極に含まれおり、かつ電気的に接続されていることを特徴とする半導体装置。
  2. 前記バンプ電極のビッカーズ硬度が、前記貫通電極のビッカーズ硬度よりも大きいことを特徴とする請求項１記載の半導体装置。
  3. 前記半導体チップと前記キャップの間に、第１中空部を有することを特徴とする請求項１記載の半導体装置。
  4. 前記半導体チップの側面の周囲には、第２中空部をさらに有することを特徴とする請求項３記載の半導体装置。
  5. 前記第２中空部に、はんだを設けたことを特徴とする請求項４記載の半導体装置。
  6. 前記バンプ電極の材料はＡｕを含むことを特徴とする請求項１乃至請求項５記載の半導体装置。
  7. 前記貫通電極の材料はＣｕを含むことを特徴とする請求項１乃至請求項５に記載の半導体装置。
  8. 前記バンプ電極と前記貫通電極の間の少なくとも一部に、バリアメタルが含まれることを特徴とする請求項１乃至請求項５記載の半導体装置。
  9. 前記貫通電極の側面に酸化シリコン膜が形成されていることを特徴とする請求項１乃至請求項５記載の半導体装置。
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