JP2014143305A - 半導体装置の実装構造および半導体装置の製造方法 - Google Patents
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Abstract
【課題】半導体素子の破損や特性の劣化を防ぐとともにより確実に取り付けることができる半導体装置の実装構造および製造方法を提供する。
【解決手段】実装基板１に形成された凹型バンプ１６と半導体素子２に形成された凸型バンプ２７とにより、低融点はんだを介して実装基板１と半導体素子２との電極部１１，２１が接合される。これにより、高温にしたり高荷重をかけたりすることなく実装基板１に半導体素子２を取り付けることができるので、結果として、半導体素子２の破損や劣化を防ぐことができる。また、低融点はんだがバリア層１４とバンプポスト２３の他端部の上面および側面を被覆するバリア層２５とを接続することにより、低融点はんだの接触面積が大きくなるので、接合時の加熱により生じる熱応力に耐えうる接合強度が得られるため、結果として、実装基板１に半導体素子２をより確実に取り付けることができる
【選択図】 図１
【解決手段】実装基板１に形成された凹型バンプ１６と半導体素子２に形成された凸型バンプ２７とにより、低融点はんだを介して実装基板１と半導体素子２との電極部１１，２１が接合される。これにより、高温にしたり高荷重をかけたりすることなく実装基板１に半導体素子２を取り付けることができるので、結果として、半導体素子２の破損や劣化を防ぐことができる。また、低融点はんだがバリア層１４とバンプポスト２３の他端部の上面および側面を被覆するバリア層２５とを接続することにより、低融点はんだの接触面積が大きくなるので、接合時の加熱により生じる熱応力に耐えうる接合強度が得られるため、結果として、実装基板１に半導体素子２をより確実に取り付けることができる
【選択図】 図１
Description
本発明は、半導体装置の実装構造および製造方法に関し、特に、フリップチップ方式により実装基板上に半導体素子を実装する半導体装置の実装構造および製造方法に関するものである。
近年、光通信の分野においては、通信容量の増大に対応するため、増幅器等に用いられる半導体高周波回路に高速動作が要求されている。このため、種々の信号多重化技術を組み合わせることにより通信容量の増大が図られているが、この結果として光送受信機等を構成する回路素子数も増大してしまうので、小型化も要求されている。このような要求を受けて、近年の高周波半導体素子では、パッケージレベルでの小型化が検討されている。そこで、高周波半導体素子のパッケージにおける実装基板への半導体素子の実装は、従来ではそれぞれの電極パッド間をワイヤで結線するワイヤボンディング方式により行われていたが、近年ではフリップチップ方式が採用されるようになっている（例えば、非特許文献１参照。）。
フリップチップ方式は、図５Ａに示すように、実装基板５１０上に、バンプ５３０を介して半導体素子５２０を実装するものである。この実装は、次のように行われる。
まず、実装基板５１０および半導体素子５２０を用意する。実装基板５１０は、上面に形成された配線の電極部５１１と、この電極部５１１を含む実装基板５１０上面を覆う保護層５１２と、電極部５１１が露出する保護層５１２の開口に形成された電極パッド５１３とを備えている。半導体素子５２０は、上面に形成された配線の電極部５２１と、この電極部５２１を含む実装基板５１０上面を覆う保護層５２２と、電極部５２１が露出する保護層５２２の開口に形成された電極パッド５２３とを備えている。また、この電極パッド５２３上には、凸型または球形の金属の電極からなるバンプ５３０が形成されている。
実装基板５１０と半導体素子５２０を用意すると、これらを高温下に置いた上で、図５Ｂに示すように、実装基板５１０と半導体素子５２０とを互いの上面が対向する状態に配置し、半導体素子５２０を実装基板５１０に向かって押圧して、バンプ５３０を実装基板５１０上の電極パッド５１３に加熱圧着する。これにより、バンプ５３０によって電極パッド５１３と電極パッド５２３とが接合され、図５Ａに示すように、実装基板５１０上に半導体素子５２０が実装された状態となる。なお、図５Ａにおいては、実装基板５１０と半導体素子５２０との実装強度を高めるために、これらの間に有機アンダーフィル材５４０を注入して硬化させている。
ワイヤボンディング方式では、構造上、半導体素子の外周部分でしか実装基板と結線することができないが、フリップチップ方式では、半導体素子上にバンプを形成して結線するため、半導体素子を小型化することが可能となり、結果として、パッケージを小型化することができる。また、電極パッド間の配線長についても、フリップチップ方式は、ワイヤボンディング方式よりも短くできるので、寄生成分も低減することができる。例えば、半導体素子に形成される機能回路の寸法を一辺２ｍｍ以下とした場合、配線寸法とバンプを形成するレイアウトの自由度を考慮すると、少なくとも幅が５０μｍ以下の微細なバンプを形成することにより、半導体素子のパッケージの小型化を実現することができる。
このような微細なバンプを形成する場合、バンプ５３０の材料には、電極パッド５１３，４２３と同等の材料であるＡｕ、Ｃｕ等の高融点金属、または、ＳｎＡｕやＳｎＡｇＣｕ等の低融点はんだが用いられる。
高融点金属を用いる場合には、バンプ５３０に対して４００℃程度の高温でかつ１００ＭＰａ以上の高荷重を印加して、バンプの金属を拡散、塑性変形させるいわゆる拡散接合が行われている。
一方、低融点はんだを用いる場合には、バンプを２００℃〜３００℃程度に加熱することでバンプを溶融させるいわゆる溶融接合が行われている。
高融点金属を用いる場合には、バンプ５３０に対して４００℃程度の高温でかつ１００ＭＰａ以上の高荷重を印加して、バンプの金属を拡散、塑性変形させるいわゆる拡散接合が行われている。
一方、低融点はんだを用いる場合には、バンプを２００℃〜３００℃程度に加熱することでバンプを溶融させるいわゆる溶融接合が行われている。
K. Onodera et al. , "Novel Flip-Chip Bonding Technology for W-Band Interconnections Using Alternate Lead-Free Solder Bumps", IEEE Microwave and Wireless Components Letters, Vol.12, No.10, 2002.
しかしながら、上述した材料により微細なバンプにより実装しようとすると、次のような問題が生じていた。
高融点金属を用いた場合には、接合部が熱疲労耐性やクリープ耐性に優れた高融点金属から構成されるので、高い接合強度を得ることができるが、接合時に１００ＭＰａ程度の高い加重がバンプに加わるため、半導体素子が破損してしまう恐れがある。また、３００〜４００℃以上の高温で接合するため、この熱の影響により半導体素子の特性が劣化する恐れもある。特に、半導体素子として化合物半導体素子を用いた場合には、シリコン基板よりも機械的強度および熱耐性が低いので、破損したり、特性が劣化したりする可能性が高い。
一方、低融点はんだを用いた場合には、バンプを溶融させて接合するので、高融点金属を用いた場合と比較して、温度および荷重を低くできるために破損や特性の劣化を防ぐことができるが、実装基板に半導体素子が取り付けられないことがあった。この理由は以下の通りである。
実装基板と半導体素子とは、材料が異なるとともに回路や配線等の様々な加工されているので、熱膨張係数が異なっており、接合する際の加熱によって接合部に熱応力が生じる。例えば、バンプの径が１００μｍ以上と大きい場合は、接合部が十分な接触面積を有するため熱応力の影響に耐え得るが、微細なバンプを形成する場合には、接合部の接触面積が小さくなるために熱応力の影響が無視できなくなり、バンプが剥がれたり破損したりしてしまい、実装基板に半導体素子が取り付けられないことがあった。
そこで、本発明は上述したような課題を解決するためになされたものであり、半導体素子の破損や特性の劣化を防ぐとともに実装基板に半導体素子をより確実に取り付けることができる半導体装置の実装構造および製造方法を提供することを目的とする。
上述したような課題を解決するために、本発明に係る半導体装置の実装構造は、実装基板の上面に形成された電極部と、半導体素子の上面に形成された電極部とを電気的に接続した状態で、実装基板上に半導体素子を取り付けた半導体装置の実装構造であって、半導体素子および実装基板のうちの一方の電極部上に一端が接続された高融点金属からなる柱状のバンプポスト、および、このバンプポストの他端部の上面および側面を被覆した第１のバリア層を有する凸型バンプと、半導体素子および実装基板のうちの他方の電極部上に形成された第２のバリア層、および、この第２のバリア層と凸型バンプの第１のバリア層により被覆された上面および側面とを接続する低融点はんだからなるはんだ部材を有する凹型バンプとを備えたことを特徴とするものである。
上記半導体装置の実装構造において、実装基板上面および半導体素子上面にそれぞれ形成されて、互いを接続する接着層をさらに備え、半導体素子および実装基板のうちの一方に形成された接着層は、第１のバリア層におけるバンプポストの一端側を被覆し、半導体素子および実装基板のうちの他方に形成された接着層は、第２のバリア層のはんだ部材が接続される面と反対側の面を被覆するようにしてもよい。
また、上記半導体装置の実装構造において、接着層から露出した凸型バンプの体積とはんだ部材の体積の和は、第２のバリア層の内部空間の体積以下とし、接着層表面からの凸型バンプの高さは、第２のバリア層の内部空間の深さと内部空間に含まれる低融点はんだの厚さの差よりも大きくし、第２のバリア層の内部空間の幅と凸型バンプの幅との差は、所定の値以上とするようにしてもよい。
また、上記半導体装置の実装構造において、第１のバリア層および第２のバリア層は、タングステンまたはタングステン化合物を含むようにしてもよい。
また、本発明に係る半導体装置の製造方法は、実装基板の上面に形成された電極部と、半導体素子の上面に形成された電極部とを電気的に接続した状態で、実装基板上に半導体素子を取り付けた半導体装置の製造方法であって、半導体素子および実装基板のうちの一方の電極部上に一端が接続された高融点金属からなる柱状のバンプポスト、および、このバンプポストの他端部の上面および側面を被覆した第１のバリア層を有する凸型バンプと、半導体素子および実装基板のうちの他方の電極部上に形成された第２のバリア層、および、この第２のバリア層と凸型バンプの第１のバリア層により被覆された上面および側面とを接続する低融点はんだからなるはんだ部材を有する凹型バンプとを対向させて、実装基板と半導体素子とを低融点はんだの融点に加熱した上で圧着することを特徴とするものである。
本発明によれば、半導体素子および実装基板のうちの一方の電極部上に一端が接続された高融点金属からなる柱状のバンプポスト、および、このバンプポストの他端部の上面および側面を被覆した第１のバリア層を有する凸型バンプと、半導体素子および実装基板のうちの他方の電極部上に形成された第２のバリア層、および、この第２のバリア層と凸型バンプの第１のバリア層により被覆された上面および側面とを接続する低融点はんだからなるはんだ部材を有する凹型バンプと設け、低融点はんだを介して両者を接合する。これにより、高温にしたり高荷重をかけたりすることなく実装基板に半導体素子を取り付けることができるので、結果として、半導体素子の破損や劣化を防ぐことができる。また、低融点はんだが第２のバリア層と凸型バンプの第１のバリア層により被覆された上面および側面とを接続することにより、接触面積が大きくなるので、結果として、実装基板に半導体素子をより確実に取り付けることができる。
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
＜半導体装置の構成＞
図１に示すように、本実施の形態に係る半導体装置は、実装基板１と、この実装基板１上に実装された半導体素子２とから構成される。なお、図１では、便宜上、半導体装置の一部を示している。
図１に示すように、本実施の形態に係る半導体装置は、実装基板１と、この実装基板１上に実装された半導体素子２とから構成される。なお、図１では、便宜上、半導体装置の一部を示している。
実装基板１は、基板本体１１と、この基板本体１１上に形成された電極部１２と、この電極部１２を含む基板本体１１上面に形成された接着層１３と、この接着層１３に形成された開口部１３ａから露出した電極部１２を含む基板本体１１上面および開口部１３ａの内面を被覆したバリア層１４と、このバリア層１４内に収容されたはんだ部材１５とを備えている。ここで、バリア層１４とはんだ部材１５は、凹型バンプ１６を構成している。
基板本体１１は、セラミクス、ガラス、シリコン等からなる公知の基板からなる。このような基板１１には、機能回路（図示せず）や配線（図示せず）が形成されている。
電極部１２は、基板本体１１上に形成された平面視略矩形や円形の板状の部材からなり、基板本体１１上に形成された配線に接続されている。このような電極部１２は、ＡｕやＣｕなどから構成される。
接着層１３は、ベンゾシクロブテン（ＢＣＢ）やポリイミドなどの有機樹脂から構成される。このような接着層１３には、平面視略矩形や円形の開口部１３ａが形成されており、この開口部１３ａ内には、電極部１２が露出している。
バリア層１４は、断面視略凹字状の上面が開口した筺状に形成されている。このようなバリア層１４は、本実施の形態において、バリア層１４は、電極部１２側からＷ層、Ｔｉ層、Ａｕ層が順番に積層されたＷ／Ｔｉ／Ａｕの三層構造となっている。
はんだ部材１５は、例えば、ＳｎＡｕ、ＳｎＡｇ、ＳｎＡｇＣｕ、ＳｎＺｎ、ＳｎＩｎ等の低融点はんだから構成される。このようなはんだ部材１５は、バリア層１４と後述する半導体素子２のバリア層２５との間に配置されて、それぞれに接合されることにより、それらを物理的かつ電気的に接続している。
半導体素子２は、素子本体２１と、この素子本体２１上に形成された配線の電極部２２と、一端が電極部２２上に接続された高融点金属からなる柱状のバンプポスト２３と、電極部２２を含む素子本体２１上およびバンプポスト２３の他端部を覆う保護層２４と、この保護層２４から露出したバンプポスト２３の他端部の上面および側面ならびにこの側面から連続するバンプポスト２３近傍の保護層２４上を被覆したバリア層２５と、このバリア層２５上に形成されバンプポスト２３の他端部を露出させた接着層２６と備えている。ここで、バンプポスト２３およびバリア層２５は、凸型バンプ２７を構成している。
素子本体２１は、シリコン、または、ＩｎＰやＧａＡｓなどの化合物半導体材料からなる公知の半導体素子基板から構成される。このような素子本体２１には、デジタル回路、アナログ回路、マイクロ波回路などの能動回路やキャパシタ、抵抗、インダクタからなる受動素子、ならびに平面導波路配線などの機能回路（図示せず）が形成されている。
電極部２２は、素子本体２１上に形成された平面視略矩形や円形の板状の部材からなり、素子本体１１上に形成された配線に接続されている。このような電極部２２は、ＡｕやＣｕなどから構成される。
バンプポスト２３は、断面略円形や矩形の柱状の部材からなり、電極部２２と同様、ＡｕやＣｕなどの高融点金属から構成される。
保護層２４は、素子本体２１の表面を保護する部材であり、例えば、ＳｉＮから構成されている。
バリア層２５は、実装基板１のバリア層１４と同様のＷ／Ｔｉ／Ａｕの三層構造となっており、電極部２２側からＷ層、Ｔｉ層、Ａｕ層が順番に積層されている。
接着層２６は、実装基板１の接着層１３と同様、ベンゾシクロブテン（ＢＣＢ）やポリイミドなどの有機樹脂から構成されている。
このような半導体装置は、実装基板１の凹型バンプ１６と半導体素子２の凸型バンプ２７とが接合し、かつ、実装基板１の接着層１３と半導体素子２の接着層２６とが接合した状態で、実装基板１上に半導体素子２が取り付けられた状態となっている。
このとき、凹型バンプ１６と凸型バンプ２７とは、バリア層１４とバリア層２５との間にある低融点はんだからなる、はんだ部材１５による溶融接合によって接合されている。このため、その接合時には、高温にしたり、高荷重をかけたりしなくてよいので、半導体素子２に高温や高荷重の影響が及ばないため、半導体素子２の特性の劣化を防ぐことができる。したがって、凹型バンプ１６と凸型バンプ２７を微細に形成することが可能となるので、小型化も実現することができる。また、低温かつ低荷重で実装できるので、シリコン基板よりも機械的強度や熱耐性が低いが高出力化や高速化に優れた化合物半導体素子を半導体素子２に用いることができ、結果として、動作の高速化も実現することができる。
また、実装基板１の凹型バンプ１６と半導体素子２の凸型バンプ２７とは、バリア層１４内に収容されたはんだ部材１５中にバンプポスト２３の他端部を被覆したバリア層２５が埋設された状態、すなわち、はんだ部材１５がバンプポスト２３の他端およびこの他端に隣接する側面のバリア層２５と接触した状態で、接合されている。これにより、凹型バンプ１６と凸型バンプ２７との接触面積が大きくなっているので、接合時の加熱により生じる熱応力に耐えうる接合強度が得られるため、結果として、実装基板１に半導体素子２をより確実に取り付けることができる。
また、実装基板１と半導体素子２とは、凹型バンプ１６と凸型バンプ２７による接合部のみならず、接着層１３と接着層２６による接合部も有している。これにより、実装基板と半導体素子２とをより強固に取り付けることができるとともに、凹型バンプ１６と凸型バンプ２７にかかる熱応力の影響を緩和させることもできる。
また、本実施の形態では、凹型バンプ１６と凸型バンプ２７にバリア層１４，２５を設けることにより、電極部１２およびバンプポスト２３とはんだ部材１５との接触を防ぐことができる。もし、低融点はんだを構成する金属と電極部１２やバンプポスト２３を構成する金属とが接触していると、常温であっても相互拡散が行われるので、それらの界面に金属化合物が成長してしまう。この金属化合物は、低融点はんだと比較して硬度が高く脆い性質を有しているので、電極部１２やバンプポスト２３との接合部の強度が劣化してしまう。例えば、電極部がＡｕ、低融点はんだがＳｎＡｕで構成されている場合、接合後数日で５μｍ以上のＳｎＡｕ2、ＳｎＡｕ4等の金属化合物が形成される。これは、直径５０μｍの半球形の低融点はんだでは、その体積の３０％を脆い金属化合物が占めることを意味する。
そこで、本実施の形態では、バリア層１４，２５を設けることにより電極部１２およびバンプポスト２３とはんだ部材１５との接触を防いでいるので、低融点はんだからなるはんだ部材１５と高融点金属からなる電極部１２およびバンプポスト２３との間で相互拡散が生じることを防ぐことができ、結果として、凹型バンプ１６と凸型バンプ２７の接合強度の劣化を防ぐことができる。
そこで、本実施の形態では、バリア層１４，２５を設けることにより電極部１２およびバンプポスト２３とはんだ部材１５との接触を防いでいるので、低融点はんだからなるはんだ部材１５と高融点金属からなる電極部１２およびバンプポスト２３との間で相互拡散が生じることを防ぐことができ、結果として、凹型バンプ１６と凸型バンプ２７の接合強度の劣化を防ぐことができる。
＜半導体装置の製造方法＞
次に、本発明の実施の形態に係る半導体装置の製造方法について説明する。
次に、本発明の実施の形態に係る半導体装置の製造方法について説明する。
≪実装基板の製造方法≫
まず、図２Ａ〜図２Ｆを参照して、半導体装置を構成する実装基板１の製造方法について説明する。なお、図２Ａ〜図２Ｆは、便宜上、実装基板１の一部を示している。
まず、図２Ａ〜図２Ｆを参照して、半導体装置を構成する実装基板１の製造方法について説明する。なお、図２Ａ〜図２Ｆは、便宜上、実装基板１の一部を示している。
まず、図２Ａに示すように、基板本体１１を用意し、この基板本体１１の上面に電極部１２を形成する。この電極部１２は、公知のフォトリソグラフィー技術と、真空蒸着法、スパッタ法、メッキ法、印刷法などの公知の金属堆積技術とにより形成することができる。
次に、図２Ｂに示すように、基板本体１１上に開口部１３ａが形成された接着層１３を形成する。この接着層１３は、基板本体１１上に有機樹脂を塗布し、フォトリソグラフィー法により開口部１３ａに対応する形状を有するレジストパターンを有機樹脂上に形成し、このレジストパターンをマスクとしたドライエッチング法により有機樹脂を選択的にエッチングした後、レジストパターンを除去することにより形成することができる。接着層１３としてベンゾシクロブテン（ＢＣＢ）を用いる場合には、例えば、スピンコート法により基板本体１１上にＢＣＢを塗布した後、焼成してＢＣＢを熱硬化させる。このとき、ＢＣＢは完全に硬化させないようにする。
次に、図２Ｃに示すように、スパッタリング法により、接着層１３が形成された基板本体１１上にバリア層１４となる金属層２０１を形成する。この金属層２０１は、Ｗ／Ｔｉ／Ａｕの三層構造となっており、Ｗ層、Ｔｉ層、Ａｕ層を順次堆積することにより形成することができる。
ここで、Ｗ層は、５０ｎｍ以下にするとはんだ部材１５とバンプポスト２３との間の拡散反応を十分に抑制できず、２００ｎｍ以上では応力によるバリア層１４の剥がれが生じる恐れがあるため、５０〜２００ｎｍ程度の厚さに形成することが望ましい。また、Ｗ層としては、Ｗの代わりに、タングステンシリサイド等のタングステン化合物を用いてもよい。
Ｔｉ層は、Ｗ層とＡｕ層との密着性を良くするために、少なくとも１００ｎｍ程度の厚さに形成することが望ましい。
Ａｕ層は、はんだ部材１５との濡れ性を向上させるために用いられるが、１０〜３０ｎｍ程度であるとはんだ部材１５との十分な接合強度が得られず、２００ｎｍ以上であるとはんだ部材１５中のＳｎと反応して金属化合物を生成することにより接合強度の低下を引き起こす恐れがあるので、５０〜２００ｎｍ程度の厚さに形成することが望ましい。
Ｔｉ層は、Ｗ層とＡｕ層との密着性を良くするために、少なくとも１００ｎｍ程度の厚さに形成することが望ましい。
Ａｕ層は、はんだ部材１５との濡れ性を向上させるために用いられるが、１０〜３０ｎｍ程度であるとはんだ部材１５との十分な接合強度が得られず、２００ｎｍ以上であるとはんだ部材１５中のＳｎと反応して金属化合物を生成することにより接合強度の低下を引き起こす恐れがあるので、５０〜２００ｎｍ程度の厚さに形成することが望ましい。
次に、図２Ｄに示すように、金属層２０１上に低融点はんだからなるはんだ層２０２を形成する。このはんだ層２０２は、真空蒸着法、スパッタ法、メッキ法、印刷法などの公知の金属堆積技術により形成することができる。はんだ層２０２の材料としては、ＳｎＡｕ、ＳｎＡｇ、ＳｎＡｇＣｕ、ＳｎＺｎ、ＳｎＩｎ等を用いることができ、例えばＳｎＡｕ（Ｓｎ９５ｍｏｌ％、Ａｕ５ｍｏｌ％）を用いる場合には、真空蒸着法により、Ｓｎ：Ａｕ＝３０：１の膜厚比となるようにＳｎとＡｕを交互に多層蒸着することにより形成することができる。一例として、Ｓｎを２．４μｍ、Ａｕを０．０８μｍとして交互に多層蒸着するようにしてもよい。このＳｎＡｕは、濡れ性が良く、Ｓｎ組成が高いために熱疲労耐性があるとともに、Ａｕを含有するためにＡｕを含む部材との相性がよいので、使い勝手がよい。
このようなはんだ層２０２の厚さは、２μｍ以下では熱応力を緩和させることが難しく、また実装時に対向する凸型バンプ２７と接合することが困難になる。一方、１０μｍ以上にすると熱応力緩和させることが容易くなるが接着層１３の膜厚も１０μｍ以上と厚膜化しなければならないために反りの増加によって接合時の荷重が増加する。このため、はんだ層２０２は、２〜１０μｍ程度の厚さに形成することが望ましい。
このようなはんだ層２０２の厚さは、２μｍ以下では熱応力を緩和させることが難しく、また実装時に対向する凸型バンプ２７と接合することが困難になる。一方、１０μｍ以上にすると熱応力緩和させることが容易くなるが接着層１３の膜厚も１０μｍ以上と厚膜化しなければならないために反りの増加によって接合時の荷重が増加する。このため、はんだ層２０２は、２〜１０μｍ程度の厚さに形成することが望ましい。
次に、図２Ｅに示すように、開口部１３ａを除く領域の金属層２０１とはんだ層２０２を除去する。これにより、内部にはんだ部材１５となるはんだ層２０２を収容したバリア層１４が形成される。
金属層２０１とはんだ層２０２の除去は、例えば、サーフェースプレーナを用いて金属層２０１とはんだ層２０２を研削することにより行うことができる。このサーフェースプレーナは、ダイヤモンド製の刃を高速回転させて接触させることにより、有機樹脂やＡｕ，Ｃｕのような金属材料を一括して切削することができる。また、化学機械研磨（ＣＭＰ）やリソグラフィとドライエッチングを用いたエッチングにより、金属層２０１とはんだ層２０２を除去するようにしてもよい。
金属層２０１とはんだ層２０２の除去は、例えば、サーフェースプレーナを用いて金属層２０１とはんだ層２０２を研削することにより行うことができる。このサーフェースプレーナは、ダイヤモンド製の刃を高速回転させて接触させることにより、有機樹脂やＡｕ，Ｃｕのような金属材料を一括して切削することができる。また、化学機械研磨（ＣＭＰ）やリソグラフィとドライエッチングを用いたエッチングにより、金属層２０１とはんだ層２０２を除去するようにしてもよい。
次に、図２Ｆに示すように、バリア層１４内部のはんだ層２０２を還元溶融させる。
ＳｎＡｕ等の低融点はんだは、一般にＳｎ組成が高く、表面酸化膜が形成されている。また、はんだ層２０２を蒸着法で形成した場合には、表面粗さが２００〜３００ｎｍ程度となる。このため、リフローさせずに実装基板１と半導体素子２と実装すると、低融点はんだの溶融が酸化膜により阻害されて接合界面にボイドが発生し、接合強度が低下する恐れがある。そこで、はんだ層２０２を還元溶融することにより、接合強度の低下を防ぐことができる。
なお、還元溶融としては、例えば水素プラズマリフローを用いるようにすればよい。水素プラズマリフローは、平面波プラズマにより高い還元作用をもつ水素ラジカルを生成して低融点はんだが形成された基板に照射することにより、はんだを加熱して溶融させる方法である。一般的な還元性フラックスを塗布した後リフローすることで酸化膜除去する方法と比較して、塗布およびリフロー後の洗浄工程が不要となるので、製造工程を簡素化することができる。
ＳｎＡｕ等の低融点はんだは、一般にＳｎ組成が高く、表面酸化膜が形成されている。また、はんだ層２０２を蒸着法で形成した場合には、表面粗さが２００〜３００ｎｍ程度となる。このため、リフローさせずに実装基板１と半導体素子２と実装すると、低融点はんだの溶融が酸化膜により阻害されて接合界面にボイドが発生し、接合強度が低下する恐れがある。そこで、はんだ層２０２を還元溶融することにより、接合強度の低下を防ぐことができる。
なお、還元溶融としては、例えば水素プラズマリフローを用いるようにすればよい。水素プラズマリフローは、平面波プラズマにより高い還元作用をもつ水素ラジカルを生成して低融点はんだが形成された基板に照射することにより、はんだを加熱して溶融させる方法である。一般的な還元性フラックスを塗布した後リフローすることで酸化膜除去する方法と比較して、塗布およびリフロー後の洗浄工程が不要となるので、製造工程を簡素化することができる。
以上の工程により、実装基板１が製造されることとなる。
≪半導体素子の製造方法≫
まず、図３Ａ〜図３Ｅを参照して、半導体装置を構成する半導体素子２の製造方法について説明する。なお、図３Ａ〜図３Ｅは、便宜上、半導体素子２の一部を示している。
まず、図３Ａ〜図３Ｅを参照して、半導体装置を構成する半導体素子２の製造方法について説明する。なお、図３Ａ〜図３Ｅは、便宜上、半導体素子２の一部を示している。
まず、図３Ａに示すように、機能回路（図示せず）が形成された素子本体２１を用意し、この素子本体２１の上面に電極部２２を形成した後、この電極部２２のバンプポスト２３との接続部を除く素子本体２１上面に保護層２４を形成する。本実施の形態において、保護層２４はＳｉＮから構成されている。このＳｉＮは耐湿性に優れているので、素子本体２１に形成された機能回路の構成要素を水分等から保護することができる。このような保護膜２４は、例えばＣＶＤ法により形成することができる。
次に、図３Ｂに示すように、保護層２４から露出した電極部２２に一端が接続された柱状のバンプポスト２３を形成する。このバンプポスト２３は、例えば、予めシード層を用意しておき、フォトリソグラフィー法により保護層２４が形成された素子本体２１上にバンプポスト２３を形成する領域だけ開口したレジストパターン形成し、電解めっき法によりバンプポスト２３を成長させた後、レジストパターンを有機溶剤により剥離させ、パスメタルをエッチング除去することにより、形成することができる。
ここで、また、バンプポスト２３の高さは、接着層２６の高さよりも高くする必要がある。これは、例えばバンプポスト２３を２μｍ以下とすると、接着層２６を形成するとその高さが目減りするので、実装時に未接合の恐れが高くなるからである。ところが、バンプポスト２３を高くすると、接合強度が向上するがコストが高くなってしまう。そこで、バンプポスト２３は、例えば２〜１０ｕｍ程度の高さに形成することが望ましい。
ここで、また、バンプポスト２３の高さは、接着層２６の高さよりも高くする必要がある。これは、例えばバンプポスト２３を２μｍ以下とすると、接着層２６を形成するとその高さが目減りするので、実装時に未接合の恐れが高くなるからである。ところが、バンプポスト２３を高くすると、接合強度が向上するがコストが高くなってしまう。そこで、バンプポスト２３は、例えば２〜１０ｕｍ程度の高さに形成することが望ましい。
次に、図３Ｃに示すように、バンプポスト２３の他端部およびこの他端部近傍の保護層２４上に、バリア層２５を形成する。このバリア層２５は、上述した金属層２０１と同等の方法によりバンプポスト２３および保護層２４の表面に三層構造の金属層を形成した後、フォトリソグラフィー法とドライエッチング法によりバンプポスト２３間の金属層を除去することにより形成することができる。
バリア層２５を構成するＷ層、Ｔｉ層、Ａｕ層の厚さについては、上述した金属層２０１と同等とすればよい。
バリア層２５を構成するＷ層、Ｔｉ層、Ａｕ層の厚さについては、上述した金属層２０１と同等とすればよい。
次に、図３Ｄに示すように、保護層２４およびバリア層２５上に接着層２６となる接着膜３０１を形成する。この接着膜３０１は、上述した接着層１３と同等の方法により形成することができる。
次に、図３Ｅに示すように、ドライエッチング法により接着膜３０１をエッチバックすることにより、バンプポスト２３の他端部を被覆している接着膜３０１を除去する。これにより、バンプポスト２３およびバリア層２５から構成される凸型バンプ２７が露出することとなる。また、接着層２６も形成される。
以上の工程により、半導体素子２が製造されることとなる。
≪実装方法≫
次に、図４を参照して、半導体装置の実装方法について説明する。
次に、図４を参照して、半導体装置の実装方法について説明する。
上述した工程により製造された実装基板１および半導体素子２は、ダイシングにより個片化される。そして、図４に示すように、実装基板１と半導体素子２にそれぞれ形成されたアライメントマーカを用いて位置合わせを行い、対応する実装基板１の凹型バンプ１６と半導体素子２の凸型バンプ２７とを対向配置させた後、実装基板１と半導体素子２とを互いに重ね合わせて、加熱および加圧する。これにより、実装基板１と半導体素子２とが固定され、実装基板１上に半導体素子２が実装されることとなる。
このとき、実装基板１と半導体素子２とを近接させていくと、はじめに溶融したはんだ層２０２と凸型バンプ２７の他端とが接触する。さらに荷重を加えると、凸型バンプ２７が凹型バンプ１６に押し込まれていき、凸型バンプ２７の他端だけでなく側面にはんだ層２０２が回り込み、多面的に接触する。最終的にはんだ層２０２が潰されていくと、最終的に実装基板１の接着層１３と半導体素子２の接着層２６とが接触する。これにより、はんだ層２０２の変形が停止する。この状態で、接着層１３と接着層２６とが結合するように、例えばこれらがＢＣＢから構成される場合には、２５０℃で４０分加熱加圧を保持することにより、熱硬化させる。この後、冷却することにより、図１に示すように、実装基板１に半導体素子２が実装された半導体装置が製造されることとなる。
本実施の形態では、凸型バンプ２７の高さと幅、はんだ層２０２の厚さ、凹型バンプ１６を構成するバリア層１４の内部空間の深さおよび幅を適切に設定する必要がある。
ここで、凸型バンプ２７の高さは、接着層２６の上面からバンプポスト２３の他端を被覆するバリア層２５の表面までの距離を意味する。凸型バンプ２７の幅は、バンプポスト２３の側面を被覆するバリア層２７と、バンプポスト２３の軸線に直交する直線との２つの交点の距離を意味する。凸型バンプ２７の体積は、上述した凸型バンプ２７の高さ部分の体積を意味する。はんだ層２０２の厚さは、バリア層１４内部に収容されたはんだ層２０２の厚さを意味する。凹型バンプ１６の深さは、バリア層１４の内部空間の深さを意味する。凹型バンプ１６の幅は、バリア層１４の内部空間の対向する側面の距離を意味する。
ここで、凸型バンプ２７の高さは、接着層２６の上面からバンプポスト２３の他端を被覆するバリア層２５の表面までの距離を意味する。凸型バンプ２７の幅は、バンプポスト２３の側面を被覆するバリア層２７と、バンプポスト２３の軸線に直交する直線との２つの交点の距離を意味する。凸型バンプ２７の体積は、上述した凸型バンプ２７の高さ部分の体積を意味する。はんだ層２０２の厚さは、バリア層１４内部に収容されたはんだ層２０２の厚さを意味する。凹型バンプ１６の深さは、バリア層１４の内部空間の深さを意味する。凹型バンプ１６の幅は、バリア層１４の内部空間の対向する側面の距離を意味する。
凸型バンプ２７の高さが凹型バンプ１６の深さよりも大きい場合、または、はんだ層２０２の厚さが凹型バンプ１６の深さよりも大きい場合には、接着層１３と接着層２６とが接触しないだけでなく、はんだ層２０２を構成する低融点はんだが凹型バンプ１６から溢れだして隣り合う凹型バンプ１６および凸型バンプ２７の接合部と短絡する恐れがある。一方、凸型バンプ２７の高さが凹型バンプ１６の深さよりも低い場合、または、はんだ層２０２の厚さが薄すぎる場合、凹型バンプ１６と凸型バンプ２７とが接合しない恐れがある。
そこで、凹型バンプ１６と凸型バンプ２７とが接合するためには、凸型バンプ２７の高さは、凹型バンプ１６の深さとはんだ層２０２の厚さの差より大きくする必要があり、例えば、少なくとも１μｍ以上が望ましい。また、低融点はんだが凹型バンプ１６から溢れることを防止するためには、凸型バンプ２７の体積とはんだ層２０２の体積の合計が、バリア層１４の内部空間の体積以下になるように凸型バンプ２７の直径とはんだ層２０２の厚さを設定すればよい。また、凹型バンプ１６の幅と凸型バンプ２７の幅と差は、実装時のアライメント精度の２倍以上とすることが望ましい。このように設定することにより、少ないバンプ数で過剰な荷重がかかっても接合時にバンプ間が短絡せず、また未接合も抑制することができる。
そこで、凹型バンプ１６と凸型バンプ２７とが接合するためには、凸型バンプ２７の高さは、凹型バンプ１６の深さとはんだ層２０２の厚さの差より大きくする必要があり、例えば、少なくとも１μｍ以上が望ましい。また、低融点はんだが凹型バンプ１６から溢れることを防止するためには、凸型バンプ２７の体積とはんだ層２０２の体積の合計が、バリア層１４の内部空間の体積以下になるように凸型バンプ２７の直径とはんだ層２０２の厚さを設定すればよい。また、凹型バンプ１６の幅と凸型バンプ２７の幅と差は、実装時のアライメント精度の２倍以上とすることが望ましい。このように設定することにより、少ないバンプ数で過剰な荷重がかかっても接合時にバンプ間が短絡せず、また未接合も抑制することができる。
以上説明したように、本実施の形態によれば、凹型バンプ１６と凸型バンプ２７とを設けることにより、高温にしたり高荷重をかけたりすることなく実装基板１に半導体素子２を取り付けることができるので、結果として、半導体素子の破損や劣化を防ぐことができる。
高融点金属により固相金属同士の拡散接合する場合には、半導体素子と実装基板の配線を接合するためには、４００℃程度の高温でかつバンプ当たり１００ＭＰａ程度の荷重が必要であった。これに対して、本実施の形態では、接合部を２５０℃、１０ＭＰａ程度と低荷重および低温の条件で接合が実現できる。これにより、特に、半導体素子２として化合物半導体素子を用いた場合には、電気特性を損なわずかつ機械的に破損させることなく実装が可能となる。
高融点金属により固相金属同士の拡散接合する場合には、半導体素子と実装基板の配線を接合するためには、４００℃程度の高温でかつバンプ当たり１００ＭＰａ程度の荷重が必要であった。これに対して、本実施の形態では、接合部を２５０℃、１０ＭＰａ程度と低荷重および低温の条件で接合が実現できる。これにより、特に、半導体素子２として化合物半導体素子を用いた場合には、電気特性を損なわずかつ機械的に破損させることなく実装が可能となる。
また、本実施の形態では、低融点はんだがバリア層１４とバンプポスト２３の他端部の上面および側面を被覆するバリア層２５とを接続することにより、低融点はんだの接触面積が大きくなるので、接合時の加熱により生じる熱応力に耐えうる接合強度が得られるため、結果として、実装基板１に半導体素子２をより確実に取り付けることができる。
低融点はんだを用いた接合では、接合時にかける荷重により、バンプが過剰に押しつぶされてバンプ間が短絡する恐れがあった。特に、化合物半導体素子を用いた場合には、電極パッド数は数十端子程度と少ないため、バンプを微細化すると、バンプにかかる圧力が増大するので、変形しやすくなってしまう。例えば、化合物半導体素子に直径４０μｍのバンプを８０個形成して５０ｇｆで実装した場合には、１つのバンプに加わる荷重が０．５ｇｆ以下であるが、接合後には押圧方向に垂直な方向に少なくとも１０〜２０μｍ程度に広がってしまう。実装時の荷重を低減すればバンプの変形を抑制できるが、バンプの高さのばらつきや基板の反りを考慮すると、荷重を低減することは好ましくない。このため、短絡を抑制するためには、バンプの直径と同程度かそれ以上にバンプ間隔を広げる必要があるので、バンプの高集積化、ひいては小型化が困難となっていた。
これに対して、本実施の形態では、接着層１３，２６を設けることにより、実装基板１と半導体素子２との配線間の接合とともに、凹型バンプ１６および凸型バンプ２７以外の領域も接着層１３，２６同士で一括して接合でき、さらに接合強度を向上させるとともにはんだバンプにかかる熱応力を緩和させ微細なはんだバンプの信頼性を向上させることができる。
これに対して、本実施の形態では、接着層１３，２６を設けることにより、実装基板１と半導体素子２との配線間の接合とともに、凹型バンプ１６および凸型バンプ２７以外の領域も接着層１３，２６同士で一括して接合でき、さらに接合強度を向上させるとともにはんだバンプにかかる熱応力を緩和させ微細なはんだバンプの信頼性を向上させることができる。
また、本実施の形態では、電極部１２とバンプポスト２３との表面を５０〜２００ｎｍ厚のタングステンを含むバリア層１４，２５で被覆する構造とすることで、低融点はんだの主成分であるＳｎ中へのバンプポストや配線金属の拡散を抑制し、接合強度の劣化を防ぐことができる。さらに、低融点はんだと接触するバリア層１４，２５最表面のＡｕ層の膜厚を５０〜２００ｎｍとすることで、低融点はんだとバリア層１４，２５界面に生成される金属間化合物の生成量を制御でき最適な接合強度を得ることができる。
また、本実施の形態では、実装基板１と半導体素子２との実装面を対向させて加熱加圧して固定する際、凸型バンプ２７がはんだ層２０２構成する低融点はんだを押しつぶし、低融点はんだが凸型はんだバンプ２７の側面にも回りこんで接合されるので、実効的に接合部の面積が増大し接合強度が向上する。また、低融点はんだが押しつぶされると、実装基板１の接着層１３と半導体素子２の接着層２６とが接触するため、低融点はんだが過剰に変形しないので、隣り合うバンプ間の短絡を防止できる。
また、本実施の形態によれば、接着層１３，２６と、凹型バンプ１６および凸型バンプ２７という２箇所に接合部を有するので、端子数が少ない微細はんだバンプであってもバンプ間の短絡を防止できるとともに、実装基板１と半導体素子２とをより確実に固定することができる。
なお、本実施の形態は、単一の素子基板と実装基板同士を実装するチップオンチップ実装だけにとどまらず、例えばウェハレベルの実装基板に対して、個別の半導体素子を搭載するチップオンウェハ実装や、半導体素子と実装基板をウェハレベルで一括接合し、その後ダイシングすることでチップ化するウェハオンウェハ実装にも適応できる。
また、本実施の形態では、実装基板１に凹型バンプ１６、半導体素子２に凸型バンプ２７を形成する場合を例に説明したが、これとは逆に、実装基板１に凸型バンプ２７、半導体素子２に凹型バンプ１６を形成するようにしてもよい。
本発明は、フリップチップ方式により実装を行う各種装置に適用することができる。
１…実装基板、２…半導体素子、１１…基板本体、１２…電極部、１３…接着層、１３ａ…開口、１４…バリア層、１５…はんだ部材、１６…凹型バンプ、２１…素子本体、２２…電極部、２３…バンプポスト、２４…保護層、２５…バリア層、２６…接着層、２７…凸型バンプ、２０１…金属層、２０２，２０２’…はんだ層、３０１…接着膜。
Claims (5)
- 実装基板の上面に形成された電極部と、半導体素子の上面に形成された電極部とを電気的に接続した状態で、前記実装基板上に前記半導体素子を取り付ける半導体装置の実装構造であって、
前記半導体素子および前記実装基板のうちの一方の電極部上に一端が接続された高融点金属からなる柱状のバンプポスト、および、このバンプポストの他端部の上面および側面を被覆した第１のバリア層を有する凸型バンプと、
前記半導体素子および前記実装基板のうちの他方の電極部上に形成された第２のバリア層、および、この第２のバリア層と前記凸型バンプの前記第１のバリア層により被覆された上面および側面とを接続する低融点はんだからなるはんだ部材を有する凹型バンプと
を備えたことを特徴とする半導体装置の実装構造。 - 前記実装基板上面および前記半導体素子上面にそれぞれ形成されて、互いを接続する接着層をさらに備え、
前記半導体素子および前記実装基板のうちの一方に形成された接着層は、前記第１のバリア層における前記バンプポストの一端側を被覆し、
前記半導体素子および前記実装基板のうちの他方に形成された接着層は、前記第２のバリア層の前記はんだ部材が接続される面と反対側の面を被覆する
ことを特徴とする請求項１記載の実装構造。 - 前記接着層から露出した前記凸型バンプの体積と前記はんだ部材の体積の和は、前記第２のバリア層の内部空間の体積以下とし、
前記接着層表面からの前記凸型バンプの高さは、前記第２のバリア層の内部空間の深さと前記内部空間に含まれる前記低融点はんだの厚さの差よりも大きくし、
第２のバリア層の内部空間の幅と前記凸型バンプの幅との差は、所定の値以上とする
ことを特徴とする請求項２記載の実装構造。 - 前記第１のバリア層および前記第２のバリア層は、タングステンまたはタングステン化合物を含む
ことを特徴とする請求項１乃至３の何れか１項に記載の実装構造。 - 実装基板の上面に形成された電極部と、半導体素子の上面に形成された電極部とを電気的に接続した状態で、前記実装基板上に前記半導体素子を取り付けた半導体装置の製造方法であって、
前記半導体素子および前記実装基板のうちの一方の電極部上に一端が接続された高融点金属からなる柱状のバンプポスト、および、このバンプポストの他端部の上面および側面を被覆した第１のバリア層を有する凸型バンプと、前記半導体素子および前記実装基板のうちの他方の電極部上に形成された第２のバリア層、および、この第２のバリア層と前記凸型バンプの前記第１のバリア層により被覆された上面および側面とを接続する低融点はんだからなるはんだ部材を有する凹型バンプとを対向させて、前記実装基板と前記半導体素子とを前記低融点はんだの融点に加熱した上で圧着する
ことを特徴とする半導体装置の製造方法。
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017079281A (ja) * | 2015-10-21 | 2017-04-27 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置、および製造方法 |
| KR20180119645A (ko) | 2016-03-30 | 2018-11-02 | 미쓰이 가가쿠 토세로 가부시키가이샤 | 반도체 장치의 제조 방법 |
| JP2019083234A (ja) * | 2017-10-27 | 2019-05-30 | 新光電気工業株式会社 | 半導体装置及びその製造方法 |
| JPWO2021079659A1 (ja) * | 2019-10-25 | 2021-04-29 | ||
| JPWO2021145129A1 (ja) * | 2020-01-17 | 2021-07-22 | ||
| WO2023133976A1 (zh) * | 2022-01-12 | 2023-07-20 | 长鑫存储技术有限公司 | 一种半导体结构及其制作方法 |
| JP7479404B2 (ja) | 2019-06-19 | 2024-05-08 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 低温デバイスの熱化のための極低温包装 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04266037A (ja) * | 1991-02-20 | 1992-09-22 | Matsushita Electric Ind Co Ltd | 半導体素子の実装構造体 |
| JP2002093934A (ja) * | 2000-09-14 | 2002-03-29 | Kyocera Corp | セラミック多層配線基板および半導体装置 |
| JP2009239278A (ja) * | 2008-03-27 | 2009-10-15 | Ibiden Co Ltd | 電子部品搭載用基板、及び、その製造方法 |
-
2013
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04266037A (ja) * | 1991-02-20 | 1992-09-22 | Matsushita Electric Ind Co Ltd | 半導体素子の実装構造体 |
| JP2002093934A (ja) * | 2000-09-14 | 2002-03-29 | Kyocera Corp | セラミック多層配線基板および半導体装置 |
| JP2009239278A (ja) * | 2008-03-27 | 2009-10-15 | Ibiden Co Ltd | 電子部品搭載用基板、及び、その製造方法 |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11848346B2 (en) | 2015-10-21 | 2023-12-19 | Sony Semiconductor Solutions Corporation | Semiconductor device and method of manufacturing the same |
| US10930695B2 (en) | 2015-10-21 | 2021-02-23 | Sony Semiconductor Solutions Corporation | Semiconductor device and method of manufacturing the same |
| JP2017079281A (ja) * | 2015-10-21 | 2017-04-27 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置、および製造方法 |
| US11107789B2 (en) | 2016-03-30 | 2021-08-31 | Mitsui Chemicals Tohcello, Inc. | Method for manufacturing semiconductor device |
| KR20180119645A (ko) | 2016-03-30 | 2018-11-02 | 미쓰이 가가쿠 토세로 가부시키가이샤 | 반도체 장치의 제조 방법 |
| JP7111457B2 (ja) | 2017-10-27 | 2022-08-02 | 新光電気工業株式会社 | 半導体装置及びその製造方法 |
| JP2019083234A (ja) * | 2017-10-27 | 2019-05-30 | 新光電気工業株式会社 | 半導体装置及びその製造方法 |
| JP7479404B2 (ja) | 2019-06-19 | 2024-05-08 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 低温デバイスの熱化のための極低温包装 |
| JPWO2021079659A1 (ja) * | 2019-10-25 | 2021-04-29 | ||
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| JPWO2021145129A1 (ja) * | 2020-01-17 | 2021-07-22 | ||
| JP7107448B2 (ja) | 2020-01-17 | 2022-07-27 | Dic株式会社 | 導電性ピラー及びその製造方法並びに接合構造の製造方法 |
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