JP5813552B2 - 半導体パッケージおよびその製造方法 - Google Patents

Description

本発明の実施の形態は、半導体パッケージおよびその製造方法に関する。

電子機器の更なる高性能化の要求に答えてゆくためには、各々のデバイスチップ自体の省サイズ化、多機能化の他に、異種機能を持つ複数チップの集積化を基本とした、アプリケーションの複合化による付加価値の向上が有力な手段として挙げられる。例えば、無線通信機器に新たなアプリケーションを付加してゆく様な場合、無線通信用のアナログ処理回路と信号処理用のデジタル回路を混載しワンチップ化してゆくことが一つの有効な形態として考えられる。この実現のためには、様々な設計仕様上の要請が、特にデバイスチップのパッケージ構築技術、及びその後の実装技術全般に関して求められることになる。

特に、高周波用半導体チップやパワー半導体チップの実装時には、通過する信号強度が大きい（数Ｗ以上）こと、あるいは周波数が高い（数ＧＨｚ以上）こと、また電気的なインピーダンス整合や挿入損失低減が必要とされること等から、実装技術への要求が多数存在する。このため、パッケージやその後のモジュール化における設計、プロセス上の課題が多かった。

従来、主に用いられてきているのは、個別の半導体チップを、金属、セラミック、あるいはそれらの複合体のパッケージ材に封入した後、受動部品等、他の素子と同時にプリント基板等に実装したモジュールとしての構成であった。例えば、ＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏ ｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）と呼ばれる高周波チップは、入出力部における電気的なインピーダンスの整合と、電気信号の挿入損失の低下とを両立する必要がある。これを実現するため、金属、セラミック、あるいはそれらの複合体材料により構成されたパッケージ材に、Ａｕ、Ａｕ（Ｓｎ）、等の材料によりダイボンディングされた後、Ａｕ線等によりワイヤボンディングされ、ハーメチックシールすることにより気密封止し、一つのパッケージとして完成される。これらを、更にキャパシタ、インダクタ、抵抗、等と共に、ハンダ、ワイヤボンディング、等を用いて、プリント基板に実装することにより、高周波モジュールがシステムとして完成することになる。

もっとも、高周波用半導体チップでは、扱う周波数が数桁の範囲に広がっており、また通過するパワーも様々であるため、それぞれの使用状況に適したパッケージや実装方法を選択する必要がある。また、機能の異なる複数の半導体チップを一個のパッケージやモジュールとして構成する場合、パッケージ自体の小型化や高集積化に関して、大型のセラミックパッケージ等を用いずにパッケージを構成可能にする、新たな実装技術の構築が求められる。

また、パワー半導体チップの場合は、大きな発熱量が伴い、廃熱のためには特に熱伝導性の良い材料やパッケージ構成が求められることになる。このため、パワー半導体チップを小型・低コストのパッケージでも実現するための実装技術の開発が強く求められている。

特許第３９１７６４９号公報

本発明が解決しようとする課題は、簡易な構成で半導体チップの所望の電気的特性を実現させる半導体パッケージおよびその製造方法を提供することにある。

実施の形態の半導体パッケージは、表面に表面電極、裏面に裏面電極を有する半導体チップと、前記半導体チップとの間の少なくとも一部に空隙を有し、表面側貫通電極を有し、前記半導体チップの表面側に位置する表面側キャップ部と、前記第１のキャップ部と接合されることで前記半導体チップを封止し、前記半導体チップとの間の少なくとも一部に空隙を有し、裏面側貫通電極を有し、前記半導体チップの裏面側に位置する裏面側キャップ部と、前記表面電極と前記表面側貫通電極とを電気的に接続する表面側接続部と、前記裏面電極と前記裏面側貫通電極とを電気的に接続する裏面側接続部と、を備え、前記裏面側接続部と、前記裏面電極との間に、さらに樹脂と前記樹脂を貫通する導電材で形成される接続部材を有する。

実施の形態の半導体パッケージの模式断面図である。 接地電極である裏面電極に対し、表面側から半導体チップ内の貫通電極により接地電圧を印加した場合の挿入損失を示す図である。 実施の形態の半導体パッケージの製造方法について説明する工程断面図である。 実施の形態の半導体パッケージの製造方法について説明する工程断面図である。 実施の形態の半導体パッケージの製造方法について説明する工程断面図である。 第１のウェハと第２のウェハの接合後のウェハレベルでの模式図である。 実施の形態の半導体パッケージの製造方法について説明する工程断面図である。 実施の形態の半導体パッケージの製造方法について説明する工程断面図である。 実施例１の半導体パッケージの模式断面図と評価結果である。 実施例２の半導体パッケージの模式断面図である。 実施例２の半導体パッケージの製造方法について説明する工程断面図である。 実施例２の入出力端子間の高周波信号の挿入損失に関する評価結果を示す図である。 実施例３の半導体パッケージの模式断面図である。 実施例３の半導体パッケージの製造方法について説明する工程断面図である。 実施例３の入出力端子間の高周波信号の挿入損失に関する評価結果を示す図である。 実施例４の疑似ＳＯＣ構造の模式断面図である。 実施例４の半導体パッケージの製造方法について説明する工程断面図である。 実施例４の入出力端子間の高周波信号の挿入損失に関する評価結果を示す図である。

実施の形態の半導体パッケージは、表面に第１の表面電極、裏面に第１の裏面電極を有する第１の半導体チップと、表面に第２の表面電極、裏面に第２の裏面電極を有する第２の半導体チップと、を備える。そして、第１および第２の半導体チップとの間の少なくとも一部に空隙を有し、第１および第２の表面側貫通電極を有し、第１および第２の半導体チップの表面側に位置する表面側キャップ部を備える。また、表面側キャップ部と接合されることで第１および第２の半導体チップを同一の中空部に封止し、第１および第２の半導体チップとの間の少なくとも一部に空隙を有し、第１および第２の裏面側貫通電極を有し、第１および第２の半導体チップの裏面側に位置する裏面側キャップ部を備える。さらに、第１および第２の表面電極と第１および第２の表面側貫通電極とをそれぞれ電気的に接続する第１および第２の表面側接続部と、第１および第２の裏面電極と第１および第２の裏面側貫通電極とを電気的に接続する第１および第２の裏面側接続部と、を備える。

実施の形態の半導体パッケージは、表面および裏面電極への接続を、半導体チップの両面に設けられたキャップ部中の貫通電極により実現する。したがって、半導体チップに印加される電位が安定し、安定した電気特性が実現される。

特に、電極が接地（グラウンド）電極の場合、安定した接地が実現されないと、挿入損失が理想的な特性から大幅に逸脱する。また、周波数特性も不安定になる。実施の形態によれば、安定した接地が実現されることから、電気特性が安定し再現性や信頼性の向上が実現される。

図１は、実施の形態の半導体パッケージの模式断面図である。半導体パッケージ１００には、第１の半導体チップ１０と、第２の半導体チップ１２とがパッケージングされている。第１および第２の半導体体チップ１０、１２は、例えば、それぞれ異なる周波数帯域の信号を処理する高周波用半導体チップ、例えばＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏ ｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）である。

第１の半導体チップ１０は、表面に第１の表面電極１４ａ、１４ｂ、裏面に第１の裏面電極１６を備えている。第１の裏面電極１６は、例えば接地電極である。

第２の半導体チップ１２は、表面に第２の表面１８ａ、１８ｂ、裏面に第２の裏面電極２０を備えている。第２の裏面電極２０は、例えば接地電極である。

半導体パッケージ１００は、表面側キャップ部２６と裏面側キャップ部３６で、第１および第２の半導体チップ１０、１２を封止する。表面側キャップ部２６と、第１および第２の半導体チップ１０、１２の表面との間の少なくとも一部には空隙がある。また、表面側キャップ部２６は、第１および第２の表面側貫通電極２２ａ、２２ｂ、２４ａ、２４ｂを備える。そして、表面側キャップ部２６は、第１および第２の半導体チップ１０、１２の表面側に位置する。図１では、第１および第２の表面電極１４ａ、１４ｂ、１８ａ、１８ｂと、第１および第２の表面側貫通電極２２ａ、２２ｂ、２４ａ、２４ｂとの間の領域以外は空隙となっている。

また、裏面側キャップ部３６は、表面側キャップ部２６と接合されることで第１および第２の半導体チップ１０、１２を同一の中空部２８に封止する。そして、裏面側キャップ部３６と、第１および第２の半導体チップ１０、１２との間の少なくとも一部には空隙がある。また、裏面側キャップ部３６は、第１および第２の裏面側貫通電極３２、３４を備える。そして、裏面側キャップ部３６は、第１および第２の半導体チップ１０、１２の裏面側に位置する。図１では、第１および第２の裏面電極１６、２０と、第１および第２の裏面側貫通電極３２、３４との間の領域以外は空隙となっている。

表面側キャップ部２６および裏面側キャップ部３６は、例えば、少なくとも一部が高抵抗のシリコンで形成される。表面側キャップ部２６および裏面側キャップ部は、抵抗率が１００Ωｃｍ以上の高抵抗材料を適用することが、第１および第２の半導体チップ１０、１２の挿入損失を低減させる観点から望ましい。表面側キャップ部２６および裏面側キャップ部３６の材料としては、シリコンの他にもガラス、金属、樹脂、酸化物、およびそれらの複合体を用いること可能である。

第１および第２の表面側貫通電極２２ａ、２２ｂ、２４ａ、２４ｂ、第１および第２の裏面側貫通電極３２、３４は、銅（Ｃｕ）や銅合金等、銅（Ｃｕ）を含有することが電気抵抗を低減させる観点から望ましい。その他の金属材料を適用することも可能である。

第１および第２の表面側貫通電極２２ａ、２２ｂ、２４ａ、２４ｂ、第１および第２の裏面側貫通電極３２、３４の端面には、酸化防止のためのバリアメタル層４０が設けられる。バリアメタル層４０は、例えば、ニッケル（Ｎｉ）と金（Ａｕ）との積層構造を備える。

表面側キャップ部２６と裏面側キャップ部３６は、接合部４２により接合される。接合部４２は、例えば、樹脂やハンダ等を用いることが可能である。絶縁性を確保する必要がある場合に、樹脂等の高抵抗材料を適用することが望ましい。

表面側キャップ部２６の、第１の半導体チップ２６および第２の半導体チップ３６に対向する領域には凹部４４、４６が設けられている。この凹部４４、４６は第１および第２の半導体チップ１０、１２と表面側キャップ部２６との間の距離を確保することで、挿入損失を低減させる効果がある。挿入損失を低減させる観点から、第１および第２の半導体チップ１０、１２と表面側キャップ部２６との間の距離は、１０μｍ以上であることが望ましい。

そして、半導体パッケージ１００は、第１の表面電極１４ａ、１４ｂと第１の貫通電極２２ａ、２２ｂとを電気的に接続する第１の表面側接続部５０ａ、５０ｂを備えている。また、第２の表面電極１８ａ、１８ｂと第２の貫通電極２４ａ、２４ｂとを電気的に接続する第２の表面側接続部５２ａ、５２ｂを備えている。

さらに、第１の裏面電極１６と第１の裏面側貫通電極３２とを電気的に接続する第１の
裏面側接続部５４ａを備える。そして、第２の裏面電極２０と第２の裏面側貫通電極３４とを電気的に接続する第２の裏面側接続部５４ｂを備える。

図２は、接地電極である裏面電極に対し、表面側から半導体チップ内の貫通電極により接地電圧を印加した場合の挿入損失を示す図である。図２（ａ）が信号通過時の挿入損失、図２（ｂ）が信号遮断時の挿入損失を示す。横軸は信号周波数、縦軸はＳパラメータＳ_２１である。実線が接地電圧の安定している場合の理想的な特性である。

半導体チップの表面側から接地電圧を印加する場合は、安定した接地が困難である。このため、図から明らかなように、理想的な特性から挿入損失が大幅に逸脱することがわかる。したがって、半導体チップの所望の電気特性が実現できないことになる。

本実施の形態では、例えば、接地電極である裏面電極に対し、第２の半導体チップ３６に設けられた貫通電極により電圧を印加する。したがって、裏面電極に対して低抵抗なコンタクトが実現できる。よって、安定した電圧供給が可能となり、挿入損失が小さく、安定したデバイス特性を得ることが可能となる。

また、例えば、シリコンのキャップ部をハンダ等の金属の接合部で封止する場合には、樹脂による封止よりも、水分や薬品に対する封止機能が向上する。したがって、デバイスの信頼性も向上する。

また、本実施の形態によれば、第１および第２の半導体チップ１０、１２を誘電率の高い樹脂と接触させることなしに中空部２８にパッケージングしている。したがって、樹脂層との接触に伴う損失やインピーダンス整合性の設計値からの逸脱等を抑制することが可能となる。

また、実施の形態によれば、例えば、半導体チップの裏面側を樹脂によって封止する場合に比較して、放熱性も向上する。樹脂によって封止する場合、樹脂の熱伝導率が低いため、デバイスの排熱性が著しく低下する。本実施の形態では、半導体チップの裏面側には樹脂はない。そして、裏面電極２０からの熱は、熱伝導率の高い裏面側接続部５４ａと裏面側貫通電極によって放熱される。したがって、デバイス動作中の温度上昇が抑制され、安定したデバイス特性を実現することが可能である。特に、半導体チップがパワー半導体チップである場合には、放熱性が高いことにより所望のデバイス特性を実現することが容易となる。

また、実施の形態の半導体パッケージは、半導体の前工程プロセス、すなわち、スパッタ成膜、メッキ、リソグラフィー、ウェットエッチング、ドライエッチング等のウェハプロセスに用いられる半導体プロセスで製造が可能となる。したがって、プロセスコストが高価になる樹脂形成プロセス等を用いずにパッケージングが可能となる。よって、低いコストで高性能な半導体パッケージを製造することが可能となる。

次に、実施の形態の半導体パッケージの製造方法について説明する。図３、図４、図５は、実施の形態の半導体パッケージの製造方法について説明する工程断面図である。

最初に表面側キャップ部の形成について説明する。まず、第１の高抵抗シリコンウェハ６０を準備する（図３（ａ））。ウェハの厚さは、例えば、１００〜４００μｍ程度である。

次に、第１の高抵抗シリコンウェハ６０に、貫通電極形成用の貫通孔６２を形成する（図３（ｂ））。貫通孔の形成には、例えば、Ｄ−ＲＩＥ（Ｄｅｅｐ Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を用いる。例えば、通常のフォトリソグラフィーを用いてレジストをパターニングした後、ＳＦ_６／Ｃ_４Ｆ_８系のガスを交互にマスフローコントローラからプロセスチャンバーに流しながらウェハをプラズマ処理する、いわゆるボッシュ法が適用可能である。

次に、高抵抗シリコンウェハ６０の、レジスト、およびフッ化物パッシベーション膜を除去する。その後、水蒸気酸化型の熱酸化炉により、１μｍの熱酸化膜（図示せず）をウェハ全面に形成する。次に、銅メッキを施すためのシード層（図示せず）を形成する。そして、貫通孔を形成した高抵抗シリコンウェハ６０にチタン（Ｔｉ）、銅（Ｃｕ）の順で、例えば、それぞれ、１００ｎｍ、１００ｎｍ厚みの金属薄膜（図示せず）をスパッタ法により成膜する。

次に、第１および第２の表面側貫通電極２２ａ、２２ｂ、２４ａ、２４ｂをＣｕ電解メッキにより形成する（図３（ｃ））。メッキには、硫酸銅溶液を用いた電解メッキにより、Ｃｕを表面厚みで約５０μｍの厚みで形成し、基板表面の余分なＣｕ層は、機械的研削、及びリソグラフィーとエッチング工程を経て除去される。

次に、キャップ構造のＣｕ貫通電極表裏面における酸化防止のため、Ａｕバンプ形成前にＮｉを電解、あるいは無電界メッキにて約１μｍ形成し、更にその上部にＡｕをフラッシュメッキにて約０．１μｍ形成してバリアメタル層４０を形成する（図３（ｄ））。

次に、高抵抗シリコンウェハ６０にリソグラフィーとＲＩＥにより、凹部４４、４６を形成する（図３（ｅ））。凹部の深さは、例えば５０μｍである。

その後、第１の半導体チップ１０の第１の表面電極１４ａ、１４ｂ、第２の半導体チップ１２の第２の表面電極１８ａ、１８ｂに、Ａｕバンプを形成する。バンプの径と高さは、その後の工程における接合高さの制御の要求から決定される。バンプの頂点までの高さは、例えば、約５０μｍに設定している。

その後、バリアメタル層４０上にＡｕ−Ｓｎペーストを約２０μｍ厚さで形成した後、Ａｕバンプを形成したチップをマウンターによりマウントし、リフロー炉によるリフロー工程により２５０℃〜３００℃の温度範囲にて接合を形成する。これにより、第１および第２の表面側接続部５０ａ、５０ｂ、５２ａ、５２ｂが形成され、第１の半導体チップ１０が第１のウェハ６０上に実装される（図３（ｆ））。この際、第１および第２の表面側接続部５０ａ、５０ｂ、５２ａ、５２ｂで第１の半導体チップが支持されることで、第１および第２の半導体チップ１０、１２と第１のウェハ６０との間に空隙が形成される。

なお、他に表面側接続部の接合用として用いるメタル層の選択肢として、ＡｕとＳｎ−Ａｇ−Ｃｕ系ハンダ、Ａｕ−Ａｕの超音波による接合、導電性高分子と金属間の反応を利用した接合、またＳｉキャップに形成された金属層とＭＭＩＣチップのパッド間の加熱接合、等により一般的に形成可能である。接合材と接合方法の例を、表１に示す。

次に、裏面側キャップ部３６の形成について説明する。裏面側キャップ部３６の形成方法は、第２の半導体チップ１２の裏面に、Ａｕバンプを形成しないことを除いては、表面側キャップ部の形成と同様である。

まず、第２の高抵抗シリコンウェハ７０を準備する（図４（ａ））。ウェハの厚さは、例えば、１００〜４００μｍ程度である。

次に、第２の高抵抗シリコンウェハ７０に、貫通電極形成用の孔７２を形成する（図４（ｂ））。

次に、高抵抗シリコンウェハ７０に熱酸化膜（図示せず）をウェハ全面に形成する。次に、銅メッキを施すためのシード層（図示せず）を形成する。そして、孔７２を形成した高抵抗シリコンウェハ７０にチタン（Ｔｉ）、銅（Ｃｕ）の金属薄膜（図示せず）をスパッタ法により成膜する。

次に、第１および第２の裏面側貫通電極３２、３４をＣｕ電解メッキにより形成する（図４（ｃ））。

次に、高抵抗シリコンウェハ７０にリソグラフィーとＲＩＥにより、凹部７４を形成する（図４（ｄ））。

次に、キャップ構造のＣｕ貫通電極表裏面における酸化防止のため、バリアメタル層４０を形成する（図４（ｅ））。

次に、図５（ａ）、図５（ｂ）に示すように、第１および第２の半導体チップ１０，１２裏面グランド面（裏面電極）１６、２２と、裏面側キャップ部との接続の形成を示す。裏面側キャップ部３６の一部に、上記同様、接合材料のペースト塗布を施し、上記同様の方法にて、第１および第２の裏面接続部５４ａ、５４ｂを形成する。

この際、第１および第２の裏面接続部５４ａ、５４ｂが存在することで、第１および第２の半導体チップ１０、１２と第２のウェハ７０との間に空隙が形成される。

この際、裏面グラウンド面１６、２０は、一面にＡｕがメッキされており、グラウンド面での短絡等は問題にされないため、第１および第２の半導体チップ１２、１４側へのバンプの形成は必ずしも必要ではない。この工程を経た後、第１および第２の半導体チップ１０、１２は、信号線、ＤＣバイアス線、及びグラウンド線、が全てシリコンのキャップ部２６、３６を通じて外部に取りだされたことになる。

なお、表面側キャップ部２６と裏面側キャップ部３６との接合部４０における接合材料と方法においても、第１および第２の表面側接続部５０ａ、５０ｂ、５２ａ、５２ｂや、第１および第２の裏面接続部５４ａ、５４ｂと同様の材料と方法を用いることも可能である。もっとも、表面側キャップ部２６と裏面側キャップ部３６との電気的な導通を避ける場合には、絶縁性の樹脂等による接合部４０を形成することになる。

図６は、第１のウェハと第２のウェハの接合後のウェハレベルでの模式図である。

図７は、実施の形態の半導体パッケージの製造方法について説明する工程断面図である。図５、図６に示すように第１のウェハ６０と第２のウェハ７０を接合した後、ダイシングライン（図中一点鎖線）に沿ってダイシングを行う。これによりウェハ上に複数個形成されていた半導体パッケージ１００を個別化する。

以上のようにして、疑似的なハーメチックシールドを備える半導体パッケージ１００が形成される。そして、上記製造方法によれば、ウェハプロセスで多数の半導体パッケージを同時形成できるとともに、検査工程もウェハレベルで実施可能である。したがって、製造プロセスが簡略化され、低コスト、高歩留り、高性能の半導体パッケージの製造が実現される。

図８は、実施の形態の半導体パッケージの製造方法について説明する工程断面図である。ウェハレベルで半導体パッケージ１００を形成した後、ダイシング前に、例えば、図８に示すように、半導体パッケージ１００上に多層配線層８０を設けることも可能である。

多層配線層８０は、例えば、樹脂の層間膜と、金属ビア、金属配線等によって形成される。多層配線層８０は、例えば、同一の半導体パッケージ１００内の第１の半導体チップ１０と第２の半導体チップ１２の電極間を接続する。

以下、実施例について説明する。

（実施例１）
実施例１は、高抵抗シリコンを用いて表面側キャップ部、裏面側キャップ部を形成したＸ帯周波数対応ＭＭＩＣチップのパッケージ構成例を示す。図９は、実施例１の半導体パッケージの模式断面図と評価結果である。図９（ａ）が半導体パッケージ１００の模式断面図、図９（ｂ）が入出力端子間の高周波信号の挿入損失に関する評価結果を示す図である。

本実施例のプロセス工程は実施の形態と同様である。パッケージ後に多層配線層８０により再配線まで施している。

図９（ｂ）には、挿入損失の裏面グラウンド端子間の接触抵抗依存性が示されている。同図より、０．１Ω程度の低い接触抵抗が確保された場合には、送受信系（入出力線系）共に低い挿入損失が保たれていることが示されており、実施例１の半導体パッケージ１００が電気特性改善に対して効果的であることが示される。

（実施例２）
実施例２は、２種の異なる厚みを持つ半導体チップに対するパッケージ構成例を示す。本実施例のプロセス工程は、キャップ部の形状と裏面側キャップ部のＤ−ＲＩＥ深さに差が設けられている点を除き、実施例１と基本的に同様である。

図１０が、実施例２の半導体パッケージの模式断面図である。図に示すように、実施例２の半導体パッケージ２００では、第１および第２の半導体チップ１０、１２のうち、厚さの薄い第２の半導体チップ１２側の裏面側キャップ部３６の厚みが増している。同時に、第１および第２の裏面側貫通電極３２、３４のうち、第２の半導体チップ１２側の第２の裏面側貫通電極３４の深さが深くなっている。

図１１は、実施例２の半導体パッケージの製造方法について説明する工程断面図である。
厚さの薄い第２の半導体チップ１２側の裏面側キャップ部３６が厚くなるよう凹部を形成し、Ｄ−ＲＩＥ深さに差を設けることで、異なる深さの第１および第２の裏面側貫通電極３２、３４を形成する。その後、表面側キャップ部２６と裏面側キャップ部３６とを接合する。

実施例２によれば、異なる厚さの２種の半導体チップを容易にパッケージングすることが可能である。

図１２は、実施例２の入出力端子間の高周波信号の挿入損失に関する評価結果を示す図である。実施例１と同様、多層配線を設けた上で、同様の評価を行った。同図より、送受信系共に、低い挿入損失が保たれていることが示されており、実施例２の半導体パッケージ２００が電気特性改善に対して効果的であることが示される。

（実施例３）
実施例３は、２種の異なる厚みを持つ半導体チップに対する別のパッケージ構成例を示す。厚みの異なるチップの薄い方の接続に、感光性樹脂による貫通孔を形成した例を示す。実施例３のプロセス工程は、感光性樹脂のパターニング、およびその貫通孔への導電性材料の充填の工程を除き、実施例１と基本的に同様である。

図１３が、実施例３の半導体パッケージの模式断面図である。図に示すように、実施例３の半導体パッケージ３００では、第１および第２の半導体チップ１０、１２のうち、厚さの薄い第２の半導体チップ１２側に、樹脂８２ａと樹脂８２ａを貫通する導電材８２ｂで形成される裏面側接続部材８２を備える。

図１４は、実施例３の半導体パッケージの製造方法について説明する工程断面図である。
厚さの薄い第２の半導体チップ１２の裏面電極２０側に、感光性樹脂８２ａのパターニング、貫通孔の形成およびの導電材８２ｂの充填を行う。その後、表面側キャップ部２６と裏面側キャップ部３６とを接合する。

実施例３によれば、異なる厚さの２種の半導体チップを容易にパッケージングすることが可能である。

図１５は、実施例３の入出力端子間の高周波信号の挿入損失に関する評価結果を示す図である。実施例１と同様、多層配線を設けた上で、同様の評価を行った。同図より、送受信系共に、低い挿入損失が保たれていることが示されており、実施例３の半導体パッケージ３００が電気特性改善に対して効果的であることが示される。

（実施例４）
実施例４は、実施例１の半導体パッケージ１００が、他の半導体チップとともに、非感光性樹脂による再構築工程を施し、再構築した実施例を示す。この構造は、いわゆる疑似ＳＯＣ構造である。実施例４のプロセス工程は、同再構築工程を除き、実施例１と基本的に同様である。

図１６は、実施例４の疑似ＳＯＣ構造の模式断面図である。半導体パッケージ１００が、例えば、ロジックデバイス、メモリデバイス、ダイオード等の半導体チップ８６、８８とともに樹脂層９２で接合される。そして、それぞれの電極間が多層配線層９０により接続されている。

図１７は、実施例４の半導体パッケージの製造方法について説明する工程断面図である。半導体パッケージ１００、半導体チップ８６、半導体チップ８８を、例えば、ガラス基板（図示せず）上に表面側がガラス基板に接するよう配置し、裏面側から樹脂９２で封止する（図１７（ａ））。

次に、樹脂９２を裏面側から研磨し平坦化する（図１７（ｂ））。その後、多層配線層９０を形成し、疑似ＳＯＣ構造を形成する（図１７（ｃ））。

図１８は、実施例４の入出力端子間の高周波信号の挿入損失に関する評価結果を示す図である。半導体パッケージ１００部分について、実施例１と同様の評価を行った。同図より、送受信系共に、低い挿入損失が保たれていることが示されており、半導体パッケージ１００を用いた実施例４の疑似ＳＯＣ構造が電気特性改善に対して効果的であることが示される。

上記実施例以外にも、導電性キャップ層、メッキ材料、封止用樹脂材料、入出力配線形成用樹脂材料、及び入出力配線用メタル材料、の選択は数多く、他の構成を持つ多層膜や、導電性有機樹脂材料、傾斜機能材料等においても、それぞれ設計上の用件を満足するモジュールの形成が可能であると考えられる。また、材料選択によっては、各種導電性膜をダマシンプロセス等によっても形成可能であり、本発明の適用範囲の広範性により、半導体チップについても、高周波用デバイスのみならず、ロジックデバイス、メモリデバイス、パワーデバイス、光デバイス、ＭＥＭＳデバイス、センサデバイス等、各種半導体チップへの幅広い応用が可能であるものと考えられる。

以上、具体例を参照しつつ本発明の実施の形態および実施例について説明した。上記、実施の形態および実施例はあくまで、例として挙げられているだけであり、本発明を限定するものではない。また、実施の形態および実施例の説明においては、半導体パッケージおよびその製造方法等で、本発明の説明に直接必要としない部分等については記載を省略したが、必要とされる半導体パッケージおよびその製造方法等に関わる要素を適宜選択して用いることができる。

例えば、上記実施の形態においては、キャップ部の材料となる半導体材料としてはシリコン（Ｓｉ）を例にとって説明したが、半導体材料は、シリコン（Ｓｉ）に限定されず、ゲルマニウム（Ｇｅ）などの他の単元素の半導体、または、炭化珪素（ＳｉＣ）や窒化ガリウム（ＧａＮ）、ガリウムヒ素（ＧａＡｓ）などの化合物半導体を用いることも可能である。

その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体パッケージおよびその製造方法が、本発明の範囲に包含される。本発明の範囲は、特許請求の範囲およびその均等物の範囲によって定義されるものである。

１０ 第１の半導体チップ
１２ 第２の半導体チップ
１４ａ 第１の表面電極
１４ｂ 第１の表面電極
１６ 第１の裏面電極
１８ａ 第２の表面電極
１８ｂ 第２の表面電極
２０ 第２の裏面電極
２２ａ 第１の表面側貫通電極
２２ｂ 第１の表面側貫通電極
２４ａ 第２の表面側貫通電極
２４ｂ 第２の表面側貫通電極
２６ 表面側キャップ部
２８ 中空部
３２ 第１の裏面側貫通電極
３４ 第２の裏面側貫通電極
５０ａ 第１の表面側接続部
５０ｂ 第１の表面側接続部
５２ａ 第２の表面側接続部
５２ｂ 第２の表面側接続部
５４ａ 第１の裏面側接続部
５４ｂ 第２の裏面側接続部
６０ 第１のウェハ
７０ 第２のウェハ

Claims (2)

1. 表面に表面電極、裏面に裏面電極を有する半導体チップと、
   前記半導体チップとの間の少なくとも一部に空隙を有し、表面側貫通電極を有し、前記半導体チップの表面側に位置する表面側キャップ部と、
   前記表面側キャップ部と接合されることで前記半導体チップを封止し、前記半導体チップとの間の少なくとも一部に空隙を有し、裏面側貫通電極を有し、前記半導体チップの裏面側に位置する裏面側キャップ部と、
   前記表面電極と前記表面側貫通電極とを電気的に接続する表面側接続部と、
   前記裏面電極と前記裏面側貫通電極とを電気的に接続する裏面側接続部と、
   を備え、
   前記裏面側接続部と、前記裏面電極との間に、さらに樹脂と前記樹脂を貫通する導電材で形成される接続部材を有することを特徴とする半導体パッケージ。
2. 表面に第１の表面電極、裏面に第１の裏面電極を有する第１の半導体チップと、
   表面に第２の表面電極、裏面に第２の裏面電極を有する第２の半導体チップと、
   前記第１および第２の半導体チップとの間の少なくとも一部に空隙を有し、第１および第２の表面側貫通電極を有し、前記第１および第２の半導体チップの表面側に位置する表面側キャップ部と、
   前記表面側キャップ部と接合されることで前記第１および第２の半導体チップを同一の中空部に封止し、前記第１および第２の半導体チップとの間の少なくとも一部に空隙を有し、第１および第２の裏面側貫通電極を有し、前記第１および第２の半導体チップの裏面側に位置する裏面側キャップ部と、
   前記第１および第２の表面電極と前記第１および第２の表面側貫通電極とをそれぞれ電気的に接続する第１および第２の表面側接続部と、
   前記第１および第２の裏面電極と前記第１および第２の裏面側貫通電極とを電気的に接続する第１および第２の裏面側接続部と、
   を備え、
   前記第２の半導体チップの厚さが前記第１の半導体チップよりも薄く、前記第２の裏面側接続部と、前記第２の裏面電極との間に、さらに樹脂と前記樹脂を貫通する導電材で形成される接続部材を有することを特徴とする半導体パッケージ。