JP6054188B2 - 半導体パッケージおよびその製造方法 - Google Patents

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Description

本発明の実施形態は、半導体パッケージおよびその製造方法に関する。
電子機器の更なる高性能化の要求に答えてゆくためには、各々のデバイスチップ自体の省サイズ化、多機能化の他に、異種機能を持つ複数チップの集積化を基本とした、アプリケーションの複合化による付加価値の向上が有力な手段として挙げられる。例えば、無線通信機器に新たなアプリケーションを付加してゆく様な場合、無線通信用のアナログ処理回路と信号処理用のデジタル回路を混載しワンチップ化してゆくことが一つの有効な形態として考えられる。この実現のためには、様々な設計仕様上の要請が、特にデバイスチップのパッケージ構築技術、及びその後の実装技術全般に関して求められることになる。
特に、高周波用半導体チップやパワー半導体チップの実装時には、通過する信号強度が大きい（数Ｗ以上）こと、あるいは周波数が高い（数ＧＨｚ以上）こと、また電気的なインピーダンス整合や挿入損失低減が必要とされること等から、実装技術への要求が多数存在する。このため、パッケージやその後のモジュール化における設計、プロセス上の課題が多かった。
従来、主に用いられてきているのは、個別の半導体チップを、金属、セラミック、あるいはそれらの複合体のパッケージ材に封入した後、受動部品等、他の素子と同時にプリント基板等に実装したモジュールとしての構成であった。例えば、ＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏ ｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）と呼ばれる高周波チップは、入出力部における電気的なインピーダンスの整合と、電気信号の挿入損失の低下とを両立する必要がある。これを実現するため、金属、セラミック、あるいはそれらの複合体材料により構成されたパッケージ材に、Ａｕ、Ａｕ（Ｓｎ）、等の材料によりダイボンディングされた後、Ａｕ線等によりワイヤボンディングされ、ハーメチックシールすることにより気密封止し、一つのパッケージとして完成される。これらを、更にキャパシタ、インダクター、抵抗、等と共に、ハンダ、ワイヤボンディング、等を用いて、プリント基板に実装することにより、高周波モジュールがシステムとして完成することになる。
もっとも、高周波用半導体チップでは、扱う周波数が数桁の範囲に広がっており、また通過するパワーも様々である。このため、それぞれの使用状況に適したパッケージや実装方法を選択する必要がある。また、機能の異なる複数の半導体チップを一個のパッケージやモジュールとして構成する場合、パッケージ自体の小型化や高集積化において、大型のセラミックパッケージ等を用いずにパッケージを構成可能にする、新たな実装技術の構築が求められる。
また、高周波デバイスでは、信号処理の対象となる周波数（例えば搬送周波数）以外の周波数の存在が、信号処理に悪影響を与えることが多い。これは、高調波と呼ばれる周波数（基本派の整数倍の周波数）の存在によるもので、無線通信技術における信号処理では、特に奇数倍の周波数の抑制が求められる。
このため、高周波デバイスでは設計当初より、高調波の抑制を視野に入れた設計が施されることが多い。例えば、半導体チップ内にオープンスタブ、ショートスタブ、インダクター、キャパシタ等を適宜組み合わせた素子を形成し、高調波の抑制が行われる。
もっとも、これらの半導体チップをセラミックパッケージ、プリント基板、などに実装すると、実装構造に起因する寄生成分等による、あらたな高調波の発生が問題となる。さらに、アンプを介した信号処理回路においては、高調波の周波数の発振が生ずるおそれもある。
このため、半導体チップの実装において、寄生成分等に起因する高調波の発生を抑制する構造が望まれている。
特許第３９１７６４９号公報
本発明が解決しようとする課題は、高調波の発生を抑制した高性能な半導体パッケージおよびその製造方法を提供することにある。
実施形態の半導体パッケージは、信号入力端子と信号出力端子を有する半導体チップと、前記半導体チップ上に設けられ、前記半導体チップとの間に中空構造を形成する凹部と、前記信号入力端子と電気的に接続される第１の貫通電極と、前記信号出力端子と電気的に接続される第２の貫通電極を有するキャップ部と、を備え、前記凹部の内側面のうち、対向する第１の面と第２の面とが互いに平行でない。
第１の実施形態の半導体パッケージの模式図である。 搬送周波数と高調波の波長および半導体パッケージのサイズの関係を示す図である。 高調波が発生した場合の信号波形を示す図である。 第２の実施形態の半導体パッケージの模式図である。 第３の実施形態の半導体パッケージの模式図である。 第４の実施形態の半導体パッケージの模式図である。 第４の実施形態の半導体パッケージの製造方法を示す工程断面図である。 ウェハと第１および第２の半導体チップの接合後のウェハレベルでの模式図である。 実施例１の半導体パッケージの評価結果である。 実施例２の半導体パッケージの評価結果である。 実施例３の半導体パッケージの評価結果である。 実施例４の半導体パッケージの評価結果である。
（第１の実施形態）
実施形態の半導体パッケージは、信号入力端子と信号出力端子を有する半導体チップと、半導体チップ上に設けられ、半導体チップとの間に中空構造を形成する凹部と、入力端子と電気的に接続される第１の貫通電極と、出力端子と電気的に接続される第２の貫通電極とを有するキャップ部と、を備える。そして、凹部の内側面のうち、対向する第１の面と第２の面とが互いに平行でない。
図１は、本実施形態の半導体パッケージの模式図である。図１（ａ）が断面図、図１（ｂ）が上面図である。
半導体パッケージ１００には、半導体チップ１０がパッケージングされている。半導体体チップ１０は、例えば、数ＧＨｚのマイクロ波帯の信号を処理する高周波用半導体チップ、例えばＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）である。
半導体チップ１０は、表面に信号入力端子１２と、信号出力端子１４を備えている。また、表面にグラウンド端子１６を備えている。信号入力端子１２、信号出力端子１４、および複数のグラウンド端子１６は、例えば、金属のパッド電極である。
半導体パッケージ１００では、半導体チップ１０上にキャップ部２０が設けられている。キャップ部２０には、半導体チップ１０との間に中空構造を形成する凹部２２が設けられている。
また、キャップ部２０は、キャップ材２４を加工することによって形成されている。キャップ材２４は、金属、半導体、樹脂、酸化物およびそれらの複合体等を用いることが可能である。半導体製造プロセスを用いて加工する観点から、キャップ材２４の少なくとも一部が、半導体、例えば、シリコン（Ｓｉ）であることが望ましい。
また、キャップ材２４は、抵抗率が１００Ωｃｍ以上の高抵抗材料を適用することが、半導体チップ１０の挿入損失を低減させる観点から望ましい。例えば、キャップ材２４が高抵抗のシリコンで形成される。
そして、キャップ部２０には、信号入力端子１２と電気的に接続される第１の貫通電極２６と、信号出力端子１４と電気的に接続される第２の貫通電極２８が、キャップ材２４を貫通して設けられている。その他、複数のグラウンド端子１６と電気的に接続される貫通電極が設けられていてもかまわない。
第１および第２の貫通電極２６、２８は、少なくとも一部に銅（Ｃｕ）や銅合金等、銅（Ｃｕ）を含有することが電気抵抗を低減させる観点から望ましい。その他の金属材料を適用することも可能である。
第１および第２の貫通電極２６、２８の端面には、酸化防止のための図示しないバリアメタル層が設けられてもかまわない。バリアメタル層は、例えば、ニッケル（Ｎｉ）と金（Ａｕ）との積層構造を備える。
そして、信号入力端子１２と第１の貫通電極２６とは、第１の接続部３２によって、電気的に接続される。また、信号出力端子１４と第２の貫通電極２８とは、第２の接続部３４によって、電気的に接続される。第１および第２の接続部３２、３４は導電性材料で形成される。導電性材料は、例えば、低融点ハンダである。
なお、半導体チップ１０とキャップ部２０との間の、第１および第２の接続部３２、３４以外の領域は、空隙であっても、樹脂等により封止されるものであってもかまわない。
キャップ部２０の凹部２２の内側面は、Ａ面３０ａ、Ｂ面３０ｂ、Ｃ面３０ｃ、Ｄ面３０ｄで構成される。そして、内側面のうち、対向するＡ面（第１の面）３０ａとＢ面（第２の面）３０ｂとが互いに平行でない面となっている。すなわち、Ａ面３０ａとＢ面３０ｂとが斜行する面となっている。
Ａ面３０ａとＢ面３０ｂとは、図１（ｂ）中、点線矢印で示す半導体チップ内の信号伝搬方向、すなわち、電磁波の伝搬方向に位置する面である。いいかえれば、信号伝搬方向に交差する面である。
半導体チップ内の信号伝搬方向は、半導体チップの回路構成で一意的に定まる。本実施形態の半導体チップ１００では、図１（ｂ）に示すように、半導体チップ１００の信号入力端子１２と信号出力端子１４とを結ぶ方向である。
さらに、本実施形態では、内側面のうち、対向するＣ面３０ｃとＤ面３０ｄも互いに平行でない面となっている。すなわちＣ面３０ｃとＤ面３０ｄが斜行する面となっている。
Ｃ面３０ｃとＤ面３０ｄとは、図１（ｂ）中、点線矢印で示す半導体チップ内の信号伝搬方向の法線方向、かつ、半導体チップ１０表面に平行な方向に位置する面である。
次に、本実施形態の半導体パッケージの作用と効果について説明する。
図２は、搬送周波数と高調波の波長および半導体パッケージのサイズの関係を示す図である。図２（ａ）は、半導体チップの周囲の物質の誘電率（εｒ）が、例えば、空気のように１の場合である。図２（ｂ）は、半導体チップの周囲の物質の誘電率（εｒ）が、例えば、１０の場合である。
基本波（ｆ１）、第３高調波（ｆ３）、第５高調波（ｆ５）、第７高調波（ｆ７）をそれぞれ示す。
点線枠のハッチング領域は、半導体パッケージのサイズ、すなわち半導体パッケージの筐体のサイズを示す図である。図に示すように、信号処理する電磁波の波長が筐体のサイズと同様のスケールになってくると、筐体内部で搬送周波数の整数倍の周波数の定在波が発生することにより高調波が発生することになる。
図３は、高調波が発生した場合の信号波形を示す図である。実線で示す正弦波の基本波に高調波が重畳することにより、歪んだ波形が観察される。結果的に伝搬される信号の品質に悪影響を与えることになる。
特に、基本波が数ＧＨｚ以上のマイクロ波帯においては、チップサイズや筐体のサイズが波長と同等レベルになることが多く、半導体チップの周囲の物質の誘電率によっては、波長が筐体のサイズを下回ることがある。
このような周波数帯領域では、高調波の増大の可能性が高い。したがって、高調波の振幅増大を抑制する対策が必要である。
まず、本実施形態では、半導体チップ１０を、セラミックパッケージやプリント基板を用いず、キャップ部２０を用いた中空構造のチップスケールパッケージとなっている。したがって、中空構造内は誘電率１の気体、例えば、空気となる。このため、基本波が数ＧＨｚ以上のマイクロ波帯となっても、高調波の発生が抑制される。
もっとも、中空構造を設けたとしても、中空構造の内側面で電磁波が反射して定在波が生じ、高調波が発生する恐れがある。特に、電磁波の波長と対向する２面の距離が近い値になると、当該波長およびその２分の１、４分の１の波長の定在波の発生が促されることになる。
本実施形態では、上述のように、内側面のうち、対向するＡ面３０ａとＢ面３０ｂとが互いに平行でない面となっている。すなわち、Ａ面３０ａとＢ面３０ｂとが斜行する面となっている。
本実施形態によれば、対向するＡ面３０ａとＢ面３０ｂとの間の距離が一定とならない。これにより、電磁波が両面間で反射することに起因する定在波の発生を抑制する。また、定在波が発生したとしても、振幅の増大を抑制することが可能となる。
したがって、中空構造に起因する高調波の発生を抑制することが可能となる。よって、出力される信号波形の安定した高性能な半導体パッケージを実現することが可能となる。
特に、信号伝搬方向に位置する面が、電磁波の反射が大きくなるため定在波の発生に対する寄与が大きい。したがって、凹部の内側面のうち、半導体チップ内の信号伝搬方向に位置しており、かつ、対向する第１の面と第２の面とが、互いに平行でないことが望ましい。
もっとも、半導体チップ１０内の信号伝搬方向に位置しない面、例えば、図１のＣ面３０ｃやＤ面３０ｄであっても、高調波の発生に寄与する場合がある。したがって、本実施形態のように、半導体チップ１０内の信号伝搬方向に位置しない対向する２面も、平行でないことがより望ましい。
さらに、本実施形態では、加工性に優れたシリコン等の半導体材料をキャップ材２４として用いることで、小型化、低コスト化が実現される。また、本実施形態によれば、熱伝導率の高い金属の貫通電極をキャップ部に設けることにより、優れた排熱特性が得られる。
（第２の実施形態）
本実施形態の半導体パッケージは、凹部の内側面のうち、第１の面が第１の凹凸パターンを備え、第２の面が第２の凹凸パターンを備えること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図４は、本実施形態の半導体パッケージの模式図である。図４（ａ）が断面図、図４（ｂ）が上面図である。
半導体パッケージ２００のキャップ部２０の凹部２２の内側面は、Ａ面３０ａ、Ｂ面３０ｂ、Ｃ面３０ｃ、Ｄ面３０ｄで構成される。そして、内側面のうち、対向するＡ面（第１の面）３０ａとＢ面（第２の面）３０ｂとが互いに平行でない面となっている。そして、共に凹凸を備えた面であり、Ａ面３０ａが第１の凹凸パターンを備え、Ｂ面３０ｂが第２の凹凸パターンを備える。
Ａ面３０ａとＢ面３０ｂとは、図４（ｂ）中、点線矢印で示す半導体チップ内の信号伝搬方向、すなわち、電磁波の伝搬方向に位置する面である。いいかえれば、信号伝搬方向に交差する面である。
第１の凹凸パターン、第２の凹凸パターンともに、複数の突起部４０が信号の伝搬方向に伸長するパターンである。複数の突起部４０のパターンは、周期性を備えない。そして、第１の凹凸パターンと第２の凹凸パターンとが異なるパターンである。
本実施形態によれば、第１の実施形態同様、対向するＡ面３０ａとＢ面３０ｂとの間の距離を出来るだけ一定にしないことにより、電磁波が両面間で反射することに起因する定在波の発生を抑制する。また、定在波が発生したとしても、振幅の増大を抑制することが可能となる。
したがって、中空構造に起因する高調波の発生を抑制することが可能となる。よって、出力される信号波形の安定した高性能な半導体パッケージを実現することが可能となる。
なお、対向するＡ面３０ａとＢ面３０ｂとの間の距離をより不規則にして定在波の発生を抑制する観点から、第１の凹凸パターンと第２の凹凸パターンとが周期性を備えないことが望ましい。しかし、Ａ面３０ａとＢ面３０ｂとの間の距離が一定にならないのであれば、第１の凹凸パターンと第２の凹凸パターンとが周期性を備えていてもかまわない。
なお、対向するＡ面３０ａとＢ面３０ｂとの間の距離をより不規則にして定在波の発生を抑制する観点から、第１の凹凸パターンと第２の凹凸パターンとが異なるパターンであることが望ましい。しかし、Ａ面３０ａとＢ面３０ｂとの間の距離が一定にならないのであれば、第１の凹凸パターンと第２の凹凸パターンとが同一のパターンであってもかまわない。
（第３の実施形態）
本実施形態の半導体パッケージは、第１の面が第１の凹凸パターンを備え、第２の面が第２の凹凸パターンを備え、第１の凹凸パターンおよび第２の凹凸パターンが周期性を備えないランダムなパターンであること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図５は、本実施形態の半導体パッケージの模式図である。図５（ａ）が断面図、図５（ｂ）が上面図である。
キャップ部２０の凹部２２の内側面は、Ａ面３０ａ、Ｂ面３０ｂ、Ｃ面３０ｃ、Ｄ面３０ｄで構成される。そして、内側面のうち、対向するＡ面（第１の面）３０ａとＢ面（第２の面）３０ｂとが互いに平行でない面となっている。そして、Ａ面３０ａが第１の凹凸パターンを備え、Ｂ面３０ｂが第２の凹凸パターンを備える。
Ａ面３０ａとＢ面３０ｂとは、図５（ｂ）中、点線矢印で示す半導体チップ内の信号伝搬方向、すなわち、電磁波の伝搬方向に位置する面である。いいかえれば、信号伝搬方向に交差する面である。
第１の凹凸パターン、第２の凹凸パターンともに、ランダムなパターンとなっている。
また、本実施形態では、対向するＣ面３０ｃとＤ面３０ｄも、互いに平行でない。そして、共にランダムなパターンを備えている。
本実施形態によれば、第１の実施形態同様、対向するＡ面３０ａとＢ面３０ｂとの間の距離、および、対向するＣ面３０ｃとＤ面３０ｄとの間の距離を出来るだけ一定にしないことにより、電磁波が両面間で反射することに起因する定在波の発生を抑制する。また、定在波が発生したとしても、振幅の増大を抑制することが可能となる。
したがって、中空構造に起因する高調波の発生を抑制することが可能となる。よって、出力される信号波形の安定した高性能な半導体パッケージを実現することが可能となる。
（第４の実施形態）
本実施形態の半導体パッケージは、２個の異なる半導体チップ上に１個のキャップ部が設けられること、キャップ部上に設けられる絶縁層と、絶縁層上に設けられ、信号入力端子または信号出力端子と電気的に接続される配線層と、２個の異なる半導体チップを被覆する樹脂層を、さらに備えること以外は、第１ないし第３の実施形態と同様である。したがって、第１ないし第３の実施形態と重複する内容については記述を省略する。
図６は、本実施形態の半導体パッケージの模式断面図である。
半導体パッケージ４００には、第１の半導体チップ５０と、第２の半導体チップ６０とがパッケージングされている。第１および第２の半導体体チップ５０、６０は、例えば、それぞれ異なる周波数帯域の信号を処理する高周波用半導体チップ、例えばＭＭＩＣである。ＭＭＩＣは、例えば、マイクロ波帯信号のアナログ信号処理を行う回路として機能する。
半導体パッケージ４００では、第１の半導体チップ５０および第２の半導体チップ６０上にキャップ部７０が設けられている。キャップ部７０には、第１の半導体チップ５０との間に中空構造を形成する凹部５２が設けられている。また、キャップ部７０には、第２の半導体チップ６０との間に中空構造を形成する凹部６２が設けられている。
第１の半導体チップ５０および第２の半導体チップ６０は、それぞれ、第１の実施形態の半導体チップ同様、表面に信号入力端子と、信号出力端子を備えている。また、表面にグラウンド端子を備えている。
また、キャップ部７０は、第１の半導体チップ５０および第２の半導体チップ６０それぞれの信号入力端子、信号出力端子に電気的に接続される、２組の第１の貫通電極と第２の貫通電極が設けられている。
そして、キャップ部７０の凹部５２および凹部６２の内側面は、第１ないし第３の実施形態同様、凹部の内側面のうち、対向する第１の面と第２の面とが互いに平行でない。内側面の形状は、第１の半導体チップ５０と第２の半導体チップ６０とで異なっていてもかまわない。
第１の半導体チップ５０および第２の半導体チップ６０は、樹脂層７２で封止される。また、キャップ部７０上には、例えば、３層の絶縁層８２ａ、８２ｂ、８２ｃが設けられる。そして、例えば、３層の絶縁層８２ａ、８２ｂ、８２ｃそれぞれの上に、信号入力端子または信号出力端子と電気的に接続される３層の配線層８４ａ、８４ｂ、８４ｃが設けられる。
３層の絶縁層８２ａ、８２ｂ、８２ｃと３層の配線層８４ａ、８４ｂ、８４ｃが多層配線層８０を形成する。この多層配線層８０により、例えば、第１の半導体チップ５０と第２の半導体チップ６０との間の入出力配線を形成する。また、例えば、同一の樹脂層７２で封止される図示しない別の半導体チップや受動素子との電気的接続を行うことが可能となる。
絶縁層８２ａ、８２ｂ、８２ｃは、例えば、エポキシ樹脂等の絶縁性樹脂で形成される。
また、配線層８４ａ、８４ｂ、８４ｃは、例えば、金属で形成される。配線層８４ａ、８４ｂ、８４ｃそれぞれの接続、配線層８４ａと信号入力端子または信号出力端子との接続は、例えば、金属ビアによる。
本実施形態によれば、第１ないし第３の実施形態同様、キャップ部の中空構造に起因する高調波の発生を抑制することが可能となる。よって、出力される信号波形の安定した高性能な半導体パッケージを実現することが可能となる。
さらに、多層配線層８０により、任意のインピーダンス整合に適応する入出力配線の形成が可能になる。また、第１の半導体チップ５０と第２の半導体チップ６０と同一の樹脂層７２中に、別の半導体チップや受動素子を設けることにより、多機能でサイズの小さい半導体パッケージを実現することが可能となる。
次に、本実施形態の半導体パッケージの製造方法について説明する。本実施形態の半導体パッケージの製造方法は、ウェハに複数の第１および第２の貫通電極を形成する工程と、ウェハに内側面のうち、対向する第１の面および第２の面が互いに平行でない凹部を形成する工程と、ウェハ上に、表面に信号入力端子と信号出力端子を有する半導体チップを、信号入力端子が導電性の第１の接続部を介して電気的に第１の貫通電極に接続され、信号出力端子が導電性の第２の接続部を介して電気的に第２の貫通電極に接続され、凹部の間の少なくとも一部に空隙を有するよう実装する工程と、半導体チップが実装されたウェハをダイシングすることにより半導体チップを個別化する工程と、を備える。
図７は、本実施形態の半導体パッケージの製造方法を示す工程断面図である。
最初にキャップ部の形成について説明する。まず、高抵抗シリコンウェハ９０を準備する（図７（ａ））。ウェハ９０の厚さは、例えば、１００〜４００μｍ程度である。
次に、高抵抗シリコンウェハ０に、貫通電極形成用の貫通孔９２を形成する（図７（ｂ））。貫通孔の形成には、例えば、Ｄ−ＲＩＥ（Ｄｅｅｐ Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を用いる。例えば、通常のフォトリソグラフィーを用いてレジストをパターニングした後、ＳＦ６／Ｃ４Ｆ８系のガスを交互にマスフローコントローラからプロセスチャンバーに流しながらウェハをプラズマ処理する、いわゆるボッシュ法が適用可能である。
次に、高抵抗シリコンウェハ９０の、レジスト、およびフッ化物パッシベーション膜を除去する。その後、水蒸気酸化型の熱酸化炉により、１μｍの熱酸化膜（図示せず）をウェハ全面に形成する。次に、銅メッキを施すためのシード層（図示せず）を形成する。そして、貫通孔を形成した高抵抗シリコンウェハ９０にチタン（Ｔｉ）、銅（Ｃｕ）の順で、例えば、それぞれ、１００ｎｍ、１００ｎｍ厚みの金属薄膜（図示せず）をスパッタ法により成膜する。
次に、第１および第２の貫通電極２６、２８をＣｕ電解メッキにより形成する。メッキには、硫酸銅溶液を用いた電解メッキにより、Ｃｕを表面厚みで約５０μｍの厚みで形成し、基板表面の余分なＣｕ層は、機械的研削、及びリソグラフィーとエッチング工程を経て除去される。
次に、キャップ構造のＣｕ貫通電極における酸化防止のため、Ａｕバンプ形成前にＮｉを電解、あるいは無電界メッキにて約１μｍ形成し、更にその上部にＡｕをフラッシュメッキにて約０．１μｍ形成してバリアメタル層９４を形成する（図７（ｃ））。
次に、高抵抗シリコンウェハ９０にリソグラフィーとＲＩＥにより、凹部５２、６２を形成する（図３（ｅ））。凹部５２、６２の内側面のうち、対向する第１の面および第２の面が互いに平行とならないよう形成する。凹部の深さは、例えば５０μｍである。
第１の面と第２の面の形状は、例えば、上記第１ないし第３の実施形態で説明したいずれかの形状を適用することができる。例えば、複数の突起部４０が設けられる第２の実施形態の図４のパターンとする場合、２段階のＤ−ＲＩＥを用いて形成することが可能である。
この場合、最初の工程で、凹部を途中の深さまで形成し、次の工程で、深さの異なる２つの領域が形成されるようリソグラフィーおよびエッチングを行う。このようにして、複数の突起部４０がある第１および第２の面を備える凹部を形成することが可能である。
その他、ＤＴ−ＲＩＥ時のマスクパターンにより、第１または第３の実施形態の形状、ＤＴ−ＲＩＥ時のエッチング条件の最適化により、第３の実施形態の形状を形成することも可能である。
その後、第１および第２の半導体チップ５０、６０の信号入力端子１２および信号出力端子１４上に、Ａｕバンプ９６を形成する。バンプ９６の径と高さは、その後の工程における接合高さの制御の要求から決定される。バンプ９６の頂点までの高さは、例えば、約５０μｍに設定している。
その後、バリアメタル層９４上にＡｕ−Ｓｎペーストを約２０μｍ厚さで形成した後、Ａｕバンプを形成したチップをマウンターによりマウントし、リフロー炉によるリフロー工程により２５０℃〜３００℃の温度範囲にて接合を形成する。これにより、第１および第２の接続部が形成され、第１および第２の半導体チップ５０、６０が凹部５２、６２との間に空隙を備えた状態でウェハ９０上に実装される（図７（ｅ））。
なお、他に接続部の接合方法の選択肢として、ＡｕとＳｎ−Ａｇ−Ｃｕ系ハンダ、Ａｕ−Ａｕの超音波による接合、導電性高分子と金属間の反応を利用した接合、またキャップ部に形成された金属層とＭＭＩＣチップのパッド間の加熱接合等がある。
図８は、ウェハ９０と第１および第２の半導体チップ５０、６０の接合後のウェハレベルでの模式図である。本実施形態のように、凹部を加工したウェハ上に、ウェハレベルで第１および第２の半導体チップをマウントすることにより、半導体パッケージ製造の低コスト化および効率化を図ることが可能となる。
次に、ウェハ９０をダイシングすることにより、第１および第２の半導体チップ５０、６０を備えるパッケージを個別化する。その後、樹脂層７２によりこのパッケージ単体あるいは他品種の電子部品とともに、例えば、３インチ径のウェハ形状へと再構築される。
樹脂層７２の樹脂には、例えば、非感光性エポキシ樹脂、非感光性ポリイミド樹脂、非感光性フッ素系樹脂等の低誘電率樹脂を用いることが可能である。
その後、パッケージの上部に、公知のプロセスにより、３層の絶縁層８２ａ、８２ｂ、８２ｃと３層の配線層８４ａ、８４ｂ、８４ｃからなる多層配線層８０を形成する。この多層配線層８０は、再配線層とも称される。
以下、実施例について説明する。
（実施例１）
実施例１は、高抵抗シリコンを用いてキャップ部を形成したＸ帯周波数対応ＭＭＩＣチップのパッケージ構成例である。第１の実施形態の図１の構造を用いた。図９は、本実施例の入出力端子間の高周波信号の挿入損失に関する評価結果を示す図である。入力信号に対する応答を示している。
図３で示したような歪んだ応答波形は見られず、送受信系ともに良好な応答が保たれている。
（実施例２）
実施例２は、高抵抗シリコンを用いてキャップ部を形成したＸ帯周波数対応ＭＭＩＣチップのパッケージ構成例である。第２の実施形態の図４の構造を用いた。図１０は、本実施例の入出力端子間の高周波信号の挿入損失に関する評価結果を示す図である。入力信号に対する応答を示している。
図３で示したような歪んだ応答波形は見られず、送受信系ともに良好な応答が保たれている。
（実施例３）
実施例３は、高抵抗シリコンを用いてキャップ部を形成したＸ帯周波数対応ＭＭＩＣチップのパッケージ構成例である。第３の実施形態の図５の構造を用いた。図１１は、本実施例の入出力端子間の高周波信号の挿入損失に関する評価結果を示す図である。入力信号に対する応答を示している。
図３で示したような歪んだ応答波形は見られず、送受信系ともに良好な応答が保たれている。
（実施例４）
実施例４は、実施例１、２、３で形成されたパッケージを、いわゆる疑似ＳＯＣ技術を用いて更に集積度を高めた。そして、ＬＣＲ等、その他の電子部品と共に第４の実施形態で示したような再配線層を用いてワンチップモジュール化した。製造方法は、第４の実施形態と同様である。
図１１は、本実施例の入出力端子間の高周波信号の挿入損失に関する評価結果を示す図である。入力信号に対する応答を示している。
図３で示したような歪んだ応答波形は見られず、送受信系ともに良好な応答が保たれている。
上記実施形態および実施例以外にも、キャップ材、メッキ材料、封止用樹脂材料、入出力配線形成用樹脂材料、及び入出力配線用メタル材料、の選択は数多く、他の構成を持つ多層膜や、導電性有機樹脂材料、傾斜機能材料等においても、それぞれ設計上の用件を満足するモジュールの形成が可能であると考えられる。また、材料選択によっては、各種導電性膜をダマシンプロセス等によっても形成可能であり、本発明の適用範囲の広範性により、半導体チップについても、高周波用デバイスのみならず、ロジックデバイス、メモリデバイス、パワーデバイス、光デバイス、ＭＥＭＳデバイス、センサデバイス等、各種半導体チップへの幅広い応用が可能であるものと考えられる。
上記実施形態においては、キャップ部の材料となる半導体材料としてはシリコン（Ｓｉ）を例にとって説明したが、半導体材料は、シリコン（Ｓｉ）に限定されず、ゲルマニウム（Ｇｅ）などの他の単元素の半導体、または、炭化珪素（ＳｉＣ）や窒化ガリウム（ＧａＮ）、ガリウムヒ素（ＧａＡｓ）などの化合物半導体を用いることも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 半導体チップ
１２ 信号入力端子
１４ 信号出力端子
２０ キャップ部
２２ 凹部
２６ 第１の貫通電極
２８ 第２の貫通電極
３０ａ Ａ面
３０ｂ Ｂ面
３０ｃ Ｃ面
３０ｄ Ｄ面
８２ａ 絶縁層
８２ｂ 絶縁層
８２ｃ 絶縁層
８４ａ 配線層
８４ｂ 配線層
８４ｃ 配線層
９０ ウェハ
１００ 半導体パッケージ
２００ 半導体パッケージ
３００ 半導体パッケージ
４００ 半導体パッケージ

Claims (10)

  1. 信号入力端子と信号出力端子を有する半導体チップと、
    前記半導体チップ上に設けられ、前記半導体チップとの間に中空構造を形成する凹部と、前記信号入力端子と電気的に接続される第１の貫通電極と、前記信号出力端子と電気的に接続される第２の貫通電極を有するキャップ部と、を備え、
    前記凹部の内側面のうち、対向する第１の面と第２の面とが互いに平行でないことを特徴とする半導体パッケージ。
  2. 前記第１の面と前記第２の面が、前記半導体チップ内の信号伝搬方向に位置する面であることを特徴とする請求項１記載の半導体パッケージ。
  3. 前記第１の面が第１の凹凸パターンを有し、前記第２の面が第２の凹凸パターンを備えることを特徴とする請求項１または請求項２記載の半導体パッケージ。
  4. 前記第１の凹凸パターンと前記第２の凹凸パターンとが異なるパターンであることを特徴とする請求項３記載の半導体パッケージ。
  5. 前記第１の凹凸パターンおよび前記第２の凹凸パターンが周期性を備えないことを特徴とする請求項３または請求項４記載の半導体パッケージ。
  6. 前記キャップ部の少なくとも一部がシリコン（Ｓｉ）により形成されることを特徴とする請求項１ないし請求項５いずれか一項記載の半導体パッケージ。
  7. 前記第１および第２の貫通電極の少なくとも一部が銅（Ｃｕ）により形成されることを特徴とする請求項１ないし請求項６いずれか一項記載の半導体パッケージ。
  8. 前記半導体チップがＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）であることを特徴とする請求項１ないし請求項７いずれか一項記載の半導体パッケージ。
  9. 前記キャップ部上に設けられる絶縁層と、
    前記絶縁層上に設けられ、前記信号入力端子または前記信号出力端子と電気的に接続される配線層を、さらに備えることを特徴とする請求項１ないし請求項８いずれか一項記載の半導体パッケージ。
  10. ウェハに複数の第１および第２の貫通電極を形成し、
    前記ウェハに内側面のうち、対向する第１の面および第２の面が互いに平行でない凹部を形成し、
    前記ウェハ上に、表面に信号入力端子と信号出力端子を有する半導体チップを、前記信号入力端子が前記第１の貫通電極に電気的に接続され、前記信号出力端子が前記第２の貫通電極に電気的に接続され、前記凹部との間の少なくとも一部に空隙を有するよう実装し、
    前記半導体チップが実装された前記ウェハをダイシングすることにより前記半導体チップを個別化することを特徴とする半導体パッケージの製造方法。
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