TWI545892B - 半導體裝置和形成具有減少的電容性耦合和高ｃｍｒｒ的ｒｆ平衡－不平衡轉換器的方法 - Google Patents

半導體裝置和形成具有減少的電容性耦合和高ｃｍｒｒ的ｒｆ平衡－不平衡轉換器的方法 Download PDF

Info

Publication number
TWI545892B
TWI545892B TW100108685A TW100108685A TWI545892B TW I545892 B TWI545892 B TW I545892B TW 100108685 A TW100108685 A TW 100108685A TW 100108685 A TW100108685 A TW 100108685A TW I545892 B TWI545892 B TW I545892B
Authority
TW
Taiwan
Prior art keywords
wire
semiconductor device
coupled
substrate
capacitor
Prior art date
Application number
TW100108685A
Other languages
English (en)
Other versions
TW201206059A (en
Inventor
劉凱
羅勃特Ｃ 富萊
Original Assignee
史達晶片有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 史達晶片有限公司 filed Critical 史達晶片有限公司
Publication of TW201206059A publication Critical patent/TW201206059A/zh
Application granted granted Critical
Publication of TWI545892B publication Critical patent/TWI545892B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Description

半導體裝置和形成具有減少的電容性耦合和高CMRR的RF平衡-不平衡轉換器的方法
本發明大體上關於半導體裝置，且更特別地，關於一種半導體裝置和形成具有減少LC共振器間的電容性耦合及高共模拒斥比的射頻平衡-不平衡轉換器的方法。
半導體裝置係普遍地見於現代電子產品中。半導體裝置隨著電性元件的數量和密度而改變。離散型半導體裝置大體上包含一電性元件類型，例如發光二極體(LED)、小訊號電晶體、電阻器、電容器、電感器及功率金屬氧化物半導體場效電晶體(MOSFET)。整合型半導體裝置大體上包含成千上萬的電性元件。整合型半導體裝置範例包含微控制器、微處理器、電荷耦合裝置(CCD)、太陽能電池和數位微型反射鏡裝置(DMD)。
半導體裝置執行各式各樣的功能，例如高速計算、收發電磁波訊號、控制電子裝置、轉換太陽光成為電力和替電視顯示器產生視覺投影。半導體裝置係見於娛樂、通訊、電力轉換、網路、電腦及消費品領域中。半導體裝置也見於軍事應用、航空、汽車、工業控制及辦公室設備中。
半導體裝置利用半導體材料的電性特性。半導體材料的原子結構允許它的導電性受到施加電場或基極電流或透過摻雜製程來操縱。摻雜技術將雜質引入該半導體材料中以操縱並控制該半導體裝置的導電性。
一半導體裝置包含主動和被動電性結構。包含雙載子電晶體及場效電晶體的主動結構控制電流的流動。藉由改變摻雜水準及施加一電場或基極電流，該電晶體不是增進就是壓制該電流流動。包含電阻器、電容器和電感器的被動結構建立執行各種電性功能所需電壓和電流間的關係。該些主動和被動結構係電性連接以形成致能該半導體裝置來執行高速計算和其它有用功能的電路。
半導體裝置大體上係使用例如前端製程和後端製程的二複雜製程來製造，每一個製程可能涉及數百種步驟。前端製程涉及在一半導體晶圓表面上形成複數個晶粒。每一個晶粒典型地係一模一樣且包含由電性連接主動和被動元件所形成的電路。後端製程涉及自已完成晶圓中單粒化個別晶粒並封裝該晶粒以提供結構性支撐和環境上隔離。
半導體製程的一目標係製造更小半導體裝置。較小裝置典型地耗用較少電力，具有較高執行效率並可更有效率地被製造。此外，較小半導體裝置具有可期待更小末端產品的較小佔用空間。一較小晶粒尺寸可藉由改善該前端製程而產生具有較小且較高密度的主動和被動元件而得。後端製程可藉由改善電性相連和封裝材料來產生具有較小佔用空間的半導體裝置封裝。
半導體製程的另一目標係產生較高執行效率的半導體裝置。裝置執行效率增加可藉由形成能夠操作於較高速度下的主動元件而得。例如在射頻(RF)無線通訊的高頻應用中，整合被動元件(IPD)常常被納入該半導體裝置內。整合 被動元件範例包含電阻器、電容器和電感器。一典型射頻系統在一或更多半導體封裝中需要多個整合被動元件以執行所需電性功能。
一射頻平衡-不平衡轉換器在無線通訊系統中係一重要元件。該射頻平衡-不平衡轉換器被用以利用適當的阻抗轉換公式將例如來自一功率放大器或收發器的差動訊號轉換成單端訊號。該平衡-不平衡轉換器壓抑電性雜訊，執行阻抗轉換及匹配，並透過電磁耦合來極小化共模(雜訊、隨機雜訊或其它電性干擾)。
一傳統平衡-不平衡轉換器10係示於圖1，具有導線或線圈12互相捲繞或與導線或線圈14交錯以增加該些電感器間的交互耦合。導線12具有耦接至平衡埠16和18的第一和第二末端接頭。電容器20係耦接於埠16和18間。該電感器12和電容器20構成一第一LC(電感器和電容器)共振器。導線14具有耦接至不平衡埠24和埠26(接地端)的第一和第二末端接頭。電容器28係耦接於埠24和26。該中央分接頭30和導線32供應一直流偏壓至平衡埠16和18。該電感器14和電容器28構成一第二電感電容共振器。
該射頻平衡-不平衡轉換器執行效率的優勢係共模拒斥比(CMRR)。一不當共模拒斥比導致電源供應調變和接收電路內例如該低雜訊放大器的自我混合。例如一功率放大器的電性裝置的諧波響應時常以共模形式存在。為了減少不要的諧波響應，在該射頻平衡-不平衡轉換器中期待一高共模拒斥比。
一高共模拒斥比可能難以在圖1所示配置中得到，尤其是在較高頻下，部分起因於該電感電容共振器12和20及該電感電容共振器14和28間的電容性耦合之故。電感電容共振器中的電流係由共同電感所耦合。至該不平衡電感電容共振器的輸入訊號感應出該平衡電感電容共振器內的電流，反之亦然。理想上，施加至該平衡埠16和18的共模訊號引起相等但相反電流流入電感器14，且沒有訊號被傳送至該不平衡埠24。為了補償，該射頻平衡-不平衡轉換器尺寸被製造的相當大以提供強磁性耦合。該些電感電容共振器間的耦合係數典型地被製造與實際一樣大，例如，大於0.6，以得到所需的磁性耦合。此外，該些電感電容共振器間的耦合被製造的大以提供較大頻寬。
然而，電感電容共振器間的寄生電容性耦合讓該共模訊號洩至該不平衡埠，尤其是在較高頻下。儘管具有交錯式導線的較大平衡-不平衡轉換器具有某些優勢，也就是製程變化上的穩健性以及改善的頻寬、帶通響應、匹配、載入品質、電阻性損失及插入損失，但它也消耗晶粒面積，其增加該製程的成本、減少平衡並增加電容性耦合而降低共模拒斥比。
存在對具有減少電容性耦合和高共模拒斥比的射頻平衡-不平衡轉換器的需求。據此，在一實施例中，本發明係一種半導體裝置，該半導體裝置包括一基板和形成於該基板上的平衡-不平衡轉換器。該平衡-不平衡轉換器包含被捲繞以展示具有耦接至該半導體裝置的第一接頭的第一末端及耦接至該半導體裝置的第二接頭的第二末端的電感特性的一第一導線。一第一電容器係耦接於該第一導線的第一及第二末端之間。該平衡-不平衡轉換器進一步包含被捲繞以展示具有耦接至該半導體裝置的第三接頭的第一末端及耦接至該半導體裝置的第四接頭的第二末端的電感特性的一第二導線。該第一導線係完全形成於該第二導線內。一第二電容器係耦接於該第二導線的第一及第二末端之間。
在另一實施例中，本發明係一種半導體晶粒，該半導體晶粒包括一基板和形成於該基板上且被捲繞以展示具有耦接至該半導體裝置的第一接頭的第一末端及耦接至該半導體裝置的第二接頭的第二末端的電感特性的一內部導線。一外部導線係形成於該基板上且被捲繞以展示具有耦接至該半導體裝置的第三接頭的第一末端及耦接至該半導體裝置的第四接頭的第二末端的電感特性。該內部導線係形成於該外部導線內。
在另一實施例中，本發明係一種半導體裝置，該半導體裝置包括一基板和形成於該基板上的第一電感器。一第二電感器係形成於該基板上。該第一電感器係形成於該第二電感器內。
在另一實施例中，本發明係一種形成一半導體晶粒的方法，該方法包括下列步驟：提供一基板、在該基板上形成一捲繞的內部導線以展示具有耦接至該半導體裝置的第一接頭的第一末端及耦接至該半導體裝置的第二接頭的第二末端的電感特性、及在該基板上形成一捲繞的外部導線以展示具有耦接至該半導體裝置的第三接頭的第一末端及耦接至該半導體裝置的第四接頭的第二末端的電感特性。該內部導線係形成於該外部導線內。
本發明係描述於參考該些圖形進行下列說明的一或更多實施例中，其中，類似編號代表相同或類似構件。儘管本發明以就取得本發明目的的最佳模式做說明，然而熟知此項技術之人士要理解的是，想要涵蓋可能包含於下列揭示和圖式所支持的所附申請專利範圍和它們等效例所定義的本發明精神和範圍內的替代例、修改例及等效例。
半導體裝置大體上係使用二複雜製程來製造：前端製程和後端製程。前端製程涉及在一半導體晶圓表面上形成複數個晶粒。該晶圓上的每一個晶粒內含主動和被動電性元件，其係電性連接以形成功能性電性電路。如電晶體和二極體的主動電性元件具有控制電流流動的能力。如電容器、電感器、電阻器和變壓器的被動電性元件建立用以執行電性電路功能所需的電壓和電流間的關係。
被動和主動元件係由包含摻雜、沉積、微影成像、蝕刻和平坦化的一系列製程步驟來形成於該半導體晶圓表面上。摻雜藉由如離子植入或熱擴散的技術將雜質引入該半導體材料中。該摻雜製程改變主動裝置內的半導體材料的導電性，轉換該半導體材料成為一絕緣體、導體，或動態地改變該半導體材料導電性以回應一電場或基極電流。電晶體內含用以依據該電場或基極電流的應用來致能該電晶體以增進或限制電流流動所需而安排的不同摻雜類型和程度的區域。
主動和被動元件係由具有不同電性特性的材料層所形成。該些層可藉由以沉積材料類型所部分決定的各種沉積技術來形成。例如，薄膜沉積可涉及化學氣相沉積(CVD)、物理氣相沉積(PVD)、電鍍和無電鍍製程。每一層大體上被圖案化以形成主動元件、被動元件或元件間的電性連接的各部分。
該些層可使用微影成像技術來進行圖案化，其涉及將如光阻劑的感光材料沉積覆蓋在欲圖案化層上。使用光使一圖案自一光罩轉移至光阻劑。使用一溶劑將遇到光的光阻劑圖案部分移除，露出圖案化的下層部分。將剩餘光阻劑移除，留下一圖案化層。或者，一些材料類型係藉由使用例如無電鍍和電鍍技術將該材料直接沉積至前一沉積/蝕刻製程所形成的區域或孔隙中。
沉積一薄膜材料於一現存圖案上可擴大下面圖案並產生不均勻平坦表面。產生較小且更密地包裝的主動和被動元件需要一均勻平坦表面。平坦化可被使用以移除來自該晶圓表面的材料並產生一均勻平坦表面。平坦化涉及以一拋光片來拋光該晶圓表面。一研磨材料和腐蝕性化學藥品係於拋光期間添加至該晶圓表面。該化學藥品的研磨和腐蝕動作的結合式機械動作移除任何不規擇拓樸，產生一均勻平坦表面。
後端製程指切割或單粒化該完成晶圓成為個別晶粒，接著封裝該晶粒以提供結構支撐和環境隔離。為了單粒化該晶粒，該晶圓係沿著所謂切割道或劃線的晶圓無功能區域來劃線並切斷。使用一雷射切割工具或鋸子來單粒化該晶圓。在單粒化後，該個別晶粒被安裝至包含接腳或接觸墊片以與其它系統元件互相連接的封裝基板。形成於該半導體晶粒上的接觸墊片接著被連接至該封裝內的接觸墊片。可利用銲接凸塊、短柱凸塊、導電膏或接線來製造該些電性連接。一密封劑或其它密封材料係沉積於該封裝上以提供物理性支撐和電性隔離。該完成封裝接著被插入至一電性系統中，且該半導體裝置的功能可由其它系統元件利用之。
圖2說明具有內含複數個半導體封裝安裝於它表面上的晶片載體基板或印刷電路板(PCB)52的電子裝置50。電子裝置50可具有一半導體封裝類型或多種半導體封裝類型，視應用而定。基於說明的目的，圖2顯示不同半導體封裝類型。
電子裝置50可為使用該些半導體封裝來執行一或更多電性功能的獨立系統。或者，電子裝置50可以是一較大系統的子元件。例如，電子裝置50可以是一圖形卡、網路介面卡或可插入至一電腦的其它訊號處理卡。該半導體封裝可包含微處理器、記憶體、特殊用途積體電路(ASIC)、邏輯電路、類比電路、射頻電路、離散裝置或其它半導體晶粒或電性元件。
在圖2中，印刷電路板52提供一總基板以提供安裝於該印刷電路板上的半導體封裝結構上的支撐和電性連接。訊號導線54係使用蒸鍍、電鍍、無電鍍、網印或其它合適金屬沉積製程來形成於一表面上或印刷電路板52的各層內。訊號導線54提供該些半導體封裝、安裝元件及其它外部系統元件的每一個間的電性通訊。導線54也提供電力和接地連接給該些半導體封裝中的每一個。
在一些實施例中，一半導體裝置具有二封裝層級。第一層級封裝係用於機械性及電性附接該半導體晶粒至一中間載體的技術。第二層級封裝涉及機械性及電性附接該中間載體至該印刷電路板上。在其它實施例中，一半導體裝置可以只具有該第一層級封裝，其中，該晶粒係機械性及電性地直接安裝至該印刷電路板上。
基於說明目的，包含打線封裝56及覆晶封裝58的一些第一層級封裝類型係示於印刷電路板上。此外，包含球狀柵格陣列(BGA)60、凸塊晶片載體(BCC)62、雙列式封裝(DIP)64、平面柵格陣列(LGA)66、多晶片模組(MCM)68、四邊扁平無接腳封裝(QFN)70和四邊扁平封裝72的一些第二層級封裝類型係顯示安裝於印刷電路板52上。依據系統需求，可將利用任何第一和第二層級封裝型結合所架構的任何半導體封裝結合及其它電子元件連接至印刷電路板52。在一些實施例中，電子裝置50包含單一附接半導體封裝，而其它實施例需要多個互連封裝。藉由結合單一基板上的一或更多半導體封裝，製造商可整合預先製造元件至電子裝置和系統中。因為該些半導體封裝包含複雜功能、電子裝置可使用較便宜元件及有效率製程來製造之。產生的裝置較不會失敗且製造費用也較少，因而對於消費者而言產生一較低成本的結果。
圖3a至圖3c顯示示範性半導體封裝。圖3a說明安裝於印刷電路板52上的雙列式封裝64的進一步細節。半導體晶粒74包含一作用區，內含配置成形成於該晶粒內並根據該晶粒的電性設計來電性互連的主動裝置、被動裝置、導電層及介電層的類比或數位電路。例如，該電路可包含一或更多電晶體、二極體、電感器、電容器、電阻器和形成於該半導體晶粒74的作用區內的其它電路構件。接觸墊片76係例如鋁(Al)、銅(Cu)、錫(Sn)、鎳(Ni)、金(Au)或銀(Ag)的一或更多導電材料層，且被電性連接至形成於半導體晶粒74內的電路構件。在雙列式封裝64的組合其間，半導體晶粒74係使用一金矽共熔合金層或例如熱環氧化物或環氧樹脂的黏性材料來安裝至一中間載體78。該封裝本體包含例如聚合物或陶瓷的絕緣封裝材料。導體接腳80或接線82提供半導體晶粒74及印刷電路板52間的電性互連。密封劑84係沉積覆蓋於該封裝上，藉由阻止濕氣及微粒進入該封裝並污染晶粒74和接線82而提供環境保護。
圖3b說明安裝於印刷電路板52上的凸塊晶片載體62的進一步細節。半導體晶粒88係使用一底膠或環氧樹脂黏性材料92來安裝於載體90上。接線94提供接觸墊片96和98間的第一層級封裝內連線。密封化合物或密封劑100係沉積於半導體晶粒88和接線94上，以提供該裝置物理支撐和電性隔離。接觸墊片102係使用例如電鍍或無電鍍的合適金屬沉積製程來形成於印刷電路板的表面上，以阻止氧化作用。接觸墊片102係電性連接至印刷電路板52中的一或更多訊號導線54。凸塊104係形成於凸塊晶片載體62的接觸墊片98及印刷電路板52的接觸墊片102之間。
在圖3c中，利用一覆晶型第一層級封裝技術將半導體晶粒58面向下地安裝至中間載體106。半導體晶粒58的作用區108包含配置成根據該晶粒的電性設計所形成的主動裝置、被動裝置、導電層及介電層的類比或數位電路。例如，該電路可包含一或更多電晶體、二極體、電感器、電容器、電阻器和在作用區108內的其它電路構件。半導體晶粒58係透過凸塊110來電性且機械性地連接至載體106。
球狀柵格陣列60係利用一球狀柵格陣列型第二層級封裝技術，使用凸塊112來電性且機械性地連接至印刷電路板52。半導體晶粒58係透過凸塊110、訊號線114和凸塊112來電性連接至印刷電路板52中的訊號導線54。一密封化合物或密封劑116係沉積於半導體晶粒58和載體106上，以提供該裝置物理支撐和電性隔離。該覆晶半導體裝置提供自半導體晶粒58上的主動裝置至印刷電路板52上的導線的短導電路徑，用以減少訊號傳送距離、降低電容並改善整體電路執行效率。在另一實施例中，該半導體晶粒58可使用覆晶型第一層級封裝技術而不使用中間載體106來機械性且電性地直接連接至印刷電路板52。
與圖2和圖3a-3c有關的半導體晶粒或封裝120被顯示在圖4中，其具有如矽(Si)、鍺、砷化鎵(GaAs)、玻璃、低溫共燒陶瓷(LTCC)、印刷電路板的基底材料或其它主體半導體材料所製造的半導體基板122作為結構支撐。一作用區124係形成於該半導體基板122的頂部表面上。作用區124包含類比或數位電路，配置成形成於該晶粒內並根據該晶粒的電性設計和功能來電性互連的主動裝置、被動裝置、導電層及介電層。例如，該電路可包含一或更多電晶體、二極體、電感器、電容器、電阻器和形成於該半導體晶粒74的作用區內以配置類比電路或數位電路的其它電路構件。半導體晶粒122也包含例如薄膜電感器、電容器和電阻器的一或更多整合被動元件以提供射頻訊號處理。作用區124約佔用半導體晶粒120的整體厚度或高度H1的5-10%。在一實施例中，半導體晶粒120佔用一0.8毫米(mm)乘0.45毫米的面積。可使用覆晶、打線或內連線接腳將半導體晶粒120電性連接至其它裝置。
內含複數個整合被動元件的半導體裝置可被使用於高頻應用中，例如，微波雷達、電信系統、無線收發器、電子開關和執行射頻電性功能的其它裝置。該些整合被動元件提供電性特性曲線給例如平衡-不平衡轉換器、共振器、高通濾波器、低通濾波器、帶通濾波器(BPF)、對稱性高品質共振變壓器、匹配網路、射頻耦合器和調諧電容器的電路功能。例如，該些整合被動元件可充當前端無線射頻元件，其可被放置於該該天線及收發器之間。該平衡-不平衡轉換器抑制電性雜訊，提供自單端至差動埠的模式轉換，執行阻抗轉換及匹配，並透過電磁耦合來極小化共模雜訊。在一些應用中，多個平衡-不平衡轉換器係形成覆蓋於一共同基板上，以允許多頻帶操作。例如，二或更多平衡-不平衡轉換器被使用於行動電話或其它全球行動通訊系統的四頻帶中，每一個平衡-不平衡轉換器專供該四頻帶裝置的一頻帶操作使用。一典型射頻系統在一或更多半導體封裝中需要多個整合被動元件和其它高頻電路，以執行所需電性功能。該無線應用可為使用例如寬頻分碼多重存取(WCDMA)頻帶(個人通訊系統頻帶、IMT頻帶、低頻帶)和全球行動通訊系統(GSM)頻帶(低頻帶及高頻帶)的多頻帶操作的蜂巢式電話。
圖5說明使用一射頻積體電路(RFIC)128的無線通訊系統126。射頻積體電路128包含一射頻平衡-不平衡轉換器充當整體整合於單一半導體晶粒120的基板122上的整合被動元件。該射頻平衡-不平衡轉換器可操作於各種頻率範圍，例如1.71-1.91或5.15-5.83千兆赫(GHz)。射頻積體電路128接收不平衡埠130上的射頻訊號並提供一平衡差動射頻訊號至埠134和136上的功率放大器(PA)和收發器132。功率放大器和收發器132放大傳輸用的射頻訊號並以全雙工方式接收射頻訊號，再濾波和調整該些訊號以供進一步處理。
隨著越來越重視無線消費品的小型化，不管是使用晶片上被動元件或是做為獨立的整合被動元件，都有將射頻平衡-不平衡轉換器變壓器整合至一共同封裝的趨勢。因其具有共同形式因素和低成本之故，將該些整合被動元件整合於射頻積體電路128內特別吸引人。該些整合被動元件也具有超過晶片上被動元件的執行效率優勢。
射頻積體電路128的進一步細節係示於具有使用電感電容共振器來配置的整合式射頻平衡-不平衡轉換器140的圖6中。一導線或線圈142被捲繞以展示電感特性，且包含耦接至埠144和埠146的第一和第二末端接頭。在一實施例中，埠144係一單端不平衡埠，且埠146係一接地端。或者，埠146係一單端不平衡埠，且埠144係該接地端。導線142係形成一多邊形、圓形或橢圓形外形，具有20微米(μm)線寬及10微米間距或空隔。一電感器142及電容器148構成一第一電感電容共振器。
另一導線或線圈150被捲繞以展示電感特性，且包含耦接至平衡埠152和154的第一和第二末端接頭。導線150係環繞著導線142而形成，以使導線142(內部導線)主要或實際上係放置於導線150(外部導線)內部，具有間隔D1=50微米以減少該些導線間的電感性耦合和電容性耦合兩者。換言之，導線142的捲繞部分的全部部件係完全放置於導線150的捲繞部分的全部部件內，如圖6所示。所形成的導線150可具有一多邊形、圓形或橢圓形外形及20微米線寬和10微米間距或空隔。一電容器156係耦接於平衡埠152 及154之間。該電感器150及電容器156構成一第二電感電容共振器。
圖7顯示具有電感器142和150及電容器148和156的射頻平衡-不平衡轉換器140的電性示意圖。該些電感器142和150被捲繞以於該些電感器之間產生用於一窄頻帶響應，例如耦合係數k=0.2至0.45的相當小的磁性耦合。該電感性耦合強度可藉由改變該二線圈間的距離D1來調整。
在另一實施例中，一整合射頻平衡-不平衡轉換器170係示於使用電感電容共振器所配置的圖8中。一導線或線圈172被捲繞以展示電感特性，且包含耦接至平衡埠172和176的第一和第二末端接頭。導線172係形成一多邊形、圓形或橢圓形外形，具有20微米(μm)線寬及10微米間距或空隔。一電容器178係耦接於平衡埠174及176之間。該中央分接頭180提供透過電容器178至埠174和176的直流偏壓。該直流偏壓係由電源匯流排182所供應，經過導線184到達中央分接頭180。電容器178可被分割成連接至中央分接頭180的兩部件。藉由使該二分割電容器輕微地不平衡，該平衡可被最佳化。該電感器142及電容器148構成一第一電感電容共振器。
另一導線或線圈190被捲繞以展示電感特性，且包含耦接至埠192和埠194的第一和第二末端接頭。在一實施例中，埠192係一單端不平衡埠，且埠194係一接地端。或者，埠194係一單端不平衡埠，且埠192係該接地端。導線190係形成於導線172內，以使導線190(內部導線)主要或實際上係放置於導線172(外部導線)內部，具有間隔D2=50微米以減少該些導線間的電感性耦合和電容性耦合兩者。換言之，導線190的捲繞部分的全部部件係完全放置於導線172的捲繞部分的全部部件內，如圖8所示。所形成的導線190可具有一多邊形、圓形或橢圓形外形及20微米線寬和10微米間距或空隔。一電容器196係耦接於埠192及埠194之間。該電感器190及電容器196構成一第二電感電容共振器。
該射頻平衡-不平衡轉換器的價值指數可表示為該輸入及輸出反射損失、插入損失和該差動埠的平衡(振幅和相位)。在該射頻平衡-不平衡轉換器中的共模拒斥比高度相關於該平衡。在例如低雜訊放大器的接收器電路中，共模訊號產生電源供應調變和自我混合。在發射器中，偶階諧波典型地出現於該共模輸出中。可期待阻擋該些諧波以維持高線性和電磁相容性。
既然該共模偏壓連接並未理想地隔離，至該偏壓供應器的射頻耦合可在該平衡接頭處引入一共模成分。在較高輸出功率處，接近該放大器的壓抑點處，該輸出頻譜中的偶諧波成分也被引入該共模中。據此，一高共模拒斥比對於自該射頻平衡-不平衡轉換器中移除共模訊號係重要的。
該插入損失或差動模式增益係自該不平衡埠分散至該差動埠的功率測量值，如同公式(1)所給予。
該射頻平衡-不平衡轉換器共模增益(反轉該共模拒斥比)係自該不平衡埠分散至該共模埠的功率測量值，如同公式(2)所給予。
該射頻平衡-不平衡轉換器的平衡特性曲線係以S參數表示。對於輸入至該不平衡埠的射頻輸入訊號而言，振幅及相位差係於該些平衡埠間進行測量並以來自公式(1)和(2)的共模和差動模增益而論的公式(3)和(4)來表示為：
由公式(3)及(4)中，在S21接近S31時，該共模增益接近零，也就是高共模拒斥比。該振幅平衡被最佳化且該二輸出間的相位差係180度。因此，高共模拒斥比係與最佳化振幅和相位平衡特性曲線直接有關。
表格1顯示說明習知圖1的射頻平衡-不平衡轉換器配置(交錯式導線)及圖6本發明實施例的射頻平衡-不平衡轉換器配置(內部和外部導線)間的差異的各種參數比較圖。
圖9顯示的是以分貝表示的共模增益相對於以千兆赫表示的頻率波形圖。針對圖6本發明實施例的射頻平衡-不平衡轉換器配置(內部和外部導線)，線200代表量測共模增益，而線202代表模擬共模增益。注意，例如1.81千兆赫的帶通中的共模拒斥比係約-35.0分貝，其約高於習知圖1約射頻平衡-不平衡轉換器配置(交錯式導線)10分貝。增加的共模拒斥比係部分貢獻於本發明配置中使用內部和外部導線而減少的電容性耦合。
儘管已詳述本發明一或更多實施例，然而熟習該項技術者將理解到，該些實施例的修改可被進行而不偏離下列申請專利範圍所述的本發明範圍。
10‧‧‧射頻平衡-不平衡轉換器
12‧‧‧導線或線圈
14‧‧‧導線或線圈
16‧‧‧埠
18‧‧‧埠
20‧‧‧電容器
24‧‧‧埠
26‧‧‧埠
28‧‧‧電容器
30‧‧‧中央分接頭
32‧‧‧導線
50‧‧‧電子裝置
52．．．印刷電路板
54．．．導線
56．．．打線封裝
58．．．覆晶封裝
60．．．球狀柵格陣列
62．．．凸塊晶片載體
64．．．雙列式封裝
66．．．平面柵格陣列
68．．．多晶片模組
70．．．四邊扁平無接腳封裝
72．．．四邊扁平封裝
74．．．半導體晶粒
76．．．接觸墊片
78．．．中間載體
80．．．導體接腳
82．．．接線
84．．．密封劑
88．．．半導體晶粒
90．．．載體
92．．．底膠或環氧樹脂黏性材料
94．．．接線
96．．．接觸墊片
98．．．接觸墊片
100．．．密封化合物或密封劑
102．．．接觸墊片
104．．．凸塊
106．．．中間載體
108．．．作用區
110．．．凸塊
112．．．凸塊
114．．．訊號線
116．．．密封化合物或密封劑
120．．．半導體晶粒或封裝
122．．．半導體基板
124．．．作用區
126．．．無線通訊系統
128．．．射頻積體電路
130．．．埠
132．．．收發器
134．．．埠
136．．．埠
140．．．整合式射頻平衡-不平衡轉換器
142．．．導線或線圈
144．．．埠
146．．．埠
148．．．電容器
150．．．導線或線圈
152．．．埠
154‧‧‧埠
156‧‧‧電容器
170‧‧‧整合式射頻平衡-不平衡轉換器
172‧‧‧導線
174‧‧‧埠
176‧‧‧埠
178‧‧‧電容器
180‧‧‧中央分接頭
182‧‧‧電源匯流排
184‧‧‧導線
190‧‧‧導線或線圈
192‧‧‧埠
194‧‧‧埠
196‧‧‧電容器
200‧‧‧代表量測共模增益的線
202‧‧‧代表模擬共模增益的線
圖1係具有第一和第二互相捲繞線圈的傳統平衡-不平衡轉換器。
圖2說明具有不同類型封裝安裝於它表面的印刷電路板。
圖3a至圖3c說明安裝至該印刷電路板的代表性半導體封裝的進一步細節。
圖4說明具有形成於該作用表面上的整合被動元件的 半導體晶粒。
圖5說明具有連接至功率放大器和收發器的整合射頻平衡-不平衡轉換器的無線通訊系統。
圖6說明該整合射頻平衡-不平衡轉換器的進一步細節。
圖7說明該射頻平衡-不平衡轉換器的示意電路圖。
圖8說明該整合射頻平衡-不平衡轉換器的另一實施例。
圖9係該整合射頻平衡-不平衡轉換器的共模增益對頻率的波形圖。
140．．．整合式射頻平衡-不平衡轉換器
142．．．導線或線圈
144．．．埠
146．．．埠
148．．．電容器
150．．．導線或線圈
152．．．埠
154．．．埠
156．．．電容器

Claims (15)

  1. 一種半導體裝置，包括：一基板；及一形成於該基板上的平衡-不平衡轉換器，該平衡-不平衡轉換器包含：(a)以線圈捲繞以展示具有電感特性的一第一導線，其第一末端耦接至該半導體裝置的第一接頭且其第二末端耦接至該半導體裝置的第二接頭，(b)耦接於該第一導線的第一末端及第二末端之間的一第一電容器，其中該第一電容器和該第一導線形成一第一電感器和電容器(LC)共振器，(c)以線圈捲繞以展示具有電感特性的一第二導線，其第一末端耦接至該半導體裝置的第三接頭且其第二末端耦接至該半導體裝置的第四接頭，該第一導線係完全形成於該第二導線內，並與該第二導線相隔有一個距離，以降低電感性和電容性耦合，及(d)耦接於該第二導線的第一末端及第二末端之間的一第二電容器，其中該第二電容器和該第二導線形成一第二電感器和電容器(LC)共振器。
  2. 如申請專利範圍第1項之半導體裝置，其中該第一導線及該第二導線係相隔50微米。
  3. 如申請專利範圍第1項之半導體裝置，其中該第一導線及該第二導線每一個皆具有一橢圓形、圓形或多邊形外形。
  4. 如申請專利範圍第1項之半導體裝置，其中，該第一導線及該第二導線具有介於0.2至0.45之間的一耦合係數。
  5. 如申請專利範圍第1項之半導體裝置，進一步包含：一中央分接頭，耦接於該第二導線的第一末端及第二末端之間；及一直流偏壓，耦接至該中央分接頭。
  6. 一種半導體裝置，包括：一基板；及一形成於該基板上的平衡-不平衡轉換器，該平衡-不平衡轉換器包含：(a)形成於該基板上且被捲繞以展示具有電感特性的一內部導線，其第一末端耦接至該半導體裝置的第一接頭且其第二末端耦接至該半導體裝置的第二接頭，及(b)形成於該基板上且被捲繞以展示具有電感特性的一外部導線，其第一末端耦接至該半導體裝置的第三接頭且其第二末端耦接至該半導體裝置的第四接頭，該內部導線係形成於該外部導線內，並與該外部導線相隔一個距離，以降低電容性和電感性耦合，其中該第一接頭、該第二接頭、該第三接頭或該第四接頭其中之一者係一接地端。
  7. 如申請專利範圍第6項之半導體裝置，其中該內部導線及該外部導線係相隔50微米。
  8. 如申請專利範圍第6項之半導體裝置，其中該內部導線及該外部導線每一個皆具有一橢圓形、圓形或多邊形外形。
  9. 如申請專利範圍第6項之半導體裝置，進一步包含耦接於該外部導線的第一末端及第二末端之間的一中央分接頭。
  10. 如申請專利範圍第9項之半導體裝置，進一步包含耦接至該中央分接頭的一直流偏壓。
  11. 一種形成一半導體裝置的方法，包括：提供一基板；在該基板上形成一內部導線，其係被捲繞以展示電感特性，其第一末端耦接至該半導體裝置的第一接頭且其第二末端耦接至該半導體裝置的第二接頭；在該基板上形成一外部導線，其係被捲繞以展示電感特性，其第一末端耦接至該半導體裝置的第三接頭且其第二末端耦接至該半導體裝置的第四接頭；及藉由將該內部導線形成於該外部導線內並與該外部導線相隔50微米的距離，藉以降低電容性和電感性耦合來增加共模拒斥比(CMRR)。
  12. 如申請專利範圍第11項之方法，進一步包含：在該基板上形成耦接於該內部導線的第一末端及第二末端之間的一第一電容器；及在該基板上形成耦接於該外部導線的第一末端及第二末端之間的一第二電容器。
  13. 如申請專利範圍第11項之方法，進一步包含：提供耦接於該外部導線的第一末端及第二末端之間的一中央分接頭；及 連接一直流偏壓至該中央分接頭。
  14. 如申請專利範圍第11項之方法，其中該內部導線及該外部導線具有介於0.2至0.45之間的一耦合係數。
  15. 如申請專利範圍第11項之方法，其中該CMRR約為-35.0分貝。
TW100108685A 2010-03-30 2011-03-15 半導體裝置和形成具有減少的電容性耦合和高ｃｍｒｒ的ｒｆ平衡－不平衡轉換器的方法 TWI545892B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/750,555 US8269575B2 (en) 2010-03-30 2010-03-30 Semiconductor device and method of forming RF balun having reduced capacitive coupling and high CMRR

Publications (2)

Publication Number Publication Date
TW201206059A TW201206059A (en) 2012-02-01
TWI545892B true TWI545892B (zh) 2016-08-11

Family

ID=44697588

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100108685A TWI545892B (zh) 2010-03-30 2011-03-15 半導體裝置和形成具有減少的電容性耦合和高ｃｍｒｒ的ｒｆ平衡－不平衡轉換器的方法

Country Status (4)

Country Link
US (2) US8269575B2 (zh)
CN (1) CN102208903B (zh)
SG (1) SG174700A1 (zh)
TW (1) TWI545892B (zh)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8269575B2 (en) * 2010-03-30 2012-09-18 Stats Chippac, Ltd. Semiconductor device and method of forming RF balun having reduced capacitive coupling and high CMRR
EP2656433B1 (en) * 2010-12-23 2018-08-08 Marvell World Trade Ltd. Figure 8 balun
US9270342B2 (en) 2011-12-16 2016-02-23 Qualcomm Incorporated System and method for low loss wireless power transmission
EP2669906B1 (en) * 2012-06-01 2018-08-29 Nxp B.V. An integrated circuit based transformer
US8552828B1 (en) 2012-09-07 2013-10-08 Infineon Technologies Ag System and method for a coreless transformer
FI124914B (fi) 2012-09-21 2015-03-31 Stora Enso Oyj Monipuolinen ja luotettava älypakkaus
US9330832B2 (en) * 2013-02-13 2016-05-03 Nokia Technologies Oy Integrated transformer balun with enhanced common-mode rejection for radio frequency, microwave, and millimeter-wave integrated circuits
US9705478B2 (en) 2013-08-01 2017-07-11 Qorvo Us, Inc. Weakly coupled tunable RF receiver architecture
US9748905B2 (en) * 2013-03-15 2017-08-29 Qorvo Us, Inc. RF replicator for accurate modulated amplitude and phase measurement
US9899133B2 (en) 2013-08-01 2018-02-20 Qorvo Us, Inc. Advanced 3D inductor structures with confined magnetic field
US9106204B2 (en) * 2013-06-10 2015-08-11 Avago Technologies General Ip (Singapore) Pte. Ltd. Four LC element balun
CN103716010B (zh) * 2013-12-30 2017-11-17 宇龙计算机通信科技(深圳)有限公司 一种巴伦电路及终端
TWI560839B (en) * 2014-04-16 2016-12-01 Realtek Semiconductor Corp Semiconductor device with inductor-capacitor resonant circuit
CN105023914B (zh) * 2014-04-24 2018-02-09 瑞昱半导体股份有限公司 电感电容谐振电路的半导体装置
JP2016058773A (ja) 2014-09-05 2016-04-21 ルネサスエレクトロニクス株式会社 半導体装置及び無線通信装置
US9864464B2 (en) * 2014-10-31 2018-01-09 Semtech Corporation Method and device for reducing radio frequency interference of proximity and touch detection in mobile devices
US9595935B2 (en) 2015-05-12 2017-03-14 Qualcomm Incorporated Active notch filter
US9714879B2 (en) * 2015-08-21 2017-07-25 Nxp Usa, Inc. Electrically conductive barriers for integrated circuits
US10796835B2 (en) 2015-08-24 2020-10-06 Qorvo Us, Inc. Stacked laminate inductors for high module volume utilization and performance-cost-size-processing-time tradeoff
US10283257B2 (en) * 2016-01-08 2019-05-07 Qualcomm Incorporated Skewed co-spiral inductor structure
US10269702B2 (en) * 2016-01-29 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Info coil structure and methods of manufacturing same
US10014250B2 (en) 2016-02-09 2018-07-03 Advanced Semiconductor Engineering, Inc. Semiconductor devices
US11139238B2 (en) 2016-12-07 2021-10-05 Qorvo Us, Inc. High Q factor inductor structure
USD825503S1 (en) * 2017-06-07 2018-08-14 Witricity Corporation Resonator coil
US11069476B2 (en) * 2018-10-08 2021-07-20 Vayyar Imaging Ltd. Self-contained device with planar overlapping coils
US11164694B2 (en) * 2019-09-27 2021-11-02 Apple Inc. Low-spurious electric-field inductor design

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7242245B2 (en) * 2004-07-08 2007-07-10 Amalfi Semiconductor, Inc. Method and apparatus for an improved power amplifier
TWI314329B (en) * 2006-08-16 2009-09-01 Realtek Semiconductor Corp On-chip transformer balun
JP2009064963A (ja) 2007-09-06 2009-03-26 Nec Electronics Corp 電子デバイス
US7683733B2 (en) * 2008-02-04 2010-03-23 Freescale Semiconductor, Inc. Balun transformer with improved harmonic suppression
US7892858B2 (en) * 2008-03-05 2011-02-22 Stats Chippac, Ltd. Semiconductor package with stacked semiconductor die each having IPD and method of reducing mutual inductive coupling by providing selectable vertical and lateral separation between IPD
US8269575B2 (en) * 2010-03-30 2012-09-18 Stats Chippac, Ltd. Semiconductor device and method of forming RF balun having reduced capacitive coupling and high CMRR
US8791775B2 (en) * 2010-03-30 2014-07-29 Stats Chippac, Ltd. Semiconductor device and method of forming high-attenuation balanced band-pass filter

Also Published As

Publication number Publication date
US8269575B2 (en) 2012-09-18
CN102208903B (zh) 2016-05-04
SG174700A1 (en) 2011-10-28
US20120299151A1 (en) 2012-11-29
CN102208903A (zh) 2011-10-05
US8981866B2 (en) 2015-03-17
US20110241793A1 (en) 2011-10-06
TW201206059A (en) 2012-02-01

Similar Documents

Publication Publication Date Title
TWI545892B (zh) 半導體裝置和形成具有減少的電容性耦合和高ｃｍｒｒ的ｒｆ平衡－不平衡轉換器的方法
TWI521645B (zh) 半導體裝置和形成高衰減平衡式帶通濾波器的方法
US9704857B2 (en) Semiconductor device and method of forming RF FEM with LC filter and IPD filter over substrate
US9484334B2 (en) Semiconductor device and method of forming directional RF coupler with IPD for additional RF signal processing
US8975980B2 (en) Semiconductor device having balanced band-pass filter implemented with LC resonators
TWI524372B (zh) 半導體元件以及將平衡－不平衡轉換器和射頻耦合器整合到共同的基板上的方法
US9190340B2 (en) Semiconductor device and method of forming RF FEM and RF transceiver in semiconductor package
US20140327107A1 (en) Semiconductor Device and Method of Forming Inductor Over Insulating Material Filled Trench in Substrate
KR101647839B1 (ko) Ｌｃ 공진기로 구현된 밸런스 밴드-패스 필터를 갖는 반도체 장치