CN102208903B - 半导体器件及其形成方法 - Google Patents

半导体器件及其形成方法 Download PDF

Info

Publication number
CN102208903B
CN102208903B CN201110078262.6A CN201110078262A CN102208903B CN 102208903 B CN102208903 B CN 102208903B CN 201110078262 A CN201110078262 A CN 201110078262A CN 102208903 B CN102208903 B CN 102208903B
Authority
CN
China
Prior art keywords
conductive trace
semiconductor devices
substrate
capacitor
coupled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201110078262.6A
Other languages
English (en)
Other versions
CN102208903A (zh
Inventor
刘凯
R·C·弗里
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changdian Integrated Circuit Shaoxing Co ltd
Stats Chippac Pte Ltd
Original Assignee
Stats Chippac Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Stats Chippac Pte Ltd filed Critical Stats Chippac Pte Ltd
Publication of CN102208903A publication Critical patent/CN102208903A/zh
Application granted granted Critical
Publication of CN102208903B publication Critical patent/CN102208903B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明涉及半导体器件及其形成方法。一种半导体器件具有形成在衬底上的RF平衡－不平衡变换器。所述RF平衡－不平衡变换器包括被缠绕以展现电感特性的第一导电迹线（具有耦合到半导体器件的第一端子的第一末端和耦合到半导体器件的第二端子的第二末端）。第一电容器被耦合在第一导电迹线的第一和第二末端之间。第二导电迹线（具有耦合到半导体器件的第三端子的第一末端和耦合到半导体器件的第四端子的第二末端）被缠绕以展现电感特性。第一导电迹线完全形成在第二导电迹线内。第一导电迹线和第二导电迹线可以具有被分开50微米的椭圆形、圆形、或多边形形状。第二电容器被耦合在第二导电迹线的第一和第二末端之间。

Description

半导体器件及其形成方法
技术领域
本发明总体上涉及半导体器件，并且更具体地说涉及半导体器件和形成在LC谐振器之间具有减小的电容耦合与高CMRR的RF平衡-不平衡变换器的方法。
背景技术
在现代电子产品中通常会发现有半导体器件。半导体器件在电部件的数量和密度上有变化。分立的半导体器件一般包括一种电部件，例如发光二极管（LED）、小信号晶体管、电阻器、电容器、电感器、以及功率金属氧化物半导体场效应晶体管（MOSFET）。集成半导体器件通常包括数百到数百万的电部件。集成半导体器件的实例包括微控制器、微处理器、电荷耦合器件（CCD）、太阳能电池、以及数字微镜器件（DMD）。
半导体器件执行多种功能，例如高速计算、发射和接收电磁信号、控制电子器件、将日光转换成电、以及为电视显示器生成可视投影。在娱乐、通信、功率转换、网络、计算机、以及消费品领域中有半导体器件的存在。在军事应用、航空、汽车、工业控制器、以及办公设备中也有半导体器件的存在。
半导体器件利用半导体材料的电特性。半导体材料的原子结构允许通过施加电场或基极电流（basecurrent）或者通过掺杂工艺来操纵（manipulated）它的导电性。掺杂把杂质引入半导体材料中以操纵和控制半导体器件的导电性。
半导体器件包括有源和无源电结构。有源结构（包括双极和场效应晶体管）控制电流的流动。通过改变掺杂水平并且施加电场或基极电流，晶体管促进或限制电流的流动。无源结构（包括电阻器、电容器、和电感器）产生执行多种电功能所必需的电压和电流之间的关系。无源和有源结构被电连接以形成电路，所述电路能够使半导体器件执行高速计算和其它有用的功能。
通常利用两个复杂的制造工艺来制造半导体器件，即前端制造和后端制造，每个可能包括数百个步骤。前端制造包括在半导体晶片的表面上形成多个管芯。每个管芯通常相同并且包括通过电连接有源和无源部件形成的电路。后端制造包括从已完成的晶片单体化（singulating）单个管芯并且封装管芯以提供结构支撑和环境隔离。
半导体制造的一个目标是制造更小的半导体器件。更小的半导体器件通常消耗更少功率、具有更高的性能、并且能够被更有效地制造。另外，更小的半导体器件具有更小的占地面积（footprint），其对于更小的最终产品而言是期望的。通过改善导致产生具有更小、更高密度的有源和无源部件的管芯的前端工艺可以实现更小的管芯尺寸。通过改善电互连和封装材料，后端工艺可以产生具有更小占地面积的半导体器件封装。
半导体制造的另一个目标是制造较高性能半导体器件。器件性能的提高可以通过形成能够在较高速度下工作的有源部件来实现。在高频应用中，例如射频（RF）无线通信，集成无源器件（IPD）常常被包含在半导体器件内。IPD的实例包括电阻器、电容器和电感器。典型RF系统需要在一个或多个半导体封装中的多个IPD来执行所需的电功能。
RF平衡－不平衡变换器（Baluns）在无线通信系统中是重要部件。RF平衡－不平衡变换器被用来利用合适的阻抗变换将差分信号（例如来自功率放大器或收发器）转换成单端信号。平衡－不平衡变换器抑制电噪声，执行阻抗变换和匹配，并且通过电磁耦合最小化共模噪声（噪声随机噪声或其它电干扰）。
在图1中示出常规RF平衡－不平衡变换器10，其中导电迹线或线圈12与导电迹线或线圈14相互缠绕或交织以增加电感器之间的相互耦合。导电迹线12具有耦合到平衡端口16和18的第一和第二末端端子。电容器20被耦合在端口16和18之间。电感器12和电容器20构成第一LC（电感器和电容器）谐振器。导电迹线14具有耦合到不平衡端口24和26的第一和第二末端端子（接地端子）。电容器28被耦合在端口24和26之间。中心抽头30和导电迹线32提供DC偏置给平衡端口16和18。电感器14和电容器28构成第二LC谐振器。
RF平衡－不平衡变换器性能的品质因数是共模抑制比（CMRR）。不足的CMRR导致接收器电路（例如低噪声放大器）中的电源调制和自混频（self-mixing）。电器件（例如功率放大器）的谐波响应经常以共模形式存在。为减小不想要的谐波响应，在RF平衡－不平衡变换器中高CMRR是令人期望的。
利用图1中所示的实施方式难以实现高CMRR，尤其在较高的频率处，部分原因是由于LC谐振器12和20与LC谐振器14和28之间的电容耦合。LC谐振器中的电流通过互感耦合。到不平衡LC谐振器的输入信号在平衡LC谐振器中感生出电流，并且反过来也是如此。理论上，施加到平衡端口16和18的共模信号在电感器14中引起相等并且反向的电流流动，并且没有信号传送到不平衡端口24。为了补偿，RF平衡－不平衡变换器的尺寸被制作得相对较大用于强的磁耦合。LC谐振器之间的耦合系数通常被制作得与实际一样大（例如大于0.6）以实现需要的磁耦合。另外，为了更大的带宽，LC谐振器之间的电容耦合被制作得大。
然而，LC谐振器之间的寄生电容耦合允许共模信号泄露到不平衡端口，尤其在较高频率处。虽然具有交织的导电迹线的较大平衡－不平衡变换器具有特定优点，即，对制造变化的鲁棒性以及改善的带宽、通带响应、匹配、负载时Q值、电阻损耗、和插入损耗，但是它也消耗管芯面积（其增加制造工艺的成本）、减小平衡、以及增大电容耦合（其减小CMRR）。
发明内容
存在对具有减小的电容耦合与高CMRR的RF平衡-不平衡变换器的需要。因此，在一个实施例中，本发明是一种包括衬底和形成在衬底上的平衡-不平衡变换器的半导体器件。平衡-不平衡变换器包括被缠绕以展现电感特性的第一导电迹线（具有耦合到半导体器件的第一端子的第一末端和耦合到半导体器件的第二端子的第二末端）。第一电容器耦合在第一导电迹线的第一和第二末端之间。平衡-不平衡变换器进一步包括被缠绕以展现电感特性的第二导电迹线（具有耦合到半导体器件的第三端子的第一末端和耦合到半导体器件的第四端子的第二末端）。第一导电迹线完全形成在第二导电迹线内。第二电容器耦合在第二导电迹线的第一和第二末端之间。
在另一个实施例中，本发明是一种包括衬底和形成在衬底上并且被缠绕以展现电感特性的内部导电迹线（具有耦合到半导体器件的第一端子的第一末端和耦合到半导体器件的第二端子的第二末端）的半导体管芯。外部导电迹线（具有耦合到半导体器件的第三端子的第一末端和耦合到半导体器件的第四端子的第二末端）形成在衬底上并且被缠绕以展现电感特性。内部导电迹线形成在外部导电迹线内。
在另一个实施例中，本发明是一种包括衬底和形成在衬底上的第一电感器的半导体器件。第二电感器形成在衬底上。第一电感器形成在第二电感器内。
在另一个实施例中，本发明是一种形成半导体管芯的方法，所述方法包括以下步骤：提供衬底；在衬底上形成内部导电迹线，所述内部导电迹线被缠绕以展现电感特性，并且具有耦合到半导体器件的第一端子的第一末端和耦合到半导体器件的第二端子的第二末端；以及在衬底上形成外部导电迹线，所述外部导电迹线被缠绕以展现电感特性，并且具有耦合到半导体器件的第三端子的第一末端和耦合到半导体器件的第四端子的第二末端。内部导电迹线形成在外部导电迹线内。
附图说明
图1是具有第一和第二互相缠绕的线圈的常规RF平衡－不平衡变换器；
图2示出具有安装到其表面的不同类型封装的PCB；
图3a-3c示出安装到PCB的典型半导体封装的更多细节；
图4示出具有形成在有源表面上的集成无源器件的半导体管芯；
图5示出具有连接到功率放大器和收发器的集成RF平衡－不平衡变换器的无线通信系统；
图6示出集成RF平衡－不平衡变换器的更多细节；
图7示出RF平衡－不平衡变换器的示意电路图；
图8示出集成RF平衡－不平衡变换器的另一个实施例；以及
图9是集成RF平衡－不平衡变换器的共模增益与频率的关系的波形图。
具体实施方式
参考附图在下列描述中的一个或多个实施例中描述本发明，在附图中相似的数字表示相同或类似的元件。虽然根据用来实现本发明的目的的最佳方式描述本发明，但是本领域技术人员将理解的是，它旨在覆盖可以被包含在由被下列公开和各图所支持的所附权利要求及其等效物限定的本发明的精神和范围内的替代物、变型、和等效物。
一般利用两个复杂的制造工艺制造半导体器件：前端制造和后端制造。前端制造包括在半导体晶片的表面上形成多个管芯。晶片上的每个管芯包括有源和无源电部件，所述有源和无源电部件被电连接以形成功能电路。有源电部件，例如晶体管和二极管，具有控制电流的流动的能力。无源电部件，例如电容器、电感器、电阻器、和变压器，产生执行电路功能所必需的电压和电流之间的关系。
通过包括掺杂、沉积、光刻、刻蚀、和平面化的一系列工艺步骤在半导体晶片的表面上形成无源和有源部件。掺杂通过例如离子注入或热扩散的技术将杂质引入到半导体材料中。所述掺杂工艺改变有源器件中的半导体材料的导电性，将半导体材料转变成绝缘体、导体，或响应于电场或基极电流动态改变半导体材料导电性。晶体管包括有变化的掺杂类型和程度的区域，所述区域根据需要被设置为使晶体管能够在施加电场或基极电流时促进或限制电流的流动。
通过具有不同电特性的材料的层形成有源和无源部件。所述层可以通过部分地由被沉积的材料的类型决定的多种沉积技术形成。例如，薄膜沉积可以包括化学汽相沉积（CVD）、物理汽相沉积（PVD）、电解电镀、以及无电极电镀（electrolessplating）工艺。每个层通常被图案化以形成有源部件、无源部件、或部件之间的电连接的各部分。
可以利用光刻图案化所述层，所述光刻包括在将被图案化的层上沉积光敏材料，例如光致抗蚀剂。利用光将图案从光掩模转移到光致抗蚀剂。利用溶剂将经受光的光致抗蚀剂图案部分除去，暴露将被图案化的下层的各部分。光致抗蚀剂的剩余物被除去，留下被图案化的层。可替换地，利用例如无电极电镀或电解电镀的技术通过直接将材料沉积到通过先前的沉积/刻蚀工艺形成的区域或空隙中来图案化一些类型的材料。
在现有图案上沉积材料的薄膜可能会放大下面的图案并且引起不均匀的平面。需要均匀的平面来制造更小和更密集包装的有源和无源部件。可以利用平面化从晶片的表面除去材料和制造均匀平面。平面化包括利用抛光垫抛光晶片的表面。在抛光期间，磨料和腐蚀性化学品被添加到晶片的表面。组合的磨料机械作用和化学品腐蚀作用除去了任何不规则的表面形貌（topography），产生均匀的平面。
后端制造指的是将已完成的晶片切割或单体化成单个管芯，并且然后封装管芯用于结构支撑和环境隔离。为单体化管芯，沿被叫做划片街区（sawstreet）或划线的晶片非功能区域刻划和断开所述晶片。利用激光切割工具或锯条来单体化晶片。在单体化之后，单个管芯被安装到封装衬底，所述封装衬底包括用来与其它系统部件互连的引脚或接触焊盘。形成在半导体管芯上的接触焊盘然后被连接到封装内的接触焊盘。可以利用焊料凸块、柱形凸块（studbump）、导电胶、或线结合（wirebond）来制作电连接。密封剂或其它成型材料被沉积到封装上以提供物理支撑和电隔离。已完成的封装然后被插入电系统中并且半导体器件的功能可以用到其它系统部件。
图2示出具有芯片载体衬底或印刷电路板（PCB）52的电子器件50，所述芯片载体衬底或印刷电路板（PCB）52具有多个安装在它的表面上的半导体封装。电子器件50可以具有一种半导体封装、或多种半导体封装，这取决于应用。为了说明的目的，在图2中示出不同类型的半导体封装。
电子器件50可以是利用半导体封装来执行一个或多个电功能的独立系统。可替换地，电子器件50可以是更大系统的子部件。例如，电子器件50可以是能被插入计算机中的图形卡、网络接口卡、或其它信号处理卡。半导体封装可以包括微处理器、存储器、专用集成电路（ASIC）、逻辑电路、模拟电路、RF电路、分立器件、或其它半导体管芯或电部件。
在图2中，PCB52提供普通的衬底用于安装在PCB上的半导体封装的结构支撑和电互连。利用蒸发、电解电镀、无电极电镀、丝网印刷、或其它合适的金属沉积工艺将导电信号迹线（trace）54形成在PCB52的表面上或各层内。信号迹线54提供半导体封装、安装的部件、以及其它外部系统部件中的每一个之间的电通信。迹线54也将电源和地连接提供给半导体封装中的每一个。
在一些实施例中，半导体器件可以具有两个封装级。第一级封装是用来将半导体管芯以机械和电的方式附着到中间载体的技术。第二级封装包括将所述中间载体以机械和电的方式附着到PCB。在其它实施例中，半导体器件可以仅具有第一级封装，其中管芯被以机械和电的方式直接安装到PCB。
为了说明的目的，几种第一级封装，包括线结合封装56和倒装芯片58，被示出在PCB52上。另外，几种第二级封装，包括球栅阵列（BGA）60、凸块芯片载体（BCC）62、双列直插式封装（DIP）64、岸面栅格阵列（landgridarray，LGA）66、多芯片模块（MCM）68、四侧无引脚扁平封装（quadflatnon-leadedpackage，QFN）70、以及四侧扁平封装72被示出安装在PCB52上。根据系统要求，利用第一和第二级封装形式的任何组合配置的半导体封装的任何组合、以及其它电子部件，可以被连接到PCB52。在一些实施例中，电子器件50包括单个附着的半导体封装，虽然其它实施例要求多互连封装。通过在单个衬底上组合一个或多个半导体封装，制造商可以将预先制作的部件并入电子器件和系统中。因为所述半导体封装包括复杂功能，所以可以利用更便宜的部件和流水线制造工艺来制造电子器件。所得到的器件较少可能失效并且制造起来花费较少，对用户而言导致更低的成本。
图3a-3c示出示范性半导体封装。图3a示出安装在PCB52上的DIP64的更多细节。半导体管芯74包括包含模拟或数字电路的有源区，所述模拟或数字电路被实现为根据管芯的电设计形成在管芯内并且被电互连的有源器件、无源器件、导电层、和介电层。例如，电路可以包括一个或多个晶体管、二极管、电感器、电容器、电阻器、以及形成在半导体管芯74的有源区内的其它电路元件。接触焊盘76是一层或多层的导电材料，例如铝（AL）、铜（Cu）、锡（Sn）、镍（Ni）、金（Au）、或银（Ag），并且电连接到形成在半导体管芯74内的电路元件。在DIP64的组装期间，利用金硅共晶层或粘附材料（例如热的环氧或环氧树脂）将半导体管芯74安装到中间载体78。封装体包括绝缘封装材料，例如聚合物或陶瓷。导体引线80和线结合82在半导体管芯74和PCB52之间提供电互连。密封剂84被沉积在封装上用于通过防止湿气与粒子进入所述封装以及污染管芯74或线结合82来进行环境保护。
图3b示出安装在PCB52上的BCC62的更多细节。半导体管芯88利用底层填充材料或环氧树脂粘附材料92被安装到载体90上。线结合94在接触焊盘96和98之间提供第一级封装互连。模塑料或密封剂100被沉积在半导体管芯88和线结合94上以为所述器件提供物理支撑和电隔离。接触焊盘102利用电解电镀或无电极电镀这样合适的金属沉积形成在PCB52的表面上以防止氧化。接触焊盘102电连接到PCB52中的一个或多个导电信号迹线54。凸块104被形成在BCC62的接触焊盘98与PCB52的接触焊盘102之间。
在图3c中，利用倒装芯片型第一级封装将半导体管芯58面朝下地安装到中间载体106。半导体管芯58的有源区108包含模拟或数字电路，所述模拟或数字电路被实现为根据管芯的电设计形成的有源器件、无源器件、导电层、和介电层。例如，该电路可以包括一个或多个晶体管、二极管、电感器、电容器、电阻器、以及在有源区108内的其它电路元件。半导体管芯58通过凸块110被电连接和机械连接到载体106。
BGA60利用凸块112电连接和机械连接到具有BGA型第二级封装的PCB52。半导体管芯58通过凸块110、信号线114、以及凸块112电连接到导电信号迹线54。模塑料或密封剂116被沉积在半导体管芯58和载体106上以为所述器件提供物理支撑和电隔离。倒装芯片半导体器件提供从半导体管芯58上的有源器件到PCB52上的导电轨迹的短导电路径以便减小信号传播距离、降低电容、并且改善总的电路性能。在另一个实施例中，半导体管芯58可以在没有中间载体106的情况下利用倒装芯片型第一级封装被以机械和电的方式直接连接到PCB52。
在图4中，相对于图2和3a-3c示出半导体管芯或封装120，其具有利用基底材料而制作的半导体衬底122，所述基底材料例如是硅（Si）、锗、砷化镓（GaAs）、玻璃、低温共烧陶瓷（LTCC）、PCB、或其它体半导体材料，用于结构支撑。有源区124形成在半导体衬底122的顶表面上。有源区124包括模拟或数字电路，所述模拟或数字电路被实现为根据管芯的电设计和功能形成在管芯内并且电互连的有源器件、无源器件、导电层、和介电层。例如，该电路可以包括一个或多个晶体管、二极管、和形成在管芯的有源表面内的其它电路元件以实现模拟电路或数字电路。半导体管芯122也包括一个或多个IPD，例如薄膜电感器、电容器、和电阻器，用于RF信号处理。有源区124占据半导体管芯120的总厚度或高度H1的大约5-10％。在一个实施例中，半导体管芯120占据0.8毫米（mm）×0.45mm的区域。半导体管芯120可以利用倒装芯片、接合线、或互连引脚电连接到其它器件。
包括多个IPD的半导体器件可以在高频应用，例如微波雷达、电信、无线收发器、电子开关、和执行RF电功能的其它器件中使用。IPD为电路功能提供电特性，所述电路功能例如是平衡-不平衡变换器、谐振器、高通滤波器、低通滤波器、带通滤波器（BPF）、对称Hi-Q谐振变压器、匹配网络、RF耦合器、和调谐电容器。例如，IPD可以用作前端无线RF部件，所述前端无线RF部件可以位于天线和收发器之间。平衡-不平衡变换器通过电磁耦合最小化共模噪声、抑制电噪声、提供从单端到差分端口的模式变换并且执行阻抗变换和匹配。在一些应用中，在公共衬底上形成多个平衡-不平衡变换器，允许多带操作。例如，在用于移动电话或其它GSM通信的四频中使用两个或更多个平衡-不平衡变换器，每个平衡-不平衡变换器专用于四频器件的操作的频带。典型的RF系统在一个或多个半导体封装中需要多个IPD和其它高频电路以执行必要的电功能。无线应用可以是使用多带操作（例如宽带码分多址（WCDMA）带（PCS、IMT、低）和全球移动通信系统（GSM）带（低和高））的蜂窝式电话。
图5示出使用RF集成电路（RFIC）128的无线通信系统126。RFIC128包括单片式集成在单个半导体管芯120的衬底122上的作为IPD的RF平衡－不平衡变换器。RF平衡－不平衡变换器可以在多个频率范围（例如1.71－1.91或5.15－5.83GHz）中工作。RFIC128在不平衡端口130上接收RF信号并且在端口134和136上将平衡差分RF信号提供给功率放大器（PA）和收发器132。PA和收发器132放大RF信号以进行发射并且全双工地接收RF信号，以及对所述信号进行滤波和调节以便进一步处理。
随着在无线消费产品中逐渐强调小型化，存在将RF平衡－不平衡变换器集成到普通封装中的趋势（利用片上无源部件或作为分离的IPD）。由于普通形状因素和低成本，IPD对于集成到RFIC128中尤其具有吸引力。IPD也具有优于片上无源部件的性能优势。
在图6中示出具有利用LC谐振器实现的集成RF平衡－不平衡变换器140的RFIC128的更多细节。导电迹线或线圈142被缠绕以展现电感特性并且包括耦合到端口144和端口146的第一和第二末端端子。在一个实施例中，端口144是单端不平衡端口并且端口146是接地端子。可替换地，端口146是单端不平衡端口并且端口144是接地端子。导电迹线142被形成为具有20微米（μm）的线宽和10μm的间距或间隔的多边形、圆形、或椭圆形形状。电容器148被耦合在端口144和146之间。电感器142和电容器148构成第一LC谐振器。
另一个导电迹线或线圈150被缠绕以展现电感特性并且包括耦合到平衡端口152和端口154的第一和第二末端端子。导电迹线150形成在导电迹线142周围使得导电迹线142（内部导电迹线）主要或基本上被设置在导电迹线150（外部导电迹线）内部（具有间隔D1＝50μm）以减小导电迹线之间的电感耦合和电容耦合。换句话说，导电迹线142的缠绕部分的所有部件被完全设置在导电迹线150的缠绕部分的所有部件内，如图6中所示。导电迹线150可以被形成为多边形、圆形、或椭圆形形状，并且具有20μm的线宽和10μm的间距或间隔。电容器156被耦合在平衡端口152和154之间。电感器150和电容器156构成第二LC谐振器。
图7示出具有电感器142和150以及电容器148和156的RF平衡－不平衡变换器140的电气示意图。电感器142和150被缠绕以在电感器之间产生相对小的磁耦合，例如耦合系数k＝0.2到0.45，用于窄带响应。可以通过改变两个线圈之间的距离D1来调整电感耦合强度。
在另一个实施例中，在图8中示出利用LC谐振器实现的集成RF平衡－不平衡变换器170。导电迹线或线圈172被缠绕以展现电感特性并且包括耦合到平衡端口174和176的第一和第二末端端子。导电迹线172被形成为具有20μm的线宽和10μm的间距或间隔的多边形、圆形、或椭圆形形状。电容器178被耦合在平衡端口174和176之间。中心抽头180通过电容器178提供DC偏置给端口174和176。DC偏置从电源总线182通过导电迹线184提供给中心抽头180。电容器178可以被分成连接到中心抽头180的两个部分。通过稍微使两个分开的电容器不平衡，可以优化平衡。电感器142和电容器148构成第一LC谐振器。
另一个导电迹线或线圈190被缠绕以展现电感特性并且包括耦合到端口192和端口194的第一和第二末端端子。在一个实施例中，端口192是单端不平衡端口并且端口194是接地端子。可替换地，端口194是单端不平衡端口并且端口192是接地端子。导电迹线190形成在导电迹线172内使得导电迹线190（内部导电迹线）主要或基本上被设置在导电迹线172（外部导电迹线）内部（具有间隔D2＝50μm）以减小导电迹线之间的电感耦合和电容耦合。换句话说，导电迹线190的缠绕部分的所有部件被完全设置在导电迹线172的缠绕部分的所有部件内，如图8中所示。导电迹线190可以被形成为多边形、圆形、或椭圆形形状，并且具有20μm的线宽和10μm的间距或间隔。电容器196被耦合在端口192和端口194之间。电感器190和电容器196构成第二LC谐振器。
RF平衡－不平衡变换器的品质因数可以被表示为在差分端口处的输入和输出回波损耗、插入损耗、和平衡（幅度和相位）。在RF平衡－不平衡变换器中的共模抑制与平衡紧密相关。在接收器电路（例如低噪声放大器）中，共模信号导致电源调制和自混频。在发射器中，偶次谐波通常存在于共模输出中。期望阻断谐波以维持高线性度和电磁顺应性。
由于共模偏置连接没有被理想地隔离，耦合到偏置电源的RF可能在平衡端子处引入共模分量。在更高的输出功率处，接近放大器的压缩点，在输出谱中的偶次谐波分量也被引入共模中。因此，高CMRR对从RF平衡－不平衡变换器的输出除去共模信号是重要的。
插入损耗或差模增益是从不平衡端口散射到差分端口的功率的度量，正如等式（1）所给出的。
(1)
RF平衡－不平衡变换器共模增益（反比于CMRR（inverseoftheCMRR））是从不平衡端口散射到共模端口的功率的度量，正如等式（2）所给出的。
(2)
按照S-参数来表示RF平衡－不平衡变换器的平衡特性。对于到不平衡端口的RF输入信号，幅度和相位差在平衡端口之间被测量并且按照来自等式（1）和（2）的共模和差模增益在等式（3）和（4）中被表示为：
(3)
(4)
根据等式（3）和（4），当S21接近S31时，共模增益接近零，即高CMRR。幅度平衡被优化并且两个输出之间的相位差是180o。因此，高CMRR直接与优化的幅度和相位平衡特性相关。
表1示出说明现有技术图1的RF平衡－不平衡变换器实施方式（交织的导电迹线）和图6中的本发明实施例的RF平衡－不平衡变换器实施方式（内部和外部导电迹线）之间的差别的多个参数的比较图表。
图1 图6
耦合系数 0.65 0.44
带宽 (GHz) 3.85 1.90
插入损耗 (dB) 0.75 0.94
CMRR (dB) 25.9 36.8
幅度不平衡 (dB) 0.90 0.12
相位不平衡 (度) 2.4 1.8
表1图1和图6的参数比较
图9示出以dB表示的共模增益与以GHz表示的频率之间的关系的波形图。对于图6中的本发明实施例的RF平衡－不平衡变换器实施方式（内部和外部导电迹线），线200表示测量的共模增益并且线202表示模拟的共模增益。注意，在通带（例如1.81GHz）中的CMRR是大约-35dB，其比现有技术图1的RF平衡－不平衡变换器实施方式（交织的导电迹线）高大约10dB。CMRR的增加部分归因于来自利用内部和外部导电迹线的本实施方式的减小的电容耦合。
虽然已经详细说明本发明的一个或多个实施例，但是本领域技术人员将理解的是，在不脱离由下列权利要求所阐述的本发明的范围的情况下可以对那些实施例进行变型和修改。

Claims (12)

1.一种半导体器件，包括：
衬底；
形成在衬底的表面上并且被缠绕以展现电感特性的内部导电迹线，所述内部导电迹线包括耦合到半导体器件的第一端子的第一末端和耦合到半导体器件的第二端子的第二末端；
形成在衬底的所述表面上并且被缠绕以展现电感特性的外部导电迹线，所述外部导电迹线的最里面线圈的直径超出所述内部导电迹线的最外面线圈的直径，所述外部导电迹线包括耦合到半导体器件的第三端子的第一末端和耦合到半导体器件的第四端子的第二末端，所述内部导电迹线被形成在所述外部导电迹线内并且与外部导电迹线分开以降低电容和电感耦合；
形成在衬底上并且被耦合在内部导电迹线的第一和第二末端之间的第一电容器；以及
形成在衬底上并且被耦合在外部导电迹线的第一和第二末端之间的第二电容器。
2.根据权利要求1的半导体器件，其中内部导电迹线和外部导电迹线被分开50微米。
3.根据权利要求1的半导体器件，其中内部导电迹线和外部导电迹线均具有椭圆形、圆形、或多边形形状。
4.根据权利要求1的半导体器件，进一步包括耦合在外部导电迹线的第一和第二末端之间的中间的中心抽头。
5.一种形成半导体器件的方法，包括：
提供衬底；
在衬底上形成内部导电迹线，所述内部导电迹线被缠绕以展现电感特性；
在衬底上形成外部导电迹线，所述外部导电迹线被缠绕以展现电感特性，所述外部导电迹线的最里面线圈的直径超出所述内部导电迹线的最外面线圈的直径，所述内部导电迹线被形成在所述外部导电迹线内并且与外部导电迹线分开；
在衬底上形成耦合在内部导电迹线的第一和第二末端之间的第一电容器；以及
在衬底上形成耦合在外部导电迹线的第一和第二末端之间的第二电容器。
6.根据权利要求5的方法，其中内部导电迹线和外部导电迹线被分开50微米。
7.根据权利要求5的方法，其中内部导电迹线和外部导电迹线均具有椭圆形、圆形、或多边形形状。
8.根据权利要求5的方法，其中内部导电迹线和外部导电迹线具有在0.2和0.45之间的耦合系数。
9.一种制作半导体器件的方法，包括：
提供衬底；
在衬底上形成第一导电迹线，所述第一导电迹线被缠绕以展现电感特性；
在衬底上形成第二导电迹线，所述第二导电迹线被缠绕以展现电感特性，其中所述第一导电迹线被完全设置在所述第二导电迹线内；
在衬底上形成第一电容器，所述第一电容器耦合在第一导电迹线的第一和第二末端之间；以及
在衬底上形成第二电容器，所述第二电容器耦合在第二导电迹线的第一和第二末端之间。
10.根据权利要求9的方法，其中第一导电迹线和第二导电迹线分开了50微米以降低电容和电感耦合。
11.根据权利要求9的方法，其中第一导电迹线和第二导电迹线具有在0.2和0.45之间的耦合系数。
12.根据权利要求9的方法，还包括：
在第二导电迹线的第一和第二末端之间的中间提供中心抽头；以及
向所述中心抽头施加DC偏置。
CN201110078262.6A 2010-03-30 2011-03-30 半导体器件及其形成方法 Active CN102208903B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/750555 2010-03-30
US12/750,555 US8269575B2 (en) 2010-03-30 2010-03-30 Semiconductor device and method of forming RF balun having reduced capacitive coupling and high CMRR

Publications (2)

Publication Number Publication Date
CN102208903A CN102208903A (zh) 2011-10-05
CN102208903B true CN102208903B (zh) 2016-05-04

Family

ID=44697588

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110078262.6A Active CN102208903B (zh) 2010-03-30 2011-03-30 半导体器件及其形成方法

Country Status (4)

Country Link
US (2) US8269575B2 (zh)
CN (1) CN102208903B (zh)
SG (1) SG174700A1 (zh)
TW (1) TWI545892B (zh)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8269575B2 (en) * 2010-03-30 2012-09-18 Stats Chippac, Ltd. Semiconductor device and method of forming RF balun having reduced capacitive coupling and high CMRR
JP5686353B2 (ja) 2010-12-23 2015-03-18 マーベル ワールド トレード リミテッド ８の字バラン
US9270342B2 (en) * 2011-12-16 2016-02-23 Qualcomm Incorporated System and method for low loss wireless power transmission
EP2669906B1 (en) * 2012-06-01 2018-08-29 Nxp B.V. An integrated circuit based transformer
US8552828B1 (en) 2012-09-07 2013-10-08 Infineon Technologies Ag System and method for a coreless transformer
FI124914B (fi) 2012-09-21 2015-03-31 Stora Enso Oyj Monipuolinen ja luotettava älypakkaus
US9330832B2 (en) * 2013-02-13 2016-05-03 Nokia Technologies Oy Integrated transformer balun with enhanced common-mode rejection for radio frequency, microwave, and millimeter-wave integrated circuits
US9391565B2 (en) 2013-03-15 2016-07-12 TriQuint International PTE, Ltd. Amplifier phase distortion correction based on amplitude distortion measurement
US9899133B2 (en) 2013-08-01 2018-02-20 Qorvo Us, Inc. Advanced 3D inductor structures with confined magnetic field
US9705478B2 (en) 2013-08-01 2017-07-11 Qorvo Us, Inc. Weakly coupled tunable RF receiver architecture
US9106204B2 (en) * 2013-06-10 2015-08-11 Avago Technologies General Ip (Singapore) Pte. Ltd. Four LC element balun
CN103716010B (zh) * 2013-12-30 2017-11-17 宇龙计算机通信科技(深圳)有限公司 一种巴伦电路及终端
TWI560839B (en) * 2014-04-16 2016-12-01 Realtek Semiconductor Corp Semiconductor device with inductor-capacitor resonant circuit
CN105023914B (zh) * 2014-04-24 2018-02-09 瑞昱半导体股份有限公司 电感电容谐振电路的半导体装置
JP2016058773A (ja) 2014-09-05 2016-04-21 ルネサスエレクトロニクス株式会社 半導体装置及び無線通信装置
US9864464B2 (en) * 2014-10-31 2018-01-09 Semtech Corporation Method and device for reducing radio frequency interference of proximity and touch detection in mobile devices
US9595935B2 (en) 2015-05-12 2017-03-14 Qualcomm Incorporated Active notch filter
US9714879B2 (en) * 2015-08-21 2017-07-25 Nxp Usa, Inc. Electrically conductive barriers for integrated circuits
US10796835B2 (en) 2015-08-24 2020-10-06 Qorvo Us, Inc. Stacked laminate inductors for high module volume utilization and performance-cost-size-processing-time tradeoff
US10283257B2 (en) * 2016-01-08 2019-05-07 Qualcomm Incorporated Skewed co-spiral inductor structure
US10269702B2 (en) * 2016-01-29 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Info coil structure and methods of manufacturing same
US10014250B2 (en) 2016-02-09 2018-07-03 Advanced Semiconductor Engineering, Inc. Semiconductor devices
US11139238B2 (en) 2016-12-07 2021-10-05 Qorvo Us, Inc. High Q factor inductor structure
USD825503S1 (en) * 2017-06-07 2018-08-14 Witricity Corporation Resonator coil
US11069476B2 (en) * 2018-10-08 2021-07-20 Vayyar Imaging Ltd. Self-contained device with planar overlapping coils
US11164694B2 (en) * 2019-09-27 2021-11-02 Apple Inc. Low-spurious electric-field inductor design

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101441934A (zh) * 2007-09-06 2009-05-27 恩益禧电子股份有限公司 具有变量器的电子器件

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7242245B2 (en) * 2004-07-08 2007-07-10 Amalfi Semiconductor, Inc. Method and apparatus for an improved power amplifier
TWI314329B (en) * 2006-08-16 2009-09-01 Realtek Semiconductor Corp On-chip transformer balun
US7683733B2 (en) * 2008-02-04 2010-03-23 Freescale Semiconductor, Inc. Balun transformer with improved harmonic suppression
US7892858B2 (en) * 2008-03-05 2011-02-22 Stats Chippac, Ltd. Semiconductor package with stacked semiconductor die each having IPD and method of reducing mutual inductive coupling by providing selectable vertical and lateral separation between IPD
US8791775B2 (en) * 2010-03-30 2014-07-29 Stats Chippac, Ltd. Semiconductor device and method of forming high-attenuation balanced band-pass filter
US8269575B2 (en) * 2010-03-30 2012-09-18 Stats Chippac, Ltd. Semiconductor device and method of forming RF balun having reduced capacitive coupling and high CMRR

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101441934A (zh) * 2007-09-06 2009-05-27 恩益禧电子股份有限公司 具有变量器的电子器件

Also Published As

Publication number Publication date
US8981866B2 (en) 2015-03-17
TWI545892B (zh) 2016-08-11
US8269575B2 (en) 2012-09-18
SG174700A1 (en) 2011-10-28
CN102208903A (zh) 2011-10-05
TW201206059A (en) 2012-02-01
US20110241793A1 (en) 2011-10-06
US20120299151A1 (en) 2012-11-29

Similar Documents

Publication Publication Date Title
CN102208903B (zh) 半导体器件及其形成方法
CN102208395B (zh) 半导体器件和形成高衰减平衡带通滤波器的方法
CN102024795B (zh) 半导体器件及其形成方法
US9704857B2 (en) Semiconductor device and method of forming RF FEM with LC filter and IPD filter over substrate
US8975980B2 (en) Semiconductor device having balanced band-pass filter implemented with LC resonators
US8035458B2 (en) Semiconductor device and method of integrating balun and RF coupler on a common substrate
US9190340B2 (en) Semiconductor device and method of forming RF FEM and RF transceiver in semiconductor package
KR101647839B1 (ko) Ｌｃ 공진기로 구현된 밸런스 밴드-패스 필터를 갖는 반도체 장치

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CP01 Change in the name or title of a patent holder

Address after: Singapore City

Patentee after: STATS ChipPAC Pte. Ltd.

Address before: Singapore City

Patentee before: STATS ChipPAC Pte. Ltd.

CP01 Change in the name or title of a patent holder
TR01 Transfer of patent right

Effective date of registration: 20200106

Address after: No. 500, Linjiang Road, Yuecheng District, Shaoxing City, Zhejiang Province

Patentee after: Changdian integrated circuit (Shaoxing) Co.,Ltd.

Address before: Singapore City

Patentee before: STATS ChipPAC Pte. Ltd.

TR01 Transfer of patent right