JP6523999B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。

半導体装置の構造の一例として、制御チップが樹脂部材の中に埋め込まれ、その樹脂部材の上には、複数の半導体メモリチップが積層されている構造がある。各半導体メモリチップは、制御チップによって制御される。
上記のような構造では、制御チップの厚みに起因して樹脂部材が凸状に変形しやすく、この変形によって半導体メモリチップは凸状に反りやすくなる。そのため、半導体メモリチップを封止するモールド樹脂の凸状部分では、厚さが他の部分よりも薄く形成される可能性がある。モールド樹脂が薄いと、例えば、そのモールド樹脂にレーザで製品名等をマークするときに、モールド樹脂の下の半導体メモリチップがダメージを受けやすくなる。

特開２０１３−６２３２８号公報

半導体チップの反りを抑制することができる半導体装置およびその製造方法を提供する。

本実施形態に係る半導体装置は、基板と、第１半導体チップと、第１樹脂部材と、第２半導体チップと、第２樹脂部材と、を備える。第１半導体チップは、基板の上方に設けられる。第１樹脂部材は、第１半導体チップを覆う。第２半導体チップは、樹脂部材の上に設けられ、樹脂部材を介して第１半導体チップと対向する部分に凹部を有する。第２樹脂部材は、第２半導体チップを封止する。

本実施形態に係る半導体装置の概略的な構成を示す側面図である。 積層チップの概略的な構造を示す側面図である。 第２半導体チップに設けられた凹部と第１半導体チップ２０の位置関係を示す平面図である。 第２半導体チップを形成するまでの工程を説明する工程図である。 第２半導体チップの形成後の工程を説明する工程図である。 比較例に係る半導体装置の概略的な構成を示す側面図である。 比較例に係る半導体装置の製造工程を説明する工程図である。 変形例における凹部の形成方法を説明する工程図である。

以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。

まず、本実施形態に係る半導体装置の構成について説明する。図１は、本実施形態に係る半導体装置の概略的な構成を示す側面図である。図１に示すように、本実施形態に係る半導体装置１は、基板１０と、第１半導体チップ２０と、第１樹脂部材３０と、積層チップ４０と、第２樹脂部材５０と、を備える。

基板１０には、第１半導体チップ２０と積層チップ４０とを電気的に接続する配線(不図示)や、第１半導体チップ２０を外部基板に電気的に接続する接続端子（不図示）が設けられている。半導体装置１は、第１半導体チップ２０と基板１０との間、および積層チップ４０と基板１０との間を電気的に接続する接続部材（不図示）を備える。接続部材には、たとえば金や銅を用いた金属ワイヤを用いる。

第１半導体チップ２０は、接着剤６０によって基板１０に接着されている。本実施形態では、第１半導体チップ２０は、積層チップ４０を制御する集積回路を有する制御チップである。

第１樹脂部材３０は、第１半導体チップ２０を覆っている。また、第１樹脂部材３０は、第１半導体チップ２０と基板１０との間を接続する接続部材も覆っている。この第１樹脂部材３０は、例えば、ポリイミド樹脂等の熱硬化性樹脂で構成されている。

図２は、積層チップ４０の概略的な構造を示す側面図である。図２に示すように、積層チップ４０は、第２半導体チップ４１と、複数の第３半導体チップ４２と、を有する。本実施形態では、第２半導体チップ４１と複数の第３半導体チップ４２は、ＮＡＮＤ型のメモリ回路（図２では不図示）を有する半導体メモリチップである。このメモリ回路へのデータの読み出しおよび書き込みは、第１半導体チップ２０に設けられた制御回路によって制御される。すなわち、半導体装置１から入力されるデータは、第１半導体チップ２０を介して、第２半導体チップ４１と複数の第３半導体チップ４２に入力され、第１半導体チップ２０を介して第２半導体チップ４１と複数の第３半導体チップ４２から出力されるデータは、第１半導体チップを介して、半導体装置１の外部へ出力される。

第２半導体チップ４１は、積層チップ４０の最下層に配置されている。第２半導体チップ４１の上に、複数の第３半導体チップ４２が積層されている。本実施形態では、複数の第３半導体チップ４２は階段状に積層されている。ただし、第３半導体チップ４２の積層形態は、階段状に限定されず、他の積層形態であってもよい。

第２半導体チップ４１の一面（図２では底面）には、凹部４１ａが設けられている。凹部４１ａは、図１に示すように、第１樹脂部材３０を介して第１半導体チップ２０と対向している。第１半導体チップ２０と第１樹脂部材３０との間で発生するボイドを抑制するために、凹部４１ａの体積は、第１半導体チップ２０の体積と接着剤６０の体積の合計体積よりも小さい。また、図１に示すように、凹部４１ａの深さｄは、基板１０からの第１半導体チップ２０の第２半導体チップ４１の一面と対向する平面までの高さｈよりも浅い。なお、この高さｈは、第１半導体チップ２０の厚さと接着剤６０の厚さの合計厚さに相当する。

図３は、凹部４１ａと第１半導体チップ２０の位置関係を示す平面図である。図３に示すように、第１樹脂部材３０の凸状の変形を抑制するために、凹部４１ａの開口端４１ｂは、第１半導体チップ２０の外側に位置している。また、第１樹脂部材３０が第１半導体チップ２０を一様に覆うことができるように、開口端４１ｂの形状と、第１半導体チップ２０の外形とは、互いに幾何学的に相似し、開口端４１ｂの中心Ｃ１と、第１半導体チップ２０の中心Ｃ２は、ほぼ一致している。なお、本実施形態では、開口端４１ｂの形状は四角形であるが、他の多角形でも、円形であってもよい。

再び図１に戻って、第２樹脂部材５０は、積層チップ４０を封止するモールド樹脂である。第２樹脂部材５０は、例えば、エポキシ樹脂等で構成されている。第２樹脂部材５０は、積層チップ４０と基板１０との間を接続する接続部材も封止する。

次に、図４および図５を参照して、本実施形態に係る半導体装置１の製造工程について説明する。

図４は、第２半導体チップ４１を形成するまでの工程を説明する工程図である。図５は、第２半導体チップ４１の形成後の工程を説明する工程図である。

まず、図４（Ａ）に示すように、保護テープ７０が、半導体ウエハ７１の主面７１ａに貼り付けられる。この主面７１ａには、複数のメモリ回路４３が形成されている。すなわち、半導体ウエハ７１には、複数の第２半導体チップ４１が設けられている。

続いて、図４（Ｂ）に示すように、半導体ウエハ７１の主面７１ａの反対側に位置する面７１ｂが、研削される。このとき、半導体ウエハ７１の厚さは、例えば、１００μｍになるように研削される。

続いて、図４（Ｃ）に示すように、レーザ光７２が、面７１ｂに選択的に集光照射される。その結果、レーザアブレーションによって、凹部４１ａが形成される。なお、凹部４１ａの深さは、レーザ光７２の出力、スキャン速度に加えて、レーザ光７２のフォーカス位置を調整することによって、制御することができる。また、面７１ｂの全体をスキャニングし、遮光マスクを用いて凹部４１ａを形成することもできる。

上述したレーザ加工によって、面７１ｂには加工くずが発生する。その加工くずを洗い流した後、図４（Ｄ）に示すように、ダイシングテープ３１が面７１ｂに接着される。ダイシングテープ３１には、第１樹脂部材３０が予め付着している。この第１樹脂部材３０は、例えば、ダイアタッチフィルム（ＤＡＦ）に相当する。この工程では、第１樹脂部材３０は、凹部４１ａの形状に沿って接着されるので、第１樹脂部材３０にも凹部３０ａが形成される。この凹部３０ａの体積は、凹部４１ａの体積とほぼ等しい。

続いて、図４（Ｅ）に示すように、保護テープ７０が除去され、各メモリ回路４３を分離するように、ブレード７３が半導体ウエハ７１と第１樹脂部材３０とをダイシングする。このダイシングによって、第２半導体チップ４１が形成される。この第２半導体チップ４１と第１樹脂部材３０は、ダイシングテープ３１から剥離される。さらに、第２半導体チップ４１の上には、複数の第３半導体チップ４２が積層される。

その後、図５に示すように、第１樹脂部材３０は、凹部４１ａに対向する位置で第１樹脂部材３０を覆ってアニール処理される。最後に、図１に戻って、第２半導体チップ４１と第３半導体チップ４３が、第２樹脂部材５０で封止される。

以下、図６および図７を参照して、比較例に係る半導体装置について説明する。図６は、比較例に係る半導体装置の概略的な構成を示す側面図である。図７は、比較例に係る半導体装置の製造工程を説明する工程図である。

図６に示すように、比較例に係る半導体装置１００には、上述した凹４１ａ部が、樹脂部材１３０の直上に配置された半導体チップ１４０（半導体メモリチップ）に設けられていない。そのため、図７に示すように、半導体チップ２０（制御チップ）を樹脂部材１３０で覆う際、半導体チップ２０の厚みのせいで樹脂部材１３０が凸状に変形し、この変形によって、半導体チップ１４０が凸状に反ってしまう。その結果、図６に示すように、半導体チップ１４０を封止する樹脂部材１５０の厚さｔ２が薄くなってしまう。

一方、本実施形態に係る半導体装置１には、上述したように、凹部４１ａが第２半導体チップ４１に設けられているので、第１樹脂部材３０にも、凹部４１ａに追従する凹部３０ａが設けられる。これにより、第１樹脂部材３０で第１半導体チップ２０を覆う際、第１樹脂部材３０の凸状に変形することが抑制されるので、第２半導体チップ４１と第３半導体チップ４２の凸状の反りも抑制される。よって、第２樹脂部材５０の厚さｔ１（図１参照）が十分に確保されるので、第２樹脂部材５０にレーザで製品名等をマークするときに、第２樹脂部材５０の下の第３半導体チップ４２に加わるダメージを低減することができる。

また、本実施形態に係る半導体装置１では、凹部４１ａの体積は、第１半導体チップ２０の体積と接着剤６０の体積との合計体積よりも小さい。そのため、第１樹脂部材３０が第１半導体チップ２０を覆ってアニール処理される際、凹部４１ａと同等の体積を有する第１樹脂部材３０の凹部３０ａと、第１半導体チップ２０との間に空隙が形成されにくくなる。よって、第１半導体チップ２０を第１樹脂部材３０に埋め込んだ後のボイドの発生を抑制することができる。

さらに、本実施形態に係る半導体装置１では、凹部４１ａの開口端４１ｂを第１半導体チップ２０の外側に配置し、かつ、凹部４１ａの深さｄを基板１０からの第１半導体チップ２０の高さｈよりも浅くすることによって、上記体積の関係を実現している。よって、第１半導体チップ２０の厚みに起因する第１樹脂部材３０の凸状の変形を抑制しつつ、第１樹脂部材３０と第１半導体チップ２０との間に形成される空隙に起因するボイド発生を抑制している。

(変形例)
変形例について説明する。本変形例は、第２半導体チップ４１の凹部４１ａの形成方法が上述した実施形態と異なる。以下、図８を参照して、この形成方法について説明する。

図８は、変形例における凹部４１ａの形成方法を説明する工程図である。本変形例においても、保護テープ７０を半導体ウエハ７１に貼り付ける工程と（図４（Ａ）参照）と、半導体ウエハ７１を研削する工程（図４（Ｂ）参照）は、上述した実施形態と同様である。なお、本変形例では、保護テープ７０の代わりにウエハサポート基板を用いてもよい。

本変形例では、図８（Ａ）に示すように、半導体ウエハ７１の研削後、フォトレジスト８１を用いて、凹部４１ａの形成箇所がパターニングされる。その後、図８（Ｂ）に示すように、ドライエッチングまたはウェットエッチングにて凹部４１ａが形成される。なお、エッチング工程後は、上述した実施形態と同様の工程が行われるので、説明は省略する。

本変形例によれば、上述した実施形態と同様に、第２半導体チップ４１に凹部４１ａを設けることができる。これにより、第１樹脂部材３０の凸状の変形が抑制されるので、第２半導体チップ４１と第３半導体チップ４２の凸状の反りを抑制することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１０ 基板、２０ 第１半導体チップ、３０ 第１樹脂部材、４１ 第２半導体チップ、４１ａ 凹部、４１ｂ 開口端、４２ 第３半導体チップ、５０ 第２樹脂部材、６０ 接着剤

Claims (7)

1. 基板の上方に接着剤を介して設けられた第１半導体チップと、
   前記第１半導体チップを覆う第１樹脂部材と、
   前記第１樹脂部材の上に設けられ、前記第１樹脂部材を介して前記第１半導体チップと対向する部分に前記第１半導体チップの体積と前記接着剤の体積の合計体積よりも小さい体積の凹部を有する第２半導体チップと、
   前記第２半導体チップを封止する第２樹脂部材と、
   を備える半導体装置。
2. 前記凹部の開口端が、前記第１半導体チップの外側に位置し、かつ前記凹部の深さが、前記基板からの前記第１半導体チップの前記第２半導体チップと対向する面までの高さよりも浅い、請求項１に記載の半導体装置。
3. 前記第２半導体チップの上に積層され、前記第２樹脂部材で封止された複数の第３半導体チップをさらに備える、請求項１または２に記載の半導体装置。
4. 前記第２半導体チップと前記複数の第３半導体チップが、半導体メモリチップであり、
   前記半導体装置に入力されるデータおよび前記半導体装置から出力されるデータは、前記第１半導体チップを介して、前記半導体メモリチップに入力および前記半導体メモリチップから出力される、請求項３に記載の半導体装置。
5. 基板の上方に接着剤を介して第１半導体チップを設け、
   第２半導体チップに前記第１半導体チップの体積と前記接着剤の体積の合計体積よりも小さい体積の凹部を形成し、
   前記第１半導体チップを、前記第２半導体チップの前記凹部に沿って接着された第１樹脂部材で覆い、
   前記第２半導体チップを第２樹脂部材で覆う、半導体装置の製造方法。
6. 前記凹部を、レーザ光の照射にて形成する、請求項５に記載の半導体装置の製造方法。
7. 前記凹部を、エッチングにて形成する、請求項５に記載の半導体装置の製造方法。

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