CN107195621B - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN107195621B
CN107195621B CN201710140999.3A CN201710140999A CN107195621B CN 107195621 B CN107195621 B CN 107195621B CN 201710140999 A CN201710140999 A CN 201710140999A CN 107195621 B CN107195621 B CN 107195621B
Authority
CN
China
Prior art keywords
semiconductor chip
semiconductor
chip
resin component
recess portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710140999.3A
Other languages
English (en)
Other versions
CN107195621A (zh
Inventor
脇岡宽之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Publication of CN107195621A publication Critical patent/CN107195621A/zh
Application granted granted Critical
Publication of CN107195621B publication Critical patent/CN107195621B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657Stacked arrangements of devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Dicing (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

实施方式提供一种能够抑制半导体芯片翘曲的半导体装置及其制造方法。实施方式的半导体装置具备衬底、第1半导体芯片、第1树脂部件、第2半导体芯片及第2树脂部件。第1半导体芯片设置在衬底的上方。第1树脂部件覆盖第1半导体芯片。第2半导体芯片设置在树脂部件之上,在隔着树脂部件与第1半导体芯片对向的部分具有凹部。第2树脂部件密封第2半导体芯片。

Description

半导体装置及其制造方法
[相关申请]
本申请享有以日本专利申请2016-50171号(申请日:2016年3月14日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及一种半导体装置及其制造方法。
背景技术
作为半导体装置的构造的一例,有如下构造,即,将控制芯片嵌入在树脂部件之中,在该树脂部件之上积层多个半导体存储芯片。各半导体存储芯片被控制芯片控制。
在所述构造中,树脂部件易因控制芯片的厚度而变形成凸状,且因该变形,半导体存储芯片易翘曲成凸状。因此,在密封半导体存储芯片的模具树脂的凸状部分,厚度有可能形成得比其它部分薄。如果模具树脂薄,那么例如当利用激光在该模具树脂上标记产品名等时,模具树脂之下的半导体存储芯片容易受损。
发明内容
本发明的实施方式提供一种能够抑制半导体芯片翘曲的半导体装置及其制造方法。
本实施方式的半导体装置具备衬底、第1半导体芯片、第1树脂部件、第2半导体芯片及第2树脂部件。第1半导体芯片设置在衬底的上方。第1树脂部件覆盖第1半导体芯片。第2半导体芯片设置在树脂部件之上,在隔着树脂部件与第1半导体芯片对向的部分具有凹部。第2树脂部件密封第2半导体芯片。
附图说明
图1是表示本实施方式的半导体装置的概略构成的侧视图。
图2是表示积层芯片的概略构造的侧视图。
图3是表示设置在第2半导体芯片的凹部与第1半导体芯片20的位置关系的俯视图。
图4(A)~(E)是说明形成第2半导体芯片之前的步骤的步骤图。
图5是说明第2半导体芯片形成后的步骤的步骤图。
图6是表示比较例的半导体装置的概略构成的侧视图。
图7是说明比较例的半导体装置的制造步骤的步骤图。
图8(A)~(B)是说明变化例中的凹部的形成方法的步骤图。
具体实施方式
以下,参照附图来说明本发明的实施方式。本实施方式并不限定本发明。
首先,对本实施方式的半导体装置的构成进行说明。图1是表示本实施方式的半导体装置的概略构成的侧视图。如图1所示,本实施方式的半导体装置1具备衬底10、第1半导体芯片20、第1树脂部件30、积层芯片40及第2树脂部件50。
在衬底10上设置将第1半导体芯片20与积层芯片40电连接的配线(未图示)、或将第1半导体芯片20电连接在外部衬底的连接端子(未图示)。半导体装置1具备将第1半导体芯片20与衬底10之间以及积层芯片40与衬底10之间电连接的连接部件(未图示)。连接部件使用例如利用金或铜的金属线。
利用粘接剂60将第1半导体芯片20粘接在衬底10上。在本实施方式中,第1半导体芯片20为具有控制积层芯片40的集成电路的控制芯片。
第1树脂部件30覆盖第1半导体芯片20。另外,第1树脂部件30还覆盖将第1半导体芯片20与衬底10之间连接的连接部件。该第1树脂部件30例如由聚酰亚胺树脂等热硬化性树脂构成。
图2是表示积层芯片40的概略构造的侧视图。如图2所示,积层芯片40具有第2半导体芯片41及多个第3半导体芯片42。在本实施方式中,第2半导体芯片41及多个第3半导体芯片42是具有NAND(Not And,与非)型存储器电路(图2中未图示)的半导体存储芯片。对该存储器电路的数据读取及写入是由设置在第1半导体芯片20的控制电路而控制。也就是说,从半导体装置1输入的数据经由第1半导体芯片20输入到第2半导体芯片41及多个第3半导体芯片42,经由第1半导体芯片20从第2半导体芯片41及多个第3半导体芯片42输出的数据经由第1半导体芯片输出到半导体装置1的外部。
第2半导体芯片41配置在积层芯片40的最下层。在第2半导体芯片41之上积层着多个第3半导体芯片42。在本实施方式中,多个第3半导体芯片42呈阶梯状积层。但是,第3半导体芯片42的积层方式并不限定于阶梯状,也可为其它积层方式。
在第2半导体芯片41的一面(图2中为底面)设置着凹部41a。如图1所示,凹部41a隔着第1树脂部件30与第1半导体芯片20对向。为了抑制在第1半导体芯片20与第1树脂部件30之间产生的孔隙,凹部41a的体积小于第1半导体芯片20的体积与粘接剂60的体积的合计体积。另外,如图1所示,凹部41a的深度d比从衬底10至第1半导体芯片20的与第2半导体芯片41的一面对向的平面的高度h浅。此外,该高度h相当于第1半导体芯片20的厚度与粘接剂60的厚度的合计厚度。
图3是表示凹部41a与第1半导体芯片20的位置关系的俯视图。如图3所示,为了抑制第1树脂部件30变形成凸状,凹部41a的开口端41b位于第1半导体芯片20的外侧。另外,开口端41b的形状与第1半导体芯片20的外形在几何学上彼此相似,且开口端41b的中心C1与第1半导体芯片20的中心C2大致一致,目的是使第1树脂部件30能够均匀地覆盖第1半导体芯片20。此外,在本实施方式中,开口端41b的形状为四边形,但也可为其它多边形,还可为圆形。
再次返回到图1,第2树脂部件50为密封积层芯片40的模具树脂。第2树脂部件50例如由环氧树脂等构成。第2树脂部件50还密封将积层芯片40与衬底10之间连接的连接部件。
接下来,参照图4及图5,对本实施方式的半导体装置1的制造步骤进行说明。
图4是说明形成第2半导体芯片41之前的步骤的步骤图。图5是说明第2半导体芯片41形成后的步骤的步骤图。
首先,如图4(A)所示,将保护带70贴附在半导体晶片71的主面71a。在该主面71a形成着多个存储器电路43。也就是说,在半导体晶片71上设置着多个第2半导体芯片41。
接着,如图4(B)所示,对半导体晶片71的位于主面71a的相反侧的面71b进行研磨。此时,以半导体晶片71的厚度例如成为100μm的方式进行研磨。
接着,如图4(C)所示,对于面71b选择性地聚光照射激光72。结果,通过激光消融(laser ablation)而形成凹部41a。此外,能够通过除了调整激光72的输出、扫描速度以外还调整激光72的聚焦位置,来控制凹部41a的深度。另外,也能够对整个面71b进行扫描,并使用遮光掩模而形成凹部41a。
因所述激光加工而在面71b上产生加工屑。在冲洗掉该加工屑之后,如图4(D)所示,将切割带31粘接到面71b上。切割带31上预先粘附着第1树脂部件30。该第1树脂部件30例如相当于芯片粘接薄膜(DAF)。在该步骤中,第1树脂部件30按照凹部41a的形状粘接,因此在第1树脂部件30中也形成凹部30a。该凹部30a的体积与凹部41a的体积大致相等。
接着,如图4(E)所示,去除保护带70,利用刀片73将半导体晶片71与第1树脂部件30切割,以将各存储器电路43分离。通过该切割而形成第2半导体芯片41。将该第2半导体芯片41与第1树脂部件30从切割带31剥离。进而,在第2半导体芯片41之上积层多个第3半导体芯片42。
然后,如图5所示,第1树脂部件30于与凹部41a对向的位置覆盖第1树脂部件30并被退火处理。最后,返回到图1,利用第2树脂部件50密封第2半导体芯片41与第3半导体芯片43。
以下,参照图6及图7对比较例的半导体装置进行说明。图6是表示比较例的半导体装置的概略构成的侧视图。图7是说明比较例的半导体装置的制造步骤的步骤图。
如图6所示,在比较例的半导体装置100中,所述凹部41a并未设置在配置于树脂部件130正上方的半导体芯片140(半导体存储芯片)。因此,如图7所示,当利用树脂部件130覆盖半导体芯片20(控制芯片)时,因半导体芯片20的厚度而使树脂部件130变形成凸状,且因该变形而导致半导体芯片140翘曲成凸状。结果,如图6所示,密封半导体芯片140的树脂部件150的厚度t2变薄。
另一方面,在本实施方式的半导体装置1中,如上所述,凹部41a设置在第2半导体芯片41上,因此在第1树脂部件30也设置追随于凹部41a的凹部30a。由此,抑制了在利用第1树脂部件30覆盖第1半导体芯片20时,第1树脂部件30变形成凸状的情况,因此第2半导体芯片41与第3半导体芯片42翘曲成凸状的情况也得以抑制。由此,充分确保第2树脂部件50的厚度t1(参照图1),所以当利用激光在第2树脂部件50上标记产品名等时,能够降低对第2树脂部件50之下的第3半导体芯片42造成的损害。
另外,在本实施方式的半导体装置1中,凹部41a的体积小于第1半导体芯片20的体积与粘接剂60的体积的合计体积。因此,当第1树脂部件30覆盖第1半导体芯片20并被退火处理时,在具有与凹部41a同等体积的第1树脂部件30的凹部30a与第1半导体芯片20之间不易形成空隙。由此,能够抑制在将第1半导体芯片20嵌入到第1树脂部件30之后产生孔隙。
进而,在本实施方式的半导体装置1中,通过将凹部41a的开口端41b配置在第1半导体芯片20的外侧,且使凹部41a的深度d比从衬底10起的第1半导体芯片20的高度h浅,而实现所述体积关系。由此,抑制因第1半导体芯片20的厚度而导致第1树脂部件30变形成凸状,并且抑制因形成在第1树脂部件30与第1半导体芯片20之间的空隙而产生孔隙。
(变化例)
对变化例进行说明。本变化例中的第2半导体芯片41的凹部41a的形成方法与所述实施方式不同。以下,参照图8对该形成方法进行说明。
图8是说明变化例中的凹部41a的形成方法的步骤图。在本变化例中,将保护带70贴附于半导体晶片71的步骤(参照图4(A))以及对半导体晶片71进行研磨的步骤(参照图4(B))仍与所述实施方式相同。此外,在本变化例中,也可以取代保护带70而使用晶片支撑衬底。
在本变化例中,如图8(A)所示,在对半导体晶片71进行研磨之后,使用光阻81将凹部41a的形成部位图案化。然后,如图8(B)所示,利用干式蚀刻或者湿式蚀刻形成凹部41a。此外,在蚀刻步骤后,进行与所述实施方式相同的步骤,因此省略说明。
根据本变化例,能够与所述实施方式同样地在第2半导体芯片41设置凹部41a。由此,抑制第1树脂部件30变形成凸状,因此能够抑制第2半导体芯片41与第3半导体芯片42翘曲成凸状。
已对本发明的若干实施方式进行了说明,但这些实施方式是作为示例而提出,并不意图限定发明的范围。这些实施方式能够以其它各种方式加以实施,且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中,同样地包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
10 衬底
20 第1半导体芯片
30 第1树脂部件
41 第2半导体芯片
41a 凹部
41b 开口端
42 第3半导体芯片
50 第2树脂部件
60 粘接剂

Claims (7)

1.一种半导体装置,其特征在于具备:
第1半导体芯片,经由粘接剂设置在衬底的上方;
第1树脂部件,覆盖所述第1半导体芯片;
第2半导体芯片,设置在所述第1树脂部件之上,在隔着所述第1树脂部件与所述第1半导体芯片对向的部分具有体积比所述第1半导体芯片的体积与所述粘接剂的体积的合计体积小的凹部;以及
第2树脂部件,密封所述第2半导体芯片。
2.根据权利要求1所述的半导体装置,其特征在于:
所述凹部的开口端位于所述第1半导体芯片的外侧,且所述凹部的深度比从所述衬底至所述第1半导体芯片的与所述第2半导体芯片对向的面的高度浅。
3.根据权利要求1或2所述的半导体装置,其特征在于:
还具备多个第3半导体芯片,所述多个第3半导体芯片积层在所述第2半导体芯片之上,且被所述第2树脂部件密封。
4.根据权利要求3所述的半导体装置,其特征在于:
所述第2半导体芯片与所述多个第3半导体芯片为半导体存储芯片,输入到所述半导体装置的数据及从所述半导体装置输出的数据经由所述第1半导体芯片而输入到所述半导体存储芯片及从所述半导体存储芯片输出。
5.一种半导体装置的制造方法,其特征在于:
在衬底的上方经由粘接剂设置第1半导体芯片,
在第2半导体芯片形成体积比所述第1半导体芯片的体积与所述粘接剂的体积的合计体积小的凹部,
利用沿着所述第2半导体芯片的所述凹部粘接的第1树脂部件覆盖粘接在衬底上方的第1半导体芯片,且
利用第2树脂部件覆盖所述第2半导体芯片。
6.根据权利要求5所述的半导体装置的制造方法,其特征在于:
通过照射激光而形成所述凹部。
7.根据权利要求5所述的半导体装置的制造方法,其特征在于:
通过蚀刻而形成所述凹部。
CN201710140999.3A 2016-03-14 2017-03-10 半导体装置及其制造方法 Active CN107195621B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016-050171 2016-03-14
JP2016050171A JP6523999B2 (ja) 2016-03-14 2016-03-14 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
CN107195621A CN107195621A (zh) 2017-09-22
CN107195621B true CN107195621B (zh) 2019-08-16

Family

ID=59871578

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710140999.3A Active CN107195621B (zh) 2016-03-14 2017-03-10 半导体装置及其制造方法

Country Status (3)

Country Link
JP (1) JP6523999B2 (zh)
CN (1) CN107195621B (zh)
TW (1) TWI677960B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6523999B2 (ja) * 2016-03-14 2019-06-05 東芝メモリ株式会社 半導体装置およびその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06268151A (ja) * 1993-03-12 1994-09-22 Rohm Co Ltd 半導体装置
CN1641873A (zh) * 2004-01-13 2005-07-20 三星电子株式会社 多芯片封装、其中使用的半导体器件及其制造方法
CN107195621A (zh) * 2016-03-14 2017-09-22 东芝存储器株式会社 半导体装置及其制造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6649445B1 (en) * 2002-09-11 2003-11-18 Motorola, Inc. Wafer coating and singulation method
JP2006210402A (ja) * 2005-01-25 2006-08-10 Matsushita Electric Ind Co Ltd 半導体装置
JP2010118554A (ja) * 2008-11-13 2010-05-27 Nec Electronics Corp 半導体装置およびその製造方法
JP5918664B2 (ja) * 2012-09-10 2016-05-18 株式会社東芝 積層型半導体装置の製造方法
JP6054188B2 (ja) * 2013-01-30 2016-12-27 株式会社東芝 半導体パッケージおよびその製造方法
JP5847749B2 (ja) * 2013-03-21 2016-01-27 株式会社東芝 積層型半導体装置の製造方法
JP2015176906A (ja) * 2014-03-13 2015-10-05 株式会社東芝 半導体装置および半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06268151A (ja) * 1993-03-12 1994-09-22 Rohm Co Ltd 半導体装置
CN1641873A (zh) * 2004-01-13 2005-07-20 三星电子株式会社 多芯片封装、其中使用的半导体器件及其制造方法
CN107195621A (zh) * 2016-03-14 2017-09-22 东芝存储器株式会社 半导体装置及其制造方法

Also Published As

Publication number Publication date
JP6523999B2 (ja) 2019-06-05
TWI677960B (zh) 2019-11-21
CN107195621A (zh) 2017-09-22
JP2017168533A (ja) 2017-09-21
TW201810605A (zh) 2018-03-16

Similar Documents

Publication Publication Date Title
US7823322B2 (en) Silicon chip having inclined contact pads and electronic module comprising such a chip
JP3155741B2 (ja) Cspのbga構造を備えた半導体パッケージ
JP5840479B2 (ja) 半導体装置およびその製造方法
US8174101B2 (en) Microelectronic devices and microelectronic support devices, and associated assemblies and methods
US10504857B2 (en) Semiconductor package structure for improving die warpage and manufacturing method thereof
US7755176B1 (en) Die-mounting substrate and method incorporating dummy traces for improving mounting film planarity
US20070296079A1 (en) Heat dissipating structure and method for fabricating the same
US20070155247A1 (en) Rounded contact fingers on substrate/PCB for crack prevention
JP2006261485A (ja) 半導体装置およびその製造方法
JP6797234B2 (ja) 半導体パッケージ構造体及びその製造方法
JP2006344898A (ja) 半導体装置及びその製造方法
US8129272B2 (en) Hidden plating traces
JP2010087123A (ja) 回路装置およびその製造方法
JP2001044229A (ja) 樹脂封止型半導体装置及びその製造方法
CN107195621B (zh) 半导体装置及其制造方法
TW200939423A (en) Semiconductor package structure with heat sink
JP6927179B2 (ja) 電気部品の積層体とその製造方法
JP2020025022A (ja) 半導体装置およびその製造方法
US20210111109A1 (en) Flat no-lead package with surface mounted structure
US20080006933A1 (en) Heat-dissipating package structure and fabrication method thereof
CN109300862A (zh) 指纹感测芯片封装结构
KR101187913B1 (ko) 반도체 패키지용 리이드 프레임과, 이를 제조하는 방법
US20150028081A1 (en) Method for fabricating wire bonding structure
TW202215611A (zh) 薄型化半導體封裝元件及製法
JP4649638B2 (ja) 散熱片の半導体パッケージ構造

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder

Address after: Tokyo

Patentee after: TOSHIBA MEMORY Corp.

Address before: Tokyo

Patentee before: Pangea Co.,Ltd.

Address after: Tokyo

Patentee after: Kaixia Co.,Ltd.

Address before: Tokyo

Patentee before: TOSHIBA MEMORY Corp.

CP01 Change in the name or title of a patent holder
TR01 Transfer of patent right

Effective date of registration: 20220127

Address after: Tokyo

Patentee after: Pangea Co.,Ltd.

Address before: Tokyo

Patentee before: TOSHIBA MEMORY Corp.

TR01 Transfer of patent right