JP2006210402A - 半導体装置 - Google Patents

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semiconductor
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Shinya Tokunaga
真也 徳永
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Matsushita Electric Industrial Co Ltd
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Abstract

【課題】複数のチップを積層して構成されるＳｉＰにおいて、上側のチップの方が下側のチップより大きい場合に、上側のチップの強度を損ねることなく、かつダイシングによる信頼性低下をひきおこすことなく、ＳｉＰを薄くすること。
【解決手段】回路形成面と天面とする上側のチップの底面中央近傍にエッチングによって座繰り部を設け、座繰り部の内側に下側のチップを配置する。
【選択図】 図１

Description

本発明は、半導体装置に係り、特に、複数のチップを同一パッケージに実装して半導体装置を構成しつつ、強度を維持しつつ薄型化をはかるとともに、その大きさをほぼチップサイズにまで小型化したＳｉＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）技術に関する。
プリント回路基板への半導体装置の高密度化に伴い、半導体装置の小型化が進んでおり、近年では、ほぼチップサイズにまで小型化された半導体装置が開発されている。小型化への要求に応えて、システムを１つのパッケージとして実装するＳｉＰ（システムインパッケージ）技術が提案されている。
このＳｉＰを実現する技術として、特許文献１では、基板上にフェイスダウンで搭載された半導体チップの回路形成面と反対側の面上に、回路形成面が上側になるように別の半導体チップを積層し、樹脂封止した半導体装置が提案されている。
このように構成された半導体装置では、チップを重ねるためにＳｉＰ全体の厚みが厚くなるという問題がある。そこで、半導体チップ自体の厚みを薄くする手段を用いて全体を薄くしている。その結果、従来は３５０μｍ程度で構成していた厚みが最近では１００μｍ以下になろうとしている。
このような状況下で、大きさの異なる薄い半導体チップを重ね合わせた場合、特に大きい方の半導体チップの強度が保てないという課題があった。この課題を解決するための１つの方法は大きい方の半導体チップに支持台を設けることである。しかしながら、支持台の高さが約１００μｍ程度と厚くなってしまうために、現実的には難しい。
また、別の方法として、上側の半導体チップの裏面から座繰り部を設け、半導体チップを座繰り部の内側に配置する方法が提案されている（特許文献２参照）。
特開平１１−２０４７２０号公報（図３参照） 特開２００３−８６７３４号公報（図１参照）
特許文献２の技術においては、薄型化は可能となるが、実際に座繰り部を設ける１つ場合、形成が困難であり、半導体チップの裏面をダイシングブレードなどによって機械的に加工のしようとすると、半導体チップを薄くしようとすると、研削などの方法では、研削による方法では、ダイシングブレードがウェハ（チップ）に与えるダメージによる信頼性の低下が問題になる。また、加工精度と加工時間の面から量産しようとすると実現が困難であった。
また、特許文献２の技術を適用する場合、チップを封止樹脂で封止しようとしても、座繰り部の内側に均等に封止樹脂を充填させるのが難しい。特に座繰り部の四隅の直角の部分には封止樹脂がいきわたりにくく、機械的強度、および封止性の面で十分な信頼性を得ることができないという問題があることもわかった。
本発明は前記実情に鑑みてなされたもので、加工精度が高く薄型でかつ信頼性の高い半導体装置を提供することを目的とする。
上記の課題を解決するために、本発明の半導体装置は、第１の半導体基板と、第２の半導体基板と、前記第１または第２の半導体基板に接続された外部接続端子とを備えた半導体装置であって、前記第２の半導体基板表面に異方性エッチングで形成された凹部に、前記第１の半導体基板の少なくとも一部が収納された 第１の半導体基板と、第２の半導体基板と、前記第１または第２の半導体基板に接続された外部接続端子とを備え、前記第２の半導体基板表面に異方性エッチングで形成された凹部に、前記第１の半導体基板の少なくとも一部が収納されている。
この構成によれば、上側に位置する第２の半導体基板の凹部を異方性エッチングによって形成しているため、歪なしに高精度の凹部を形成することができ、高精度の接合が可能で、より薄型化が可能となる。
また、本発明の半導体装置は、前記第２の半導体基板が、少なくともその周辺部の一部分が他の部分よりも厚くなるように、前記凹部が形成されたものを含む。
この構成によれば、周辺部で凹部の開口がより大きくなることにより、第２および第１の半導体基板の接合が容易である。
本発明の半導体装置は、前記凹部が、前記第２の半導体基板の主表面に平行な底面と、この底面を囲む側面とで形成され、前記側面は、傾斜面であるものを含む。
この構成によれば、第１および第２の半導体基板の接合のための接着剤層の充填が容易となり、信頼性の高い接合が可能となる。
また、本発明の半導体装置は、前記傾斜面は、所定の結晶面であるものを含む。
この構成によれば、結晶の、エッチング異方性を利用して高精度の加工が可能となる。
また、本発明の半導体装置は、前記第１の半導体基板は接着剤層を介して前記第２の半導体基板の凹部に固着されたものを含む。
この構成によれば、接着剤層を用いて接合する場合にも良好に接着剤層が充填され、信頼性の高い接合が可能となる。
また、本発明の半導体装置は、前記凹部は、前記第２の半導体基板に複数個形成されており、前記第１の半導体基板は各凹部にそれぞれ１個づつ固着されているものを含む。
この構成によれば、多数の半導体基板を実装したＳｉＰを容易に形成することが可能となる。
また、本発明の半導体装置は、前記第２の半導体基板はシリコン基板であり、前記傾斜面は｛１１１｝面であるものを含む。
シリコンは、ＫＯＨなどのエッチング液を用いてエッチングを行う場合、｛１１１｝面のエッチング速度が他の面よりも極めて遅いため、結果として｛１１１｝面が露出するようにエッチングが進行する。｛１００｝面と｛１１１｝面とは５４．７°の位置関係となる。従ってエッチング精度が極めて高く高精度のパターンを得ることができる。また、シリコン基板の主表面を｛１００｝面とすることにより、｛１１１｝面とは５４．７°の角度をなす傾斜面が高精度に形成され、この傾斜面は第１の半導体基板を装着するのに良好な傾斜面であり、また、接着性樹脂の充填にもちょうどよい角度となっている。
また、本発明の半導体装置は、前記第１の半導体基板は、インタポーザ上に積層接続された、底面に回路部を有する第１のチップであり、前記第２の半導体基板は、前記第１のチップの少なくとも一部を覆うように前記第１のチップ上に実装された第２のチップであるものを含む。
この構成によれば、薄型で信頼性の高い半導体装置を提供することが可能となる。
また、本発明の半導体装置は、前記第２のチップは、前記インタポーザとボンディングワイヤを介して接続され、前記第１および第２のチップは前記ボンディングワイヤとともに樹脂パッケージ内に収納されたものを含む。
この構成によれば、樹脂パッケージ内に収納されているため、より強固で信頼性の高いものとなる。
また、本発明の半導体装置は、前記第２のチップは、前記座繰り部の厚くなった部分の前記インタポーザからの高さが、前記第１のチップの前記インタポーザからの高さと概同一であるものを含む。
この構成により、第１および第２のチップの端子電極がインタポーザに高精度に固定可能であり、インタポーザに対する確実な接続が可能となり、信頼性の高い実装が可能となる。
また、本発明の半導体装置は、前記第２のチップは、前記座繰り部の厚くなった部分の前記インタポーザからの高さが、前記第１のチップの前記インタポーザからの高さより高いものを含む。
また、本発明の半導体装置は、前記第１のチップは、その中心が前記インタポーザの概中心にくるように配置され、前記第２のチップは、その中心が前記インタポーザの中心からずれた位置にくるように配置され、前記第２のチップが有する座繰り部は、前記第１のチップを前記座繰り部の内側に配置できるように、その中心が前記第２のチップの中心からずれた位置に設けられているものを含む。
また、本発明の半導体装置は、前記第２のチップは、その全ての辺に関して周辺部が厚くなっているものを含む。
また、本発明の半導体装置は、前記第２のチップは、少なくともその１辺が、前記第１のチップにおける同一方向の辺よりも短いものを含む。
また、本発明の半導体装置は、前記インタポーザ上に積層された、底面に回路部を有する第３のチップをさらに備え、前記第２のチップには、前記座繰り部とは異なる別の座繰り部が設けられており、前記第３のチップは、少なくともその一部が、前記別の座繰り部の内側に配置されているものを含む。
また、本発明の半導体装置は、前記座繰り部における厚くなった部分の少なくとも一部の領域について、前記インタポーザからの高さが前記第１のチップの前記インタポーザからの高さより高くなるように、溝部が設けられているものを含む。
また、本発明の半導体装置は、前記溝部が、前記座繰り部における周辺部の各辺に均等に設けられているものを含む。
また、本発明の半導体装置は、前記溝部が複数設けられており、前記溝部の深さが少なくとも２種類以上あるものを含む。
また、本発明の半導体装置は、前記第１の半導体基板は、前記凹部側に回路部を有する第１のチップであり、前記第２の半導体基板は、前記第１のチップの少なくとも一部を覆うとともにインタポーザ上に積層接続された、第２のチップであり、前記第１のチップは、前記凹部内で前記第２のチップと直接接続されており、前記第２のチップを介して前記インタポーザに接続されたものを含む。
本発明の半導体装置によれば、上側に配置される半導体チップの方が下側に配置される半導体チップより大きい場合において、上側の半導体チップの周辺部が厚くなっているのでその強度を高く保つことができる。また、余分な部材が不要であり、上側の半導体チップの周辺を支持することが可能となる。また、異方性エッチングを用いて座繰り部を生成しているため、ダイシングによって生じるウェハ（チップ）ダメージによる信頼性の悪影響をなくすことが可能となるためより薄型化が可能である。さらに加工精度および加工時間も向上し量産が可能となる。
（実施の形態１）
以下、図面を参照しながら本発明の実施の形態１について説明する。図１（ａ）は本発明の実施の形態１にかかる半導体装置を上部から見た図であり、図１（ｂ）はその断面Ａ−Ｂの断面図を示す図である。
図１（ａ）および（ｂ）に示すとともに図２に樹脂封止前の状態を示すように、本実施の形態に係る半導体装置は、第１の半導体基板としての第１の半導体チップ１が、第２の半導体基板としての第２の半導体チップ２の表面に異方性エッチングで形成された凹部（座繰り部）１０に収納されたことを特徴とするものである。８はアンダーフィル、９は封止樹脂である。
そして、これら第１の半導体チップおよび第２の半導体チップ２はいずれも接合面とは対向する面に回路形成面を構成しており、第２の半導体チップ２は、回路形成面からボンワイヤ４を介してインタポーザ３に接続されている。インタポーザ３は、配線層の形成された多層構造のフレキシブル基板で構成されており、第１の半導体チップ１との間は第１の半導体チップに設けられたバンプ６と配線層との接続で達成され、第２の半導体チップ２との間の接続はボンディングワイヤ４によってなされている。
そしてインタポーザ３の対向面側には半田ボールが多数配列されてプリント基板（図示せず）との接続がなされている。
第１の半導体チップ１と、回路形成面の裏面に座繰り部１０が設けられた第２の半導体チップ２と、配線層となるインタポーザ３、第２の半導体チップをインタポーザ３と接続するボンディングワイヤ４、封入樹脂５、第１の半導体チップ１とプリント基板を接続するための金属バンプ６、半導体装置をプリント基板と接続するためのボールグリッドアレイ(ＢＧＡ)を構成する半田ボールからなる実装用外部端子７とを備えている。
いいかえると第１の半導体チップ１は回路形成面を下側に（フェイスダウン）して、インタポーザ３に搭載されている。第１の半導体チップ１とインタポーザ３との電気的接続はバンプ６を介して行われる。第２の半導体チップ２は回路形成面の裏面が凹形状となるように異方性エッチングによる座繰り部１０が設けられている。第２の半導体チップ２は回路形成面が上側になるようにインタポーザ３に搭載されている。第２の半導体チップとインタポーザ３との電気的接続はワイヤボンディング４を介して行われる。
第１の半導体チップ１は第２の半導体チップ２の座繰り部１０の内側に配置される。その結果、第１の半導体チップ１の天面が封入樹脂５を介して第２の半導体チップ２の座繰り部１０を下方から鉛直に支える構造となっている。この封入樹脂５は緩衝材としての役割も果たすことになる。また、第２の半導体チップ２の厚くなった周辺部分は、第２の半導体チップ２をフリップしてインタポーザ３に実装する際に、そのインタポーザ３からの高さが第１の半導体チップ１のインタポーザ３からの高さと概同一になるように構成されている。これによって、第２の半導体チップ２の周辺部分が支持台をかねる構成となっている。
第２の半導体チップ２の座繰り部１０の形成は異方性エッチング、または等方性エッチングと異方性エッチングの組み合わせにより行われる。異方性エッチングとは特定方向のエッチング速度が他方向に比べ十分に高い条件でのエッチングをいい、研削による形成に比べ、形成面を滑らかに仕上げることができる。例えば、プラズマ中などの反応性イオンを用いたドライエッチングで実現される。等方性エッチングと異方性エッチングを組み合わせる場合には、最初に等方性エッチングで荒く第２の半導体チップ２を削った後に、異方性エッチングで所望の形状となるように仕上げるようにしてもよい。
次に、図３（ａ）乃至（ｄ）に示すように、この半導体装置の製造工程における主工程である異方性エッチングによる座繰り部の形成工程および第１および第２の半導体チップの接合工程について説明する。
まず、図３（ａ）に示すように、天面に所望の回路を形成したシリコン基板を用意する（必要に応じて回路部をレジスト被覆しておく）。
そして、この回路形成面の対向面側にレジストパターンＲを形成し、このレジストパターンＲをマスクとして、図３（ｂ）に示すように、ＫＯＨを用いたウェットエッチングにより座繰り部１０を形成する。このとき回路形成面を｛１００｝面となるようにし、エッチングを行う。ここで、シリコンは、ＫＯＨを用いてエッチングを行う場合、｛１１１｝面のエッチング速度が他の面よりも極めて遅いため、結果として｛１１１｝面が露出するようにエッチングが進行する。｛１００｝面と｛１１１｝面とは５４．７°の位置関係となる。従って｛１１１｝面が露出したところでエッチングが停止することになり、エッチング精度が極めて高く高精度のパターンを得ることができる。このようにして、シリコン基板の主表面を｛１００｝面とすることにより、｛１１１｝面とは５４．７°の角度をなす傾斜面が高精度に形成される。
そして図３（ｃ）に示すように、この座繰り部に接着性樹脂である封入樹脂５を封入するとともに図３（ｄ）に示すように、第１の半導体チップ１を装着する。
この傾斜面は第１の半導体チップ１を装着するのに良好な傾斜面であり、また、接着性樹脂である封入樹脂５の充填にもちょうどよい角度となっている。
このようにして、座繰り部１０の側面は鉛直方向に対して、傾斜を持つように形成されている。傾斜の角度としては３０度から６０度程度が望ましく、さらに好ましくは４５度から５５度である。このようにして封入樹脂５による封止を行う際に、封入樹脂５が滑らかに奥部まで浸入し、封入樹脂５の未充填を少なくすることが可能となる。
この後、アンダーフィル８を介して、ＢＧＡ(外部接続端子７)の形成されたインタポーザ３に固着し、さらにワイヤボンディングを行い、最後に封止樹脂９を用いて樹脂封止を行う。
なお、第２の半導体チップ２の厚くなった周辺部分は、図４に示すように、第２の半導体チップ２をフリップしてインタポーザ３に実装する際に、そのインタポーザ３からの高さが第１の半導体チップ１のインタポーザ３より高くなるように構成しても良い。これによって、さらに封入樹脂の充填が容易になる。そしてこの隙間にアンダーフィル８を充填して固着することにより、より強固な固着が可能となる。
上述のように構成された実施の形態１の半導体装置においては、第２の半導体チップ２の周辺部が厚くなっているのでその強度を高く保つことができる。また、余分な部材が必要なく、第２の半導体チップの周辺を支持することが可能となる。また、ダイシングによって生じるウェハ（チップ）ダメージによる信頼性の悪影響をなくすことが可能となる。さらに封入樹脂の均等にいきわたらせることができる。
なお、前記実施の形態１ではワイヤボンディングによって第２の半導体チップの電気的接続を行ったが、外部接続を第１の半導体チップ１を介して実現するようにしたりあるいは、スルーホールあるいは高濃度領域を介して対向面側に取り出すようにしてもよい。この例については後述する。
（実施の形態２）
以下、図面を参照しながら本発明の実施の形態２について説明する。図５（ａ）は本発明の実施の形態２にかかる半導体装置を上部から見た図であり、図５（ｂ）は図５（ａ）における断面Ａ−Ｂの断面図である。実施の形態１と同一の構成要素については、同一の符号を付して説明を省略する。
実施の形態２では、樹脂封止が容易になるように、封止樹脂の通路を形成すべく、第２の半導体チップ２の周辺に溝部１１を設けている点で実施の形態１と異なっている。溝部１１は第２の半導体チップ２の各辺に均等に、かつ各辺と垂直に設けられており、この溝部１１から封入樹脂５を侵入させることで、未充填の箇所がないように均等に封入樹脂５を充填することが可能となる。
溝部１１についても、座繰り部１０と同様に、異方性エッチング、または等方性エッチングと異方性エッチングの組み合わせによって形成される。
なお、溝部１１の構成の仕方については、図６に示すように、各溝部１１が第２の半導体チップ２の中心を向くように放射状に構成してもよい。
また溝部１１の深さは、図７（ａ）、（ｂ）に示すように２種類以上設けても良い。これによって、さらに充填を行いやすくなる。
実施の形態２の半導体装置においては実施の形態１と同様の効果を有する。また、実施の形態１と比較して樹脂封止がさらに容易であり、未充填の箇所がなくなるようにすることができる。
（変形例）
以上、本発明の基本となる２つの実施の形態について説明したが、本発明はその趣旨を変えない範囲内で改変が可能である。
例えば、図８（ａ）、（ｂ）に示すように、第１の半導体チップ１と第２の半導体チップ２は必ずしもその中心をインタポーザ３に一致させる必要はない。例えば、図８（ａ）
、（ｂ）に示すように、第１の半導体チップ１は、その中心がインタポーザ３の概中心にくるように配置され、第２の半導体チップ２は、その中心がインタポーザの中心からずれた位置にくるように配置され、第２の半導体チップ２が有する座繰り部１０は、第１の半導体チップ１を座繰り部１０の内側に配置できるように、その中心が第２の半導体チップ２の中心からずれた位置に設けられるように構成しても良い。
また、第２の半導体チップ２に設けられる座繰り部１０は完全に第２の半導体チップの内側にある必要はない。例えば、第１の半導体チップ１と第２の半導体チップ２の回路レイアウトによっては、図９（ａ）、（ｂ）に示すように、ある辺の周辺については厚みが残らないように座繰り部１０を設けても良い。その際には、図１０（ａ）、（ｂ）に示すように、第１の半導体チップ１は必ずしもその全てが第２の半導体チップ２の内側に配置される必要はなく、ある方向についてはみ出していても構わない。
また、第２の半導体チップ２の下側には、図１１（ａ）、（ｂ）に示すように、第１の半導体チップ１と第３の半導体チップ３０の２つを配置するようにしても良い。図１１（ａ）、（ｂ）において、第１の半導体チップ１は第２の半導体チップ２の内側に収まっているが、第３の半導体チップ３０はその１方向が第２の半導体チップ２からはみ出している。
また、図１２（ａ）および（ｂ）に示すように、第２の半導体チップ２はその少なくとも１辺が第１の半導体チップ１よりも短くてもよい。
以上の変形例で示したように、第２の半導体チップにどのような座繰り部を設けるかについては、第１の半導体チップと第２の半導体チップの大きさの関係や、回路レイアウト、パッド・バンプの位置などによって最適なように決定される。
（実施の形態３）
以上の例では、ワイヤボンディングを用いた例について説明したが、第２の半導体チップ２の外部取り出しもインタポーザ３にダイレクト接続するようにしてもよい。
この例を図１３（ａ）および（ｂ）に示す。すなわち、第２の半導体チップ１の外部取出しを、インタポーザ側に行うようにし、バンプ６を介してインタポーザ３にダイレクトボンディングを行う。
そしてこの外側については樹脂封止を行うようにしてもよいが、ベアチップのままでもよい。これにより大幅な小型化が実現される。
また、この場合はウェハレベルで接合およびバンプの形成までを行い、この後個々の半導体チップに分割するためのダイシングを行うようにしてもよい。これにより製造が極めて容易となる。
また、この第２の半導体チップ２の回路形成面を第１の半導体チップ１側にし、ダイレクトボンディングにより、座繰り部内で接続するようにしてもよい。この場合、第１の半導体チップを介して外部取出しを行うようにしてもよい。
なおこれら、第１および第２の半導体チップは、いずれも同一タイプのシリコン基板でもよいし、逆導電型のシリコン基板であってもよいしまた、同一導電型であって、キャリア濃度の異なるシリコン基板であってもよい。さらには第１の半導体チップを化合物半導体で構成し、第２の半導体チップをシリコンで構成するようにしてもよい。
本発明によれば強度が高く、信頼性の高い薄型のＳｉＰを実現できることから携帯機器などの小型製品に可能である。
（ａ）実施の形態１に係る半導体装置を上側から見た図（ｂ）実施の形態１に係る半導体装置の断面図 （ａ）実施の形態１に係る半導体装置の樹脂封止前の状態を示す断面図 同半導体装置の製造工程を示す断面図 実施の形態１の変形例の半導体装置の断面図 （ａ）実施の形態２に係る半導体装置を上側から見た図（ｂ）実施の形態２に係る半導体装置の断面図 実施の形態２の変形例の半導体装置を上側から見た図 （ａ）実施の形態２の変形例の半導体装置を上側から見た図（ｂ）実施の形態２の変形例の半導体装置の断面図 （ａ）変形例の半導体装置を上側から見た図（ｂ）変形例の半導体装置の断面図 （ａ）変形例の半導体装置を上側から見た図（ｂ）変形例の半導体装置の断面図 （ａ）変形例の半導体装置を上側から見た図（ｂ）変形例の半導体装置の断面図 （ａ）変形例の半導体装置を上側から見た図（ｂ）変形例の半導体装置の断面図 （ａ）変形例の半導体装置を上側から見た図（ｂ）変形例の半導体装置の断面図 （ａ）実施の形態３の半導体装置を上側から見た図（ｂ）同半導体装置の断面図
符号の説明
１ 第１の半導体チップ
２ 第２の半導体チップ
３ インタポーザ
４ ワイヤボンディング
５ 封入樹脂
６ 金属バンプ
７ 実装用外部端子（半田ボール）
８ アンダーフィル
９ 封止樹脂
１０ 座繰り部
１１ 溝部
３０ 第３の半導体チップ

Claims (19)

  1. 第１の半導体基板と、第２の半導体基板と、前記第１または第２の半導体基板に接続された外部接続端子とを備えた半導体装置であって、
    前記第２の半導体基板表面に異方性エッチングで形成された凹部に、前記第１の半導体基板の少なくとも一部が収納された半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記第２の半導体基板は、少なくともその周辺部の一部分が他の部分よりも厚くなるように、前記凹部が形成された半導体装置。
  3. 請求項１または２に記載の半導体装置であって、
    前記凹部は、前記第２の半導体基板の主表面に平行な底面と、この底面を囲む側面とで形成され、前記側面は、傾斜面である半導体装置。
  4. 請求項３に記載の半導体装置であって、
    前記傾斜面は、所定の結晶面である半導体装置。
  5. 請求項１乃至４のいずれかに記載の半導体装置であって、
    前記第１の半導体基板は接着剤層を介して前記第２の半導体基板の凹部に固着された半導体装置。
  6. 請求項１乃至５のいずれかに記載の半導体装置であって、
    前記凹部は、前記第２の半導体基板に複数個形成されており、前記第１の半導体基板は各凹部にそれぞれ１個づつ固着されている半導体装置。
  7. 請求項４乃至６のいずれかに記載の半導体装置であって、
    前記第２の半導体基板はシリコン基板であり、前記傾斜面は｛１１１｝面である半導体装置。
  8. 請求項１乃至７のいずれかに記載の半導体装置であって、
    前記第１の半導体基板は、インタポーザ上に積層接続された、底面に回路部を有する第１のチップであり、
    前記第２の半導体基板は、前記第１のチップの少なくとも一部を覆うように前記第１のチップ上に実装された第２のチップである半導体装置。
  9. 請求項８に記載の半導体装置であって、
    前記第２のチップは、前記インタポーザとボンディングワイヤを介して接続され、
    前記第１および第２のチップは前記ボンディングワイヤとともに樹脂パッケージ内に収納された半導体装置。
  10. 請求項９に記載の半導体装置であって、
    前記第２のチップは、前記座繰り部の厚くなった部分の前記インタポーザからの高さが、前記第１のチップの前記インタポーザからの高さと概同一である半導体装置。
  11. 請求項９に記載の半導体装置であって、
    前記第２のチップは、前記座繰り部の厚くなった部分の前記インタポーザからの高さが、前記第１のチップの前記インタポーザからの高さより高い半導体装置。
  12. 請求項９に記載の半導体装置であって、
    前記第１のチップは、その中心が前記インタポーザの概中心にくるように配置され、
    前記第２のチップは、その中心が前記インタポーザの中心からずれた位置にくるように配置され、
    前記第２のチップが有する座繰り部は、前記第１のチップを前記座繰り部の内側に配置できるように、その中心が前記第２のチップの中心からずれた位置に設けられている半導体装置。
  13. 請求項９に記載の半導体装置であって、
    前記第２のチップは、その全ての辺に関して周辺部が厚くなっている半導体装置。
  14. 請求項９に記載の半導体装置であって、
    前記第２のチップは、少なくともその１辺が、前記第１のチップにおける同一方向の辺よりも短い半導体装置。
  15. 請求項９に記載の半導体装置であって、
    前記インタポーザ上に積層された、底面に回路部を有する第３のチップをさらに備え、
    前記第２のチップには、前記座繰り部とは異なる別の座繰り部が設けられており、
    前記第３のチップは、少なくともその一部が、前記別の座繰り部の内側に配置されている半導体装置。
  16. 請求項９に記載の半導体装置であって、
    前記座繰り部における厚くなった部分の少なくとも一部の領域について、前記インタポーザからの高さが前記第１のチップの前記インタポーザからの高さより高くなるように、溝部が設けられている半導体装置。
  17. 請求項１６に記載の半導体装置であって、
    前記溝部が、前記座繰り部における周辺部の各辺に均等に設けられている半導体装置。
  18. 請求項１６に記載の半導体装置であって、
    前記溝部が複数設けられており、前記溝部の深さが少なくとも２種類以上ある半導体装置。
  19. 請求項８に記載の半導体装置であって、
    前記第１の半導体基板は、前記凹部側に回路部を有する第１のチップであり、
    前記第２の半導体基板は、前記第１のチップの少なくとも一部を覆うとともにインタポーザ上に積層接続された、第２のチップであり、
    前記第１のチップは、前記凹部内で前記第２のチップと直接接続されており、前記第２のチップを介して前記インタポーザに接続された半導体装置。
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