JP5412372B2 - 半導体実装装置 - Google Patents
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Description
本発明は、特に３０ＧＨｚ以上のミリ波帯において使用されるパッチアンテナ内蔵の半導体実装装置に関する。
準ミリ波やミリ波領域といった、高い周波数領域で使用される代表的な半導体装置として、トランジスタ素子と受動回路素子をＧａＡｓなどの化合物半導体上に集積するＭＭＩＣ（=Monolithic Microwave IC）が知られている（例えば非特許文献１，２参照）。
しかしながら、ＭＭＩＣでは、高価な化合物半導体基板上のほとんどの面積を電力分配回路や合成回路、給電回路等の受動回路素子が占めており、コストが高く、民生市場に進出が難しいという問題を有している。こういった事情を受け、ＭＭＩＣに対してよりコストメリットの出せる半導体装置としてＭＦＩＣ（Milimeter-wave Flip-chip IC）が考案されている（例えば、特許文献１参照）。
ＭＦＩＣはＳｉ等からなる基板上にＡｕからなるグランドプレーンとＳｉＯ２ からなる誘電体膜と配線パターンとが順次形成され、受動回路素子が形成されている。この基板に対し、トランジスタを有する半導体チップがフリップチップ実装されてなる半導体装置がＭＦＩＣである。ＭＦＩＣは面積を占有する受動素子回路を安価なＳｉ基板上に形成できることから、従来のＭＭＩＣに比べ、大幅なコストダウンを実現することが可能である。
また、近年では、従来の化合物半導体に代わり、ＣＭＯＳ技術の微細化によりＭＯＳトランジスタの高周波特性が飛躍的に向上したことから、準ミリ波〜ミリ波で動作するＣＭＯＳ−ＩＣの研究や発表が相次いでおり、実用化に近づいている。よって、ＣＭＯＳ−ＩＣを用いたＭＦＩＣが可能になると考えられる。
しかしながら、ＭＦＩＣチップとアンテナをどのように接続するか、或いはミリ波ＣＭＯＳ−ＬＳＩとアンテナの接続をどのようにするかに関して、これまでに有効な解がないという問題があった。例えば、ＣＭＯＳ−ＬＳＩの高周波信号パッドからワイヤボンドにより外部のアンテナ装置に接続するという形態は比較的実施しやすい形態ではあるが、ミリ波という高い周波数領域ではワイヤボンドの寄生インダクタンスにより大きな損失が生じる、或いは設計が破綻するという不具合が容易に考えられる。
例えばＭＦＩＣのように樹脂層（誘電体層）、配線層の積層構造では、パッチアンテナを形成するのに十分な誘電体の厚みが得られない。例えば、アンテナの性能として放射効率が８０〜９０％あることが望ましいが、誘電体の比誘電率を２．６とすると、およそ１００μｍ以上の誘電体厚みがこれを達成するために必要となる。しかしながら、この誘電体厚みは、ＭＦＩＣのように、シリコン基板上に樹脂層、配線層を積層させる構造では実現が困難である。
また、ミリ波等の高い周波数では、伝送ロスを抑えるために、高周波半導体チップの信号入出力端子とアンテナとはできるだけ短距離で接続することが求められる。また、ワイヤボンド等による接続は寄生インダクタンスが大きく、大きな反射損失を招くため適切でない。例えば７７ＧＨｚの回路で直径２０μｍ、長さ５００μｍのワイヤを使用すると約３ｄＢの反射損が発生するという報告がある。
K.Takahashi,U.Sangawa,S.Fujita,M.Matsuo,T.Urabe,H.Ogura,and H,Yabuki,"Packaging using microelectromechenical technologies and planer components," IEEE Trans. Microwave Theory Tech., vol.49,no.11,pp.2009-2104,Nov.2001.
U.Sangawa, K.Takahashi, T.Urabe, H.Ogura, and H,Yabuki,"A Ka-band high efficiency directric lens antenna with a silicon micromachined microstrip patch radiator,"IEEE MIT-S Int.Microwave Symp.Dig., vol.1,pp.389-392,May 2001
本発明は、このような従来の実情に鑑みて考案されたものであり、誘電体の厚みを確保し、アンテナと高周波半導体チップの短距離接続、低寄生インダクタンス接続を可能として、放射効率のよいパッチアンテナを内蔵した半導体実装装置を提供することを目的とする。
本発明の請求項１に記載の半導体実装装置は、絶縁基板と、前記絶縁基板の一面側に配された誘電体層と、前記誘電体層上に配されたアンテナ上面部と、一端部が前記アンテナ上面部と電気的に接続された伝送線路、及び１以上の第一端子部と、を少なくとも備えた半導体装置、前記第一端子部上にバンプを介して実装された高周波半導体チップ、並びに前記絶縁基板の他面に配された第一接地パターン、からなる半導体実装装置であって、パッチアンテナをなすアンテナ部は、前記アンテナ上面部、前記誘電体層、前記絶縁基板、及び前記第一接地パターンにより構成されるとともに、前記絶縁基板の外周域において、前記第一接地パターンの端部と前記アンテナ上面部の端部との、面内方向の距離が、アンテナの動作周波数における波長λよりも大きいこと、を特徴とする。
本発明の請求項２に記載の半導体実装装置は、絶縁基板と、前記絶縁基板の一面側に配された誘電体層と、前記誘電体層上に配されたアンテナ上面部と、一端部が前記アンテナ上面部と電気的に接続された伝送線路、及び１以上の第一端子部と、を少なくとも備えた半導体装置、並びに、前記第一端子部上にバンプを介して実装された高周波半導体チップ、からなる半導体実装装置であって、前記絶縁基板の他面側に配されたプリント基板と、該プリント基板の前記絶縁基板と対向する面ａ、または反対側の面ｂに配された第一接地パターンと、前記該プリント基板の前記面ａに配され、前記第一端子部と電気的に接続された第二端子部と、を有し、パッチアンテナをなすアンテナ部は、前記アンテナ上面部、前記誘電体層、前記絶縁基板、及び前記第一接地パターンにより構成されるとともに、前記絶縁基板の外周域において、前記第一接地パターンの端部と前記アンテナ上面部の端部との、面内方向の距離が、アンテナの動作周波数における波長λよりも大きいこと、を特徴とする。
本発明の請求項３に記載の半導体実装装置は、請求項２において、前記第一端子部と前記第二端子部がワイヤボンドにより電気的に接続されていることを特徴とする。
本発明の請求項４に記載の半導体実装装置は、請求項２において、前記誘電体層を貫通して配されたビア、前記絶縁基板を貫通して配され前記ビアと電気的に接続された貫通配線、及び前記貫通配線と電気的に接続されたバンプを介して、前記第一端子部と第二端子部とが電気的に接続されていることを特徴とする。
本発明の請求項５に記載の半導体実装装置は、請求項２において、前記プリント基板の前記面ａに形成された凹部を有し、前記凹部の底面部、又は前記プリント基板の前記面ｂに前記第一接地パターンが形成されるとともに、前記凹部内に前記半導体装置が配され、前記第一端子部と、前記プリント基板の前記面ａであって前記凹部の周囲に配された第二端子部がワイヤボンドにより電気的に接続されていることを特徴とする。
本発明の請求項６に記載の半導体実装装置は、請求項１乃至５のいずれか１項において、前記絶縁基板の一面と前記誘電体層との間に配された第二接地パターンを、さらに備えたことを特徴とする。
本発明の請求項７に記載の半導体実装装置は、請求項６において、前記第一接地パターンと前記第二接地パターンが電気的に接続されていることを特徴とする。
本発明の請求項８に記載の半導体実装装置は、請求項７において、前記プリント基板の前記面ａに配された第三接地パターンをさらに有し、前記第三接地パターンは、金リボン、ワイヤ、又ははんだによって前記第二接地パターンと導通し、該第二接地パターンは、前記プリント基板の前記面ｂに配された前記第一接地パターンと電気的に接続されていることを特徴とする。
本発明の請求項２に記載の半導体実装装置は、絶縁基板と、前記絶縁基板の一面側に配された誘電体層と、前記誘電体層上に配されたアンテナ上面部と、一端部が前記アンテナ上面部と電気的に接続された伝送線路、及び１以上の第一端子部と、を少なくとも備えた半導体装置、並びに、前記第一端子部上にバンプを介して実装された高周波半導体チップ、からなる半導体実装装置であって、前記絶縁基板の他面側に配されたプリント基板と、該プリント基板の前記絶縁基板と対向する面ａ、または反対側の面ｂに配された第一接地パターンと、前記該プリント基板の前記面ａに配され、前記第一端子部と電気的に接続された第二端子部と、を有し、パッチアンテナをなすアンテナ部は、前記アンテナ上面部、前記誘電体層、前記絶縁基板、及び前記第一接地パターンにより構成されるとともに、前記絶縁基板の外周域において、前記第一接地パターンの端部と前記アンテナ上面部の端部との、面内方向の距離が、アンテナの動作周波数における波長λよりも大きいこと、を特徴とする。
本発明の請求項３に記載の半導体実装装置は、請求項２において、前記第一端子部と前記第二端子部がワイヤボンドにより電気的に接続されていることを特徴とする。
本発明の請求項４に記載の半導体実装装置は、請求項２において、前記誘電体層を貫通して配されたビア、前記絶縁基板を貫通して配され前記ビアと電気的に接続された貫通配線、及び前記貫通配線と電気的に接続されたバンプを介して、前記第一端子部と第二端子部とが電気的に接続されていることを特徴とする。
本発明の請求項５に記載の半導体実装装置は、請求項２において、前記プリント基板の前記面ａに形成された凹部を有し、前記凹部の底面部、又は前記プリント基板の前記面ｂに前記第一接地パターンが形成されるとともに、前記凹部内に前記半導体装置が配され、前記第一端子部と、前記プリント基板の前記面ａであって前記凹部の周囲に配された第二端子部がワイヤボンドにより電気的に接続されていることを特徴とする。
本発明の請求項６に記載の半導体実装装置は、請求項１乃至５のいずれか１項において、前記絶縁基板の一面と前記誘電体層との間に配された第二接地パターンを、さらに備えたことを特徴とする。
本発明の請求項７に記載の半導体実装装置は、請求項６において、前記第一接地パターンと前記第二接地パターンが電気的に接続されていることを特徴とする。
本発明の請求項８に記載の半導体実装装置は、請求項７において、前記プリント基板の前記面ａに配された第三接地パターンをさらに有し、前記第三接地パターンは、金リボン、ワイヤ、又ははんだによって前記第二接地パターンと導通し、該第二接地パターンは、前記プリント基板の前記面ｂに配された前記第一接地パターンと電気的に接続されていることを特徴とする。
本発明では、絶縁基板を用いることにより、低い誘電損失を有する絶縁体（誘電体）の厚さを十分に確保することができ、放射効率のよいパッチアンテナを形成することができる。また、絶縁基板の外周域において、第一接地パターンの端部とアンテナ上面部の端部との、面内方向の距離が、アンテナの動作周波数における波長λよりも大きくなされているので、アンテナの特性を確保することができる。その結果、本発明では、アンテナと高周波半導体チップの短距離接続、低寄生インダクタンス接続を可能とし、放射効率のよいパッチアンテナを内蔵した半導体実装装置を提供することができる。
以下、本発明の半導体実装装置の好適な形態について説明する。ただし、以下の説明に用いる図面は模式的なものであって、実際とは異なる場合がある。
（第一実施形態）
図１は、本発明の半導体実装装置の一例を模式的に示す断面図である。
この半導体実装装置１Ａ（１）は、絶縁基板１０と、前記絶縁基板１０の一面１０ａ側に配された誘電体層１１と、前記誘電体層１１上に配されたアンテナ上面部１２と、一端部が前記アンテナ上面部１２と電気的に接続された伝送線路１３、及び１以上の第一端子部１４ａ，１４ｂと、前記１以上の第一端子部１４ａ，１４ｂにバンプ３１を介して実装された高周波半導体チップ３０と、前記絶縁基板１０の他面１０ｂに配された第一接地パターン１５と、を少なくとも備える。ここで、誘電体層１１は１層に限定されるものではなく、適宜２層以上としても構わない。なお、特定の第一端子部１４ｚは、伝送線路１３の端部と電気的に接続されており、バンプ３１ｚを介して高周波半導体チップ３０の高周波信号端子（不図示）と電気的に接続されている。
そして、本発明の半導体実装装置１Ａ（１）は、パッチアンテナ２０をなすアンテナ部
図１は、本発明の半導体実装装置の一例を模式的に示す断面図である。
この半導体実装装置１Ａ（１）は、絶縁基板１０と、前記絶縁基板１０の一面１０ａ側に配された誘電体層１１と、前記誘電体層１１上に配されたアンテナ上面部１２と、一端部が前記アンテナ上面部１２と電気的に接続された伝送線路１３、及び１以上の第一端子部１４ａ，１４ｂと、前記１以上の第一端子部１４ａ，１４ｂにバンプ３１を介して実装された高周波半導体チップ３０と、前記絶縁基板１０の他面１０ｂに配された第一接地パターン１５と、を少なくとも備える。ここで、誘電体層１１は１層に限定されるものではなく、適宜２層以上としても構わない。なお、特定の第一端子部１４ｚは、伝送線路１３の端部と電気的に接続されており、バンプ３１ｚを介して高周波半導体チップ３０の高周波信号端子（不図示）と電気的に接続されている。
そして、本発明の半導体実装装置１Ａ（１）は、パッチアンテナ２０をなすアンテナ部
２１が、前記アンテナ上面部１２、前記誘電体層１１、前記絶縁基板１０、及び前記第一接地パターン１５により構成されるとともに、前記絶縁基板１０の外周域において、前記第一接地パターン１５の端部と前記アンテナ上面部１２の端部との、面内方向の距離ｄ１ が、アンテナの動作周波数における波長λよりも大きいこと、を特徴とする。
この半導体実装装置１Ａ（１）は、半導体装置に高周波半導体チップ３０を小型のバンプ３１によりフリップチップ実装し、高周波半導体チップ３０の入力出力端とパッチアンテナ２０のパッチ或いは伝送線路１３とが小型のバンプ３１ｚにより直接接続されたものである。
ここで、高周波半導体チップ３０とは、たとえば、低雑音増幅器や電圧制御発振器、電力増幅器を集積した半導体チップのことを意味する。
この半導体実装装置１Ａ（１）では、パッチアンテナ２０は、アンテナ上面部１２、誘電体層１１、絶縁基板１０、及び第一接地パターン１５により構成される。
ここで、高周波半導体チップ３０とは、たとえば、低雑音増幅器や電圧制御発振器、電力増幅器を集積した半導体チップのことを意味する。
この半導体実装装置１Ａ（１）では、パッチアンテナ２０は、アンテナ上面部１２、誘電体層１１、絶縁基板１０、及び第一接地パターン１５により構成される。
本発明では、例えばガラス等の絶縁材料からなる絶縁基板１０上にＭＦＩＣを形成し、ガラスをパッチアンテナ２０の誘電体とすることにした。これにより、特にミリ波帯の使用において、パッチアンテナ２０の実用化に十分な誘電体厚みを確保することができる。また、低い誘電損失を有する誘電体材料をパッチアンテナ２０の誘電体としたことにより、放射効率が良好なパッチアンテナ２０をＭＦＩＣに供給することができる。
また、本発明では、絶縁基板１０上にアンテナのパッチを設け、絶縁基板１０上に高周波半導体チップ３０を実装することで、アンテナ上面部１２と高周波半導体チップ３０の短距離接続、低寄生インダクタンス接続を可能とした。本構成を用いると、高周波半導体チップ３０とアンテナ上面部１２は接続距離をほぼゼロ（具体的には、バンプ高さに相当する距離は離れている）とした接続が可能であり、接続にかかわる伝送ロスを少なくすることが可能である。
また、本発明では、絶縁基板１０上にアンテナのパッチを設け、絶縁基板１０上に高周波半導体チップ３０を実装することで、アンテナ上面部１２と高周波半導体チップ３０の短距離接続、低寄生インダクタンス接続を可能とした。本構成を用いると、高周波半導体チップ３０とアンテナ上面部１２は接続距離をほぼゼロ（具体的には、バンプ高さに相当する距離は離れている）とした接続が可能であり、接続にかかわる伝送ロスを少なくすることが可能である。
また、本発明では、絶縁基板１０の外周域において、第一接地パターン１５の端部とアンテナ上面部１２の端部との、面内方向の距離ｄ１ が、パッチアンテナ２０の動作周波数における波長λよりも大きくなされているので、パッチアンテナの特性を確保することができる。
このように、本発明の半導体実装装置１Ａ（１）では、アンテナ上面部１２と高周波半導体チップ３０の短距離接続、低寄生インダクタンス接続を可能とし、放射効率のよいパッチアンテナ２０を内蔵したものとなる。
このように、本発明の半導体実装装置１Ａ（１）では、アンテナ上面部１２と高周波半導体チップ３０の短距離接続、低寄生インダクタンス接続を可能とし、放射効率のよいパッチアンテナ２０を内蔵したものとなる。
図１に示すように、半導体実装装置１Ａ（１）において、パッチアンテナ２０のパッチ（アンテナ上面部１２）に対するグランドは、絶縁基板１０裏面の第一接地パターン１５であり、パッチと第一接地パターン１５の距離はｄ２ である。第一端子部１４ａ，１４ｂには接地電位も含まれる。
また、絶縁基板１０の一面１０ａと前記誘電体層１１との間に配された第二接地パターン１９を、さらに備えていてもよい。第二接地パターン１９の端部は、伝送線路１３の一端部の下に位置する。第二接地パターン１９の端部は、パッチアンテナ２０には含まれない。この第二接地パターン１９の端部により、アンテナ特性を調整することができる。第二接地パターン１９は、アンテナへの給電線路に対するグランド（中間グランド）であり、このとき伝送線路１３と第二接地パターン１９の距離はｄ３ である。
また、絶縁基板１０の一面１０ａと前記誘電体層１１との間に配された第二接地パターン１９を、さらに備えていてもよい。第二接地パターン１９の端部は、伝送線路１３の一端部の下に位置する。第二接地パターン１９の端部は、パッチアンテナ２０には含まれない。この第二接地パターン１９の端部により、アンテナ特性を調整することができる。第二接地パターン１９は、アンテナへの給電線路に対するグランド（中間グランド）であり、このとき伝送線路１３と第二接地パターン１９の距離はｄ３ である。
（第二実施形態）
次に、本発明の半導体実装装置の第二実施形態について説明する。
なお、以下に示す説明では、上述した実施形態と異なる部分について主に説明し、第一実施形態と同様の部分については、その説明を省略する。
図２は、本実施形態に係る半導体実装装置１Ｂ（１）の一構成例を模式的に示す断面図である。
次に、本発明の半導体実装装置の第二実施形態について説明する。
なお、以下に示す説明では、上述した実施形態と異なる部分について主に説明し、第一実施形態と同様の部分については、その説明を省略する。
図２は、本実施形態に係る半導体実装装置１Ｂ（１）の一構成例を模式的に示す断面図である。
この半導体実装装置１Ｂ（１）は、絶縁基板１０と、前記絶縁基板１０の一面１０ａ側に配された誘電体層１１と、前記誘電体層１１上に配されたアンテナ上面部１２と、一端部が前記アンテナ部１２（具体的にはアンテナ部の上面）と電気的に接続された伝送線路１３、及び１以上の第一端子部１４ａ，１４ｂと、前記１以上の第一端子部１４ａ，１４ｂにバンプ３１を介して実装された高周波半導体チップ３０と、を少なくとも備えた半導体装置４０に、パッチアンテナ２０を構成するアンテナ部２１を備える。
そして、この半導体実装装置１Ｂ（１）は、前記絶縁基板１０の他面１０ｂ側に配されたプリント基板５０と、該プリント基板５０の前記絶縁基板１０と対向する面５０ａ、または反対側の面５０ｂに配された第一接地パターン５１と、前記該プリント基板５０の前記面５０ａに配され、前記第一端子部１４ａ，１４ｂと電気的に接続された第二端子部５２ａ，５２ｂと、を有する。前記アンテナ部２１は、前記アンテナ上面部１２、前記誘電体層１１、前記絶縁基板１０、及び前記第一接地パターン５１により構成されるとともに、前記絶縁基板１０の外周域において、前記第一接地パターン５１の端部と前記アンテナ上面部１２の端部との、面内方向の距離ｄ１ が、アンテナの動作周波数における波長λよりも大きいこと、を特徴とする。
そして、この半導体実装装置１Ｂ（１）は、前記絶縁基板１０の他面１０ｂ側に配されたプリント基板５０と、該プリント基板５０の前記絶縁基板１０と対向する面５０ａ、または反対側の面５０ｂに配された第一接地パターン５１と、前記該プリント基板５０の前記面５０ａに配され、前記第一端子部１４ａ，１４ｂと電気的に接続された第二端子部５２ａ，５２ｂと、を有する。前記アンテナ部２１は、前記アンテナ上面部１２、前記誘電体層１１、前記絶縁基板１０、及び前記第一接地パターン５１により構成されるとともに、前記絶縁基板１０の外周域において、前記第一接地パターン５１の端部と前記アンテナ上面部１２の端部との、面内方向の距離ｄ１ が、アンテナの動作周波数における波長λよりも大きいこと、を特徴とする。
上述した半導体実装装置１Ａ（１）では、絶縁基板１０の他面１０ｂ側に第一接地パターン１５（グランド層）が配されていたが、本実施形態の半導体実装装置１Ｂ（１）では、第一接地パターン５１が、プリント基板５０の面５０ａ（前記絶縁基板１０と対向する面５０ａ）に配されている。
絶縁基板１０とプリント基板５０とは、例えば接着剤等で固定されている。そして半導体装置４０の高周波信号端子（特定の第一端子部１４ｚ）以外の端子（第一端子部１４ａ，１４ｂ）と、プリント基板５０の端子（第二端子部５２ａ，５２ｂ）がワイヤボンド４１により電気的に接続されている。この場合、半導体装置４０やプリント基板５０のボンディングパッドはＮｉ／Ａｕ等の表面処理が行われることが好ましい。
なお、本実施形態の半導体実装装置１Ｂ（１）においても、特定の第一端子部１４ｚは、伝送線路１３の端部と電気的に接続されており、バンプ３１ｚを介して高周波半導体チップ３０の高周波信号端子（不図示）と電気的に接続されている。
絶縁基板１０とプリント基板５０とは、例えば接着剤等で固定されている。そして半導体装置４０の高周波信号端子（特定の第一端子部１４ｚ）以外の端子（第一端子部１４ａ，１４ｂ）と、プリント基板５０の端子（第二端子部５２ａ，５２ｂ）がワイヤボンド４１により電気的に接続されている。この場合、半導体装置４０やプリント基板５０のボンディングパッドはＮｉ／Ａｕ等の表面処理が行われることが好ましい。
なお、本実施形態の半導体実装装置１Ｂ（１）においても、特定の第一端子部１４ｚは、伝送線路１３の端部と電気的に接続されており、バンプ３１ｚを介して高周波半導体チップ３０の高周波信号端子（不図示）と電気的に接続されている。
また、図３に示す半導体実装装置１Ｃ（１）のように、絶縁基板１０とプリント基板５０との間に、バンプ５７（ここでは電気機能をもたないバンプ）が配されていてもよい。絶縁基板１０とプリント基板５０との間にバンプ５７の高さ分の空気層を形成することができ、バンプ高さの分だけパッチとプリント基板５０との距離間の誘電率を大きくすることができるので、より低い周波数で動作可能な、又は、より放射効率のよいアンテナを実現できる。
（第三実施形態）
次に、本発明の半導体実装装置の第三実施形態について説明する。
なお、以下に示す説明では、上述した実施形態と異なる部分について主に説明し、第一実施形態と同様の部分については、その説明を省略する。
図４は、本実施形態に係る半導体実装装置１Ｄ（１）の一構成例を模式的に示す断面図である。
次に、本発明の半導体実装装置の第三実施形態について説明する。
なお、以下に示す説明では、上述した実施形態と異なる部分について主に説明し、第一実施形態と同様の部分については、その説明を省略する。
図４は、本実施形態に係る半導体実装装置１Ｄ（１）の一構成例を模式的に示す断面図である。
この半導体実装装置１Ｄ（１）は、前記誘電体層１１を貫通して配されたビア１６、前記絶縁基板１０を貫通して配され前記ビア１６と電気的に接続された貫通配線１７、及び前記貫通配線１７と電気的に接続されたバンプ５８を介して、前記第一端子部１４ａ，１４ｂと第二端子部５２ａ，５２ｂとが電気的に接続されている。
本実施形態では、誘電体層１１を貫通して配されたビア１６、前記ビア１６と電気的に接続され絶縁基板１０を貫通して配された貫通配線１７、及び絶縁基板１０の他面１０ｂ側において前記貫通配線１７と電気的に接続されたバンプ５８を経由し、半導体装置４０の高周波信号端子（特定の第一端子部１４ｚ）以外の端子（第一端子部１４ａ，１４ｂ）と、プリント基板５０の端子（第二端子部５２ａ，５２ｂ）が電気的に接続されている。
本実施形態では、誘電体層１１を貫通して配されたビア１６、前記ビア１６と電気的に接続され絶縁基板１０を貫通して配された貫通配線１７、及び絶縁基板１０の他面１０ｂ側において前記貫通配線１７と電気的に接続されたバンプ５８を経由し、半導体装置４０の高周波信号端子（特定の第一端子部１４ｚ）以外の端子（第一端子部１４ａ，１４ｂ）と、プリント基板５０の端子（第二端子部５２ａ，５２ｂ）が電気的に接続されている。
なお、電気機能を有するバンプ５８の他に、絶縁基板１０とプリント基板５０との間隔を確保するために、電気的機能を持たないバンプ５７が配されていてもよい。絶縁基板１０とプリント基板５０との間に、バンプの高さ分の空気層を形成することができ、バンプ高さの分だけパッチとプリント基板５０のグランド間距離ｄ２ が大きく取れ、より低い周波数で動作可能な、又は、より放射効率のよいアンテナを実現できる。
（第四実施形態）
次に、本発明の半導体実装装置の第四実施形態について説明する。
なお、以下に示す説明では、上述した実施形態と異なる部分について主に説明し、第一実施形態と同様の部分については、その説明を省略する。
図５は、本実施形態に係る半導体実装装置１Ｅ（１）の一構成例を模式的に示す断面図である。
次に、本発明の半導体実装装置の第四実施形態について説明する。
なお、以下に示す説明では、上述した実施形態と異なる部分について主に説明し、第一実施形態と同様の部分については、その説明を省略する。
図５は、本実施形態に係る半導体実装装置１Ｅ（１）の一構成例を模式的に示す断面図である。
この半導体実装装置１Ｅ（１）は、前記プリント基板５０の前記面５０ａに形成された凹部５５を有し、前記凹部５５の底面部、又は前記プリント基板５０の前記面５０ｂに前記第一接地パターン５１が形成されるとともに、前記凹部５５内に前記半導体装置４０が配され、前記第一端子部１４ａ，１４ｂと、前記プリント基板５０の前記面５０ａであって前記凹部５５の周囲に配された第二端子部５２ａ，５２ｂがワイヤボンド４１により電気的に接続されている。
プリント基板５０に凹部５５を形成し、半導体装置４０を該凹部５５内に収めることにより、半導体装置４０の第一端子部１４ａ，１４ｂと、プリント基板５０の第二端子部５２ａ，５２ｂとの距離を短くすることができ、これによりワイヤボンド４１の距離が短くなり、寄生インダクタンスをより低減できる。なお、第二端子部５２ａ，５２ｂには接地電位も含まれる。
また、プリント基板５０に金属のキャップをつけることで半導体装置４０を金属箱内に収めることができる。この場合、金属箱内において不要共振モードの発生を抑えるため、金属キャップのそれぞれの辺は使用する周波数のλ／２未満にしなければならない。又は、λ／２未満にできない場合、キャップ内側に電波吸収材料を配することが望ましい。
プリント基板５０に凹部５５を形成し、半導体装置４０を該凹部５５内に収めることにより、半導体装置４０の第一端子部１４ａ，１４ｂと、プリント基板５０の第二端子部５２ａ，５２ｂとの距離を短くすることができ、これによりワイヤボンド４１の距離が短くなり、寄生インダクタンスをより低減できる。なお、第二端子部５２ａ，５２ｂには接地電位も含まれる。
また、プリント基板５０に金属のキャップをつけることで半導体装置４０を金属箱内に収めることができる。この場合、金属箱内において不要共振モードの発生を抑えるため、金属キャップのそれぞれの辺は使用する周波数のλ／２未満にしなければならない。又は、λ／２未満にできない場合、キャップ内側に電波吸収材料を配することが望ましい。
なお、半導体実装装置１Ｅ（１）では、前記凹部５５の底面部に第一接地パターン５１が形成されていたが、図６に示す半導体実装装置１Ｆ（１）のように、第一接地パターン５１をプリント基板５０の面５０ｂに形成してもよい。
また、前記凹部５５の底面部及びプリント基板５０の面５０ｂの双方に第一接地パターン５１を形成してもよい。
また、前記凹部５５の底面部及びプリント基板５０の面５０ｂの双方に第一接地パターン５１を形成してもよい。
さらに、図７に示す半導体実装装置１Ｇ（１）のように、プリント基板５０の面５０ａに形成された凹部５５の底部に、さらに段差部５５ａを設けてもよい。この構成とすることにより、半導体装置４０（絶縁基板１０）の他面１０ｂが、凹部５５の内底面と接触しないというメリットがある。
また、凹部５５の底面に設けた段差部５５ａ又はプリント基板５０の面５０ｂに第一接地パターン５１を配することで、絶縁基板１０とプリント基板５０との間に、段差の高さ分の空気層を形成することができ、パッチとプリント基板５０のグランド間距離ｄ２ が大きく取れるので、より低い周波数で動作可能な、又は、より効率のよいアンテナを実現できる。
また、凹部５５の底面に設けた段差部５５ａ又はプリント基板５０の面５０ｂに第一接地パターン５１を配することで、絶縁基板１０とプリント基板５０との間に、段差の高さ分の空気層を形成することができ、パッチとプリント基板５０のグランド間距離ｄ２ が大きく取れるので、より低い周波数で動作可能な、又は、より効率のよいアンテナを実現できる。
（第五実施形態）
次に、本発明の半導体実装装置の第五実施形態について説明する。
なお、以下に示す説明では、上述した実施形態と異なる部分について主に説明し、第一実施形態と同様の部分については、その説明を省略する。
図８は、本実施形態に係る半導体実装装置１Ｈ（１）の一構成例を模式的に示す断面図である。
次に、本発明の半導体実装装置の第五実施形態について説明する。
なお、以下に示す説明では、上述した実施形態と異なる部分について主に説明し、第一実施形態と同様の部分については、その説明を省略する。
図８は、本実施形態に係る半導体実装装置１Ｈ（１）の一構成例を模式的に示す断面図である。
この半導体実装装置１Ｈ（１）は、前記絶縁基板１０の一面１０ａと前記誘電体層１１との間に配された第二接地パターン１９をさらに備え、第一接地パターン１５と前記第二接地パターン１９が電気的に接続されている。
本実施形態の半導体実装装置１Ｈ（１）は、絶縁基板１０に貫通孔１０ｃを形成し、絶縁基板１０の一面１０ａ側に配された第二接地パターン１９（中間グランド層）と、絶縁基板１０の他面１０ｂ側に配された第一接地パターン１５（グランド層）が貫通孔１０ｃに形成された配線によって電気的に接続されたものである。これにより、第一接地パターン１５と第二接地パターン１９の電位を同じくすることができる。
本実施形態の半導体実装装置１Ｈ（１）は、絶縁基板１０に貫通孔１０ｃを形成し、絶縁基板１０の一面１０ａ側に配された第二接地パターン１９（中間グランド層）と、絶縁基板１０の他面１０ｂ側に配された第一接地パターン１５（グランド層）が貫通孔１０ｃに形成された配線によって電気的に接続されたものである。これにより、第一接地パターン１５と第二接地パターン１９の電位を同じくすることができる。
第二接地パターン１９（中間グランド層）を用いた応用例として、図９（ａ）に示すようなウィルキンソンカプラやバランが挙げられる。また、その回路応用例を図９（ｂ）、図９（ｃ）に示す。
（第六実施形態）
次に、本発明の半導体実装装置の第六実施形態について説明する。
なお、以下に示す説明では、上述した実施形態と異なる部分について主に説明し、第一実施形態と同様の部分については、その説明を省略する。
図１０は、本実施形態に係る半導体実装装置１Ｉ（１）の一構成例を模式的に示す図であり、（ａ）は断面図、（ｂ）は斜視図である。
次に、本発明の半導体実装装置の第六実施形態について説明する。
なお、以下に示す説明では、上述した実施形態と異なる部分について主に説明し、第一実施形態と同様の部分については、その説明を省略する。
図１０は、本実施形態に係る半導体実装装置１Ｉ（１）の一構成例を模式的に示す図であり、（ａ）は断面図、（ｂ）は斜視図である。
この半導体実装装置１Ｉ（１）は、プリント基板５０の前記面５０ａに配された第三接地パターン５３をさらに有し、前記第三接地パターン５３は、金リボンや、ワイヤ等によって、前記プリント基板５０の前記面５０ｂに配された前記第一接地パターン５１と電気的に接続されていることを特徴とする。
本実施形態の半導体実装装置１Ｉ（１）は、半導体装置４０の第二接地パターン１９（中間グランド層）と、プリント基板５０の第三接地パターン５３（グランド層）とが複数のワイヤ又は金リボン４２で電気的に接続されている。
ここで、半導体装置４０において、第二接地パターン１９を覆うように配された誘電体層１１は開口部を有し、該開口部から第二接地パターン１９が露出している。この場合、ワイヤ長を短くするため、可能であれば隙間ｄ４ ＝０が好ましい。
本実施形態の半導体実装装置１Ｉ（１）は、半導体装置４０の第二接地パターン１９（中間グランド層）と、プリント基板５０の第三接地パターン５３（グランド層）とが複数のワイヤ又は金リボン４２で電気的に接続されている。
ここで、半導体装置４０において、第二接地パターン１９を覆うように配された誘電体層１１は開口部を有し、該開口部から第二接地パターン１９が露出している。この場合、ワイヤ長を短くするため、可能であれば隙間ｄ４ ＝０が好ましい。
プリント基板５０は上面のグランド層（第三接地パターン５３）と裏面のグランド層（第一接地パターン５１）を有している。これらの接地パターンは、プリント基板５０を貫通して形成された複数のスルーホール５９を通じて電気的に接続される。これにより、第一接地パターン５１乃至第三接地パターン５３の電位を同じくすることができる。このとき、寄生インダクタンス低減のため、［スルーホールの径／高さ＜１／２］という関係式を満たす構成が好ましい。
また、図１１は、本実施形態に係る半導体実装装置１Ｊ（１）の一構成例を模式的に示す図であり、（ａ）は断面図、（ｂ）は斜視図である。
この半導体実装装置１Ｊ（１）は、半導体装置４０の第二接地パターン１９（中間グランド層）と、プリント基板５０の第三接地パターン５３（グランド層）とがはんだ４３により電気的に接続されたものである。
半導体装置４０において、第二接地パターン１９を覆うように配された誘電体層１１は開口部を有し、該開口部から第二接地パターン１９が露出している。はんだ付けのためには、隙間ｄ４は０であることが好ましい。また隙間ｄ４が０でない場合、半導体装置４０の第二接地パターン１９と、プリント基板５０の第三接地パターン５３とを金属箔でブリッジし、金属箔の端部をはんだ付けすればよい。
プリント基板５０は上面のグランド層（第三接地パターン５３）と裏面のグランド層（第一接地パターン５１）を有している。これらの接地パターンは、プリント基板５０を貫通して形成された複数のスルーホール５９を通じて電気的に接続される。これにより、第一接地パターン５１乃至第三接地パターン５３の電位を同じくすることができる。このとき、寄生インダクタンス低減のため、［スルーホール５９の径／高さ＜１／２］という関係式を満たす構成が好ましい。
この半導体実装装置１Ｊ（１）は、半導体装置４０の第二接地パターン１９（中間グランド層）と、プリント基板５０の第三接地パターン５３（グランド層）とがはんだ４３により電気的に接続されたものである。
半導体装置４０において、第二接地パターン１９を覆うように配された誘電体層１１は開口部を有し、該開口部から第二接地パターン１９が露出している。はんだ付けのためには、隙間ｄ４は０であることが好ましい。また隙間ｄ４が０でない場合、半導体装置４０の第二接地パターン１９と、プリント基板５０の第三接地パターン５３とを金属箔でブリッジし、金属箔の端部をはんだ付けすればよい。
プリント基板５０は上面のグランド層（第三接地パターン５３）と裏面のグランド層（第一接地パターン５１）を有している。これらの接地パターンは、プリント基板５０を貫通して形成された複数のスルーホール５９を通じて電気的に接続される。これにより、第一接地パターン５１乃至第三接地パターン５３の電位を同じくすることができる。このとき、寄生インダクタンス低減のため、［スルーホール５９の径／高さ＜１／２］という関係式を満たす構成が好ましい。
以上、本発明の半導体実装装置について説明してきたが、本発明は上述した例に限定されるものではなく、発明の趣旨を逸脱しない範囲で適宜変更可能である。
本発明は、パッチアンテナが内蔵された半導体実装装置に広く適用可能である。
１Ａ〜１Ｊ（１） 半導体実装装置、１０ 絶縁基板、１１ 誘電体層、１２ アンテナ上面部、１３ 伝送線路、１４ａ、１４ｂ 第一端子部、１５ 第一接地パターン、１９ 第二接地パターン（中間グランド層）、２０ パッチアンテナ、２１ アンテナ部、３０ 高周波半導体チップ、４０ 半導体装置、５０ プリント基板、５１ 第一接地パターン（グランド層）、５２ａ、５２ｂ 第二端子部、５３ 第三接地パターン（グランド層）、５５ 凹部。
Claims (5)
- 絶縁基板と、前記絶縁基板の一面側に配された誘電体層と、前記誘電体層上に配されたアンテナ上面部と、一端部が前記アンテナ上面部と電気的に接続された伝送線路、及び１以上の第一端子部と、を少なくとも備えた半導体装置、並びに、前記第一端子部上にバンプを介して実装された高周波半導体チップ、からなる半導体実装装置であって、
前記絶縁基板の他面側に配されたプリント基板と、該プリント基板の前記絶縁基板と対向する面ａ、または反対側の面ｂに配された第一接地パターンと、
前記該プリント基板の前記面ａに配され、前記第一端子部と電気的に接続された第二端子部と、を有し、
前記誘電体層を貫通して配されたビア、
前記絶縁基板を貫通して配され前記ビアと電気的に接続された貫通配線、及び前記貫通配線と電気的に接続されたバンプを介して、
前記第一端子部と前記第二端子部とが電気的に接続され、
パッチアンテナをなすアンテナ部は、前記アンテナ上面部、前記誘電体層、前記絶縁基板、及び前記第一接地パターンにより構成されるとともに、
前記絶縁基板の外周域において、前記第一接地パターンの端部と前記アンテナ上面部の端部との、面内方向の距離が、アンテナの動作周波数における波長λよりも大きいこと、を特徴とする半導体実装装置。 - 絶縁基板と、前記絶縁基板の一面側に配された誘電体層と、前記誘電体層上に配されたアンテナ上面部と、一端部が前記アンテナ上面部と電気的に接続された伝送線路、及び１以上の第一端子部と、を少なくとも備えた半導体装置、並びに、前記第一端子部上にバンプを介して実装された高周波半導体チップ、からなる半導体実装装置であって、
前記絶縁基板の他面側に配されたプリント基板と、該プリント基板の前記絶縁基板と対向する面ａ、または反対側の面ｂに配された第一接地パターンと、
前記該プリント基板の前記面ａに配され、前記第一端子部と電気的に接続された第二端子部と、を有し、
前記プリント基板の前記面ａに形成された凹部を有し、
前記凹部の底面部、又は前記プリント基板の前記面ｂに前記第一接地パターンが形成されるとともに、前記凹部内に前記半導体装置が配され、
前記第一端子部と、前記プリント基板の前記面ａであって前記凹部の周囲に配された第二端子部がワイヤボンドにより電気的に接続され、
パッチアンテナをなすアンテナ部は、前記アンテナ上面部、前記誘電体層、前記絶縁基板、及び前記第一接地パターンにより構成されるとともに、
前記絶縁基板の外周域において、前記第一接地パターンの端部と前記アンテナ上面部の端部との、面内方向の距離が、アンテナの動作周波数における波長λよりも大きいこと、を特徴とする半導体実装装置。 - 前記絶縁基板の一面と前記誘電体層との間に配された第二接地パターンを、さらに備えたことを特徴とする請求項１及び２のいずれか１項に記載の半導体実装装置。
- 前記第一接地パターンと前記第二接地パターンが電気的に接続されていることを特徴とする請求項３に記載の半導体実装装置。
- 前記プリント基板の前記面ａに配された第三接地パターンをさらに有し、
前記第三接地パターンは、金リボン、ワイヤ、又ははんだによって前記第二接地パターンと導通し、該第二接地パターンは、前記プリント基板の前記面ｂに配された前記第一接地パターンと電気的に接続されていることを特徴とする請求項４に記載の半導体実装装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010105708A JP5412372B2 (ja) | 2010-04-30 | 2010-04-30 | 半導体実装装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010105708A JP5412372B2 (ja) | 2010-04-30 | 2010-04-30 | 半導体実装装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2011233846A JP2011233846A (ja) | 2011-11-17 |
| JP5412372B2 true JP5412372B2 (ja) | 2014-02-12 |
Family
ID=45322834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010105708A Expired - Fee Related JP5412372B2 (ja) | 2010-04-30 | 2010-04-30 | 半導体実装装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5412372B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130265734A1 (en) * | 2012-04-04 | 2013-10-10 | Texas Instruments Incorporated | Interchip communication using embedded dielectric and metal waveguides |
| CN111602294B (zh) * | 2018-01-18 | 2023-09-05 | 株式会社村田制作所 | 带天线基板、以及天线模块 |
| CN117578098B (zh) * | 2023-12-08 | 2024-03-26 | 长沙驰芯半导体科技有限公司 | 一种用于超宽带雷达的自收发芯片天线系统 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3313045B2 (ja) * | 1997-04-17 | 2002-08-12 | 松下電器産業株式会社 | 半導体装置 |
| JP2003204211A (ja) * | 2002-09-30 | 2003-07-18 | Nec Corp | マイクロ波・ミリ波回路装置 |
| JP4553627B2 (ja) * | 2004-04-30 | 2010-09-29 | 太陽誘電株式会社 | 高周波回路モジュールおよび無線通信機器 |
| JP4543434B2 (ja) * | 2004-09-30 | 2010-09-15 | Ｔｏｔｏ株式会社 | マイクロストリップアンテナ |
| CN101473433B (zh) * | 2006-06-20 | 2011-12-07 | Nxp股份有限公司 | 功率放大器装置 |
-
2010
- 2010-04-30 JP JP2010105708A patent/JP5412372B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2011233846A (ja) | 2011-11-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130319 |
|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130926 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
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