KR20220009094A - 관통 전극을 포함하는 반도체 칩, 및 이 반도체 칩을 포함하는 반도체 패키지 - Google Patents

관통 전극을 포함하는 반도체 칩, 및 이 반도체 칩을 포함하는 반도체 패키지 Download PDF

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KR20220009094A
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connection electrode
rear connection
power supply
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김기범
최복규
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Abstract

본 실시예의 반도체 칩은, 전면 및 후면을 포함하는 바디부; 상기 바디부를 관통하는 관통 전극; 및 상기 바디부의 상기 후면 상에서 상기 관통 전극과 접속하는 후면 접속 전극을 포함하고, 상기 관통 전극은, 신호 전달을 위한 신호 관통 전극, 전원 전압의 전달을 위한 전원 관통 전극, 및 접지 전압의 전달을 위한 접지 관통 전극을 포함하고, 상기 후면 접속 전극은, 상기 신호 관통 전극과 접속하는 신호 후면 접속 전극, 상기 전원 관통 전극과 접속하는 전원 후면 접속 전극, 및 상기 접지 관통 전극과 접속하는 접지 후면 접속 전극을 포함하고, 하나의 전원 후면 접속 전극은, 둘 이상의 전원 관통 전극과 동시에 접속하고, 하나의 접지 후면 접속 전극은, 둘 이상의 접지 관통 전극과 동시에 접속할 수 있다.

Description

관통 전극을 포함하는 반도체 칩, 및 이 반도체 칩을 포함하는 반도체 패키지{SEMICONDUCTOR CHIP INCLUDING PENETRATING ELECTRODE, AND SEMICONDUCTOR PACKAGE INCLUDING THE SAME}
본 특허 문헌은 반도체 기술에 관한 것으로, 보다 상세하게는 관통 전극을 포함하는 반도체 칩, 및 이 반도체 칩을 포함하는 반도체 패키지에 관한 것이다.
전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 칩 또한 얇은 두께 및 작은 크기를 가질 것이 요구되고 있다. 나아가, 복수의 반도체 칩을 하나의 반도체 패키지에 내장하는 형태의 반도체 패키지가 제조되고 있다.
복수의 반도체 칩들은, 각 반도체 칩을 관통하여 전기적 연결 경로를 제공하는 관통 비아에 의하여 서로 연결될 수 있다.
본 발명의 실시예들이 해결하고자 하는 과제는, 불량 감소가 가능하고 동작 특성을 향상시킬 수 있는, 관통 전극을 포함하는 반도체 칩, 및 이 반도체 칩을 포함하는 반도체 패키지를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 칩은, 전면 및 후면을 포함하는 바디부; 상기 바디부를 관통하는 관통 전극; 및 상기 바디부의 상기 후면 상에서 상기 관통 전극과 접속하는 후면 접속 전극을 포함하고, 상기 관통 전극은, 신호 전달을 위한 신호 관통 전극, 전원 전압의 전달을 위한 전원 관통 전극, 및 접지 전압의 전달을 위한 접지 관통 전극을 포함하고, 상기 후면 접속 전극은, 상기 신호 관통 전극과 접속하는 신호 후면 접속 전극, 상기 전원 관통 전극과 접속하는 전원 후면 접속 전극, 및 상기 접지 관통 전극과 접속하는 접지 후면 접속 전극을 포함하고, 하나의 전원 후면 접속 전극은, 둘 이상의 전원 관통 전극과 동시에 접속하고, 하나의 접지 후면 접속 전극은, 둘 이상의 접지 관통 전극과 동시에 접속할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 패키지는, 수직 방향으로 적층되는 제1 및 제2 반도체 칩을 포함하고, 상기 제1 및 제2 반도체 칩 각각은, 전면 및 후면을 포함하는 바디부; 상기 바디부를 관통하는 관통 전극; 및 상기 바디부의 상기 후면 상에서 상기 관통 전극과 접속하는 후면 접속 전극을 포함하고, 상기 관통 전극은, 신호 전달을 위한 신호 관통 전극, 전원 전압의 전달을 위한 전원 관통 전극, 및 접지 전압의 전달을 위한 접지 관통 전극을 포함하고, 상기 후면 접속 전극은, 상기 신호 관통 전극과 접속하는 신호 후면 접속 전극, 상기 전원 관통 전극과 접속하는 전원 후면 접속 전극, 및 상기 접지 관통 전극과 접속하는 접지 후면 접속 전극을 포함하고, 하나의 전원 후면 접속 전극은, 둘 이상의 전원 관통 전극과 동시에 접속하고, 하나의 접지 후면 접속 전극은, 둘 이상의 접지 관통 전극과 동시에 접속할 수 있다.
본 발명의 실시예들에 의하면, 불량 감소가 가능하고 동작 특성을 향상시킬 수 있는, 관통 전극을 포함하는 반도체 칩, 및 이 반도체 칩을 포함하는 반도체 패키지를 제공할 수 있다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 반도체 칩을 설명하기 위한 도면들이다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지를 보여주는 단면도이다.
도 4 및 도 5는 본 발명의 다른 일 실시예에 따른 반도체 칩을 설명하기 위한 도면들이다.
도 6은 본 발명의 또 다른 일 실시예에 따른 반도체 칩을 설명하기 위한 단면도이다.
도 7은 본 발명의 다른 일 실시예에 따른 반도체 패키지를 보여주는 단면도이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 반도체 칩을 설명하기 위한 도면들이다. 구체적으로, 도 1은 본 실시예의 반도체 칩의 후면을 보여주는 평면도이고, 도 2는 도 1의 A1-A1' 선에 따른 단면도이다.
도 1 및 도 2를 참조하면, 본 실시예의 반도체 칩(100)은 바디부(110), 배선부(120), 관통 전극(130), 후면 접속 전극(140), 및 전면 접속 전극(150)을 포함할 수 있다.
바디부(110)는 실리콘, 저마늄 등의 반도체 물질로 이루어질 수 있고, 전면(front surface, 111), 후면(back surface, 112), 및 이들을 서로 연결하는 측면에 의해 정의되는 플레이트(plate) 형상을 가질 수 있다. 일례로서, 바디부(110)는 평면 형상이 사각형인 플레이트 형상을 가질 수 있다. 바디부(110)의 전면(111)은 다양한 기능의 집적 회로(미도시됨)가 형성되는 활성면을 의미할 수 있다. 이때, 집적 회로는, 반도체 칩(100)의 종류에 따라 다양하게 구현될 수 있다. 예컨대, 반도체 칩(100)이, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 또는 NAND 플래시, RRAM(Resistive RAM) PRAM(Phase-change RAM), MRAM(Magnetoresistive RAM), FRAM(Ferroelectric RAM) 등과 같은 비휘발성 메모리를 포함하는 경우, 집적 회로는 복수의 메모리 셀을 포함하는 메모리 어레이를 포함할 수 있다. 바디부(110)의 후면(112)은 전면(111)과 반대편에 위치하는 면을 의미할 수 있다.
바디부(110)의 전면(111) 상에는 배선부(120)가 형성될 수 있다. 도시하지는 않았지만, 배선부(120)는 바디부(110)의 전면(111)에 형성된 집적 회로와 전기적으로 연결되는 배선 구조체와, 배선 구조체가 형성되지 않은 나머지 영역을 매립하는 절연층을 포함할 수 있다.
바디부(110) 내에는 관통 전극(130)이 형성될 수 있다. 관통 전극(130)은 바디부(110)의 전면(111)에서 후면(112)까지 연장하여 바디부(110)를 관통하는 기둥 형상을 가질 수 있다. 일례로서, 관통 전극(130)은 TSV(Through Silicon Via)일 수 있다. 관통 전극(130)은 다양한 도전 물질을 포함할 수 있다. 일례로서, 관통 전극(130)은, 구리(Cu), 주석(Sn), 은(Ag), 텅스텐(W), 니켈(Ni), 루테늄(Ru), 코발트(Co) 등의 금속을 포함하거나, 또는, 이 금속의 화합물을 포함할 수 있다. 도시하지는 않았지만, 관통 전극(130)과 바디부(110) 사이에는 이들 사이의 절연을 위한 절연 라이너가 개재될 수 있다. 또한, 도시하지는 않았지만, 관통 전극(130)을 형성하는 금속의 확산을 방지하기 위한 베리어 금속층이 관통 전극(130)의 측벽을 둘러싸도록 형성될 수 있다. 관통 전극(130)의 일단은 배선부(120)와 접속할 수 있고, 관통 전극(130)의 타단은 후면 접속 전극(140)과 접속할 수 있다.
본 실시예에서, 평면상 복수의 관통 전극(130)은 제1 방향 및 제2 방향을 따라 배열될 수 있다. 이때, 복수의 관통 전극(130)은 신호 전달을 위한 신호 관통 전극(130S), 접지 전압의 전달을 위한 접지 관통 전극(130G), 및 전원 전압의 전달을 위한 전원 관통 전극(130P)을 포함할 수 있다. 신호 관통 전극(130S)은 제2 방향에서 중앙 영역(C)에 배치되고, 접지 관통 전극(130G) 및 전원 관통 전극(130P)은 제2 방향에서 양측 가장자리 영역(E1, E2)에 배치될 수 있다. 이와 같이 배치하는 이유는 반도체 칩(100)의 휨(warpage)을 효과적으로 감소시키기 위함으로, 해당 부분에서 더 상세히 설명하기로 한다.
여기서, 제2 방향에서 양측 가장자리 영역(E1, E2)이라 함은, 제2 방향에서 반도체 칩(100)의 양측면으로부터의 거리가, 반도체 칩(100)의 제2 방향의 폭보다 작은 영역을 의미할 수 있다. 또한, 중앙 영역(C)은, 제2 방향의 양측 가장자리 영역(E1, E2) 사이에 해당하는 영역일 수 있다. 설명의 편의상, 제2 방향의 양측 가장자리 영역(E1, E2) 중 어느 하나, 예컨대, 평면상 좌측에 위치하는 영역을, 제1 가장자리 영역(E1)이라 하고, 다른 하나, 예컨대, 평면상 우측에 위치하는 영역을, 제2 가장자리 영역(E2)이라 하기로 한다.
중앙 영역(C)에는 제1 방향 및 제2 방향을 따라 매트릭스로 배열되는 복수의 신호 관통 전극(130S)이 배치될 수 있다.
제1 가장자리 영역(E1)에는 제1 방향을 따라 일렬로 배열되는 복수의 전원 관통 전극(130P)이 배치될 수 있다. 제1 방향을 따라 일렬로 배열되는 복수의 전원 관통 전극(130P)을 전원 관통 전극(130P)의 열이라 할 때, 하나 이상의 전원 관통 전극(130P)의 열이 제1 가장자리 영역(E1)에 배치될 수 있다. 복수의 전원 관통 전극(130P)의 열은 제2 방향에서 서로 이격하여 배치될 수 있다. 본 실시예에서는, 제1 가장자리 영역(E1)에 전원 관통 전극(130P)의 제1 열(P1)과 전원 관통 전극(130P)의 제2 열(P2)이 제2 방향에서 서로 이격하여 배치될 수 있다.
또한, 제1 가장자리 영역(E1)에는 제1 방향을 따라 일렬로 배열되는 복수의 접지 관통 전극(130G)이 배치될 수 있다. 제1 방향을 따라 일렬로 배열되는 복수의 접지 관통 전극(130G)을 접지 관통 전극(130G)의 열이라 할 때, 하나 이상의 접지 관통 전극(130G)의 열이 제1 가장자리 영역(E1)에 배치될 수 있다. 복수의 접지 관통 전극(130G)의 열은 제2 방향에서 서로 이격하여 배치될 수 있다. 본 실시예에서는, 제1 가장자리 영역(E1)에 접지 관통 전극(130G)의 제1 열(G1)과 접지 관통 전극(130G)의 제2 열(G2)이 제2 방향에서 서로 이격하여 배치될 수 있다.
특히, 본 실시예에서는, 전원 관통 전극(130P)의 열과 접지 관통 전극(130G)의 열이 제2 방향을 따라 서로 교대로 배치될 수 있다. 일례로서, 전원 관통 전극(130P)의 제1 열(P1), 접지 관통 전극(130G)의 제1 열(G1), 전원 관통 전극(130P)의 제2 열(P2), 및 접지 관통 전극(130G)의 제2 열(G2)은 제2 방향의 좌측에서 우측을 향하는 방향으로 순차적으로 배치될 수 있다. 이는, 후술하는 전원 후면 접속 전극(140P)과 접지 후면 접속 전극(140G) 사이의 대향 면적을 증가시킴으로써, 이들 사이의 캐패시턴스를 증가시키기 위함이다. 이에 대하여는 해당 부분에서 더 상세히 설명하기로 한다.
나아가, 전원 관통 전극(130P)의 열에 포함된 복수의 전원 관통 전극(130P) 중 일부의 제2 방향의 양측 각각에는 전원 관통 전극(130P)이 더 배치될 수 있다. 이 전원 관통 전극(130P) 즉, 전원 관통 전극(130P)의 열에 포함되지 않고 그 일측 또는 양측에 배치되는 전원 관통 전극(130P)을 이하, 측부 전원 관통 전극(130P-S)이라 하기로 한다. 일례로서, 전원 관통 전극(130P)의 열에서, 측부 전원 관통 전극(130P-S)이 옆에 배치된 전원 관통 전극(130P)은, 측부 전원 관통 전극(130P-S)이 옆에 배치되지 않은 전원 관통 전극(130P)과 제1 방향에서 교대로 배열될 수 있다. 예컨대, 도 1에 도시된 바와 같이, 전원 관통 전극(130P)의 열에서 제1 방향으로 짝수번째의 전원 관통 전극(130P) 양측 각각에 측부 전원 관통 전극(130P-S)이 배치될 수 있다.
또한, 접지 관통 전극(130G)의 열에 포함된 복수의 접지 관통 전극(130G) 중 일부의 제2 방향의 양측 각각에는 접지 관통 전극(130G)이 더 배치될 수 있다. 이 접지 관통 전극(130G) 즉, 접지 관통 전극(130G)의 열에 포함되지 않고 그 일측 또는 양측에 배치되는 접지 관통 전극(130G)을 이하, 측부 접지 관통 전극(130G-S)이라 하기로 한다. 일례로서, 접지 관통 전극(130G)의 열에서, 측부 접지 관통 전극(130G-S) 옆에 배치된 접지 관통 전극(130G)은, 측부 접지 관통 전극(130G-2)이 옆에 배치되지 않은 접지 관통 전극(130G)과 제1 방향에서 교대로 배열될 수 있다. 이때, 전원 관통 전극(130P)의 열에서 제1 방향으로 짝수번째의 전원 관통 전극(130P) 양측 각각에 두 개의 측부 전원 관통 전극(130P-S)이 배치되는 경우, 접지 관통 전극(130G)의 열에서 제1 방향으로 홀수번째의 접지 관통 전극(130G) 양측 각각에 측부 접지 관통 전극(130G-S)이 배치될 수 있다. 이는, 측부 전원 관통 전극(130P-S)이 형성되는 영역과 측부 접지 관통 전극(130G-S)이 형성되는 영역을 서로 엇갈리게 하기 위함이다. 다른 일례로서, 전원 관통 전극(130P)의 열에서 제1 방향으로 홀수번째의 전원 관통 전극(130P) 양측 각각에 측부 전원 관통 전극(130P-S)이 배치된다면, 접지 관통 전극(130G)의 열에서 제1 방향으로 짝수번째의 접지 관통 전극(130G) 양측 각각에 측부 접지 관통 전극(130G-S)이 배치될 수 있다. 이러한 경우, 후술하는 전원 후면 접속 전극(140P)과 접지 후면 접속 전극(140G) 사이의 대향 면적이 더 증가하면서 전원 후면 접속 전극(140P)과 접지 후면 접속 전극(140G) 사이의 거리를 감소시켜, 이들 사이의 캐패시턴스를 더욱 감소시킬 수 있다. 측부 전원 관통 전극(130P-S)과 측부 접지 관통 전극(130G-S)은, 전원 관통 전극(130P)의 열과 접지 관통 전극(130G)의 열 사이에서, 제1 방향을 따라 교대로 배열될 수 있다.
제1 가장자리 영역(E1)에서 전원 관통 전극(130P)의 열 및 이와 인접한 측부 전원 관통 전극(130P-S)의 배열은 제2 방향을 따라 반복될 수 있다. 예컨대, 전원 관통 전극(130P)의 제1 열(P1) 및 이와 인접한 측부 전원 관통 전극(130P-S)의 배열은, 전원 관통 전극(130P)의 제2 열(P2) 및 이와 인접한 측부 전원 관통 전극(130P-S)의 배열과 동일할 수 있다. 또한, 제1 가장자리 영역(E1)에서 접지 관통 전극(130G)의 열 및 이와 인접한 측부 접지 관통 전극(130G-S)의 배열은 제2 방향을 따라 반복될 수 있다. 예컨대, 접지 관통 전극(130G)의 제1 열(G1) 및 이와 인접한 측부 접지 관통 전극(130G-S)의 배열은, 접지 관통 전극(130G)의 제2 열(G2) 및 이와 인접한 측부 접지 관통 전극(130G-S)의 배열과 동일할 수 있다.
제2 가장자리 영역(E2)에도 복수의 전원 관통 전극(130P) 및 복수의 접지 관통 전극(130G)이 배치될 수 있다. 이때, 제2 가장자리 영역(E2)에서 전원 관통 전극(130P) 및 접지 관통 전극(130G)은, 중앙 영역(C)을 사이에 두고, 제1 가장 자리 영역(E1)의 전원 관통 전극(130P) 및 접지 관통 전극(130G)의 배열과 대칭을 이루도록 배열될 수 있다. 그에 따라, 일례로서, 제2 가장자리 영역(E2)에는, 전원 관통 전극(130P)의 제1 열(P1) 및 이와 인접한 측부 전원 관통 전극(130P-S), 접지 관통 전극(130G)의 제1 열(G1) 및 이와 인접한 측부 접지 관통 전극(130G-S), 전원 관통 전극(130P)의 제2 열(P2) 및 이와 인접한 측부 전원 관통 전극(130P-S), 및 접지 관통 전극(130G)의 제2 열(G2) 및 이와 인접한 측부 접지 관통 전극(130G-S)이 제2 방향의 우측에서 좌측을 향하는 방향으로 순차적으로 배치될 수 있다.
바디부(110)의 후면(111) 상에는 후면 접속 전극(140)이 형성될 수 있다. 후면 접속 전극(140)은 관통 전극(130)을 반도체 칩(100) 상에 위치할 다른 구성 요소 예컨대, 다른 반도체 칩과 접속시키기 위한 것일 수 있다. 일례로서, 후면 접속 전극(140)은 도전성 범프 타입일 수 있다. 이러한 경우, 후면 접속 전극(140)은, 관통 전극(130)과 접속하는 금속 바디(142), 및 금속 바디(142) 상에 형성되고 반도체 칩(100) 상에 위치할 다른 구성 요소 예컨대, 다른 반도체 칩의 솔더층(미도시됨)과 접속할 젖음층(wetting layer, 144)의 적층 구조를 포함할 수 있다. 금속 바디(142)는 다양한 금속 예컨대, 구리를 포함할 수 있고, 젖음층(144)은 솔더 물질이 젖을 수 있는 금속 예컨대, 니켈을 포함할 수 있다. 그러나, 본 실시예가 이에 한정되는 것은 아니며, 후면 접속 전극(140)의 층 구조, 물질 등은 다양하게 변형될 수 있다.
후면 접속 전극(140)은 신호 관통 전극(130S)과 접속하는 신호 후면 접속 전극(140S), 전원 관통 전극(130P)과 접속하는 전원 후면 접속 전극(140P), 및 접지 관통 전극(130G)과 접속하는 접지 후면 접속 전극(140G)을 포함할 수 있다.
신호 후면 접속 전극(140S)은, 신호 관통 전극(130S) 각각과 중첩 및 접속하도록 형성될 수 있다. 즉, 신호 후면 접속 전극(140S)과 신호 관통 전극(130S)은 일대일 대응할 수 있다. 그에 따라, 신호 후면 접속 전극(140S)은 중앙 영역(C)에서 제1 방향 및 제2 방향을 따라 매트릭스로 배열될 수 있다. 반면, 전원 후면 접속 전극(140P)은 둘 이상의 전원 관통 전극(130P)과 동시에 접속하도록 형성되고, 접지 후면 접속 전극(140G)은 둘 이상의 접지 관통 전극(130G)과 동시에 접속하도록 형성될 수 있다. 이와 같은 경우, 아래와 같은 이점이 있다.
반도체 칩(100)의 전면(111) 상에는 다양한 금속을 포함하는 배선부(120)가 존재하는 반면, 반도체 칩(100)의 후면(112) 상에는 이러한 배선부(120)가 존재하지 않으므로, 후면(112)과 전면(111) 각각에서의 열 팽창 계수의 차이로 반도체 칩(100)이 휘는 현상이 발생할 수 있다. 이러한 현상은, 배선부(120)가 반도체 칩(100)에서 차지하는 영역이 증가할수록, 또한, 반도체 칩(100)의 두께가 얇아질수록 심화될 수 있다. 복수의 반도체 칩을 적층하여 반도체 패키지를 구현하고자 하는 경우, 이러한 휨 현상은 반도체 칩 간의 접속 불량 등 여러가지 문제를 일으킬 수 있다. 본 실시예에서는, 전원 후면 접속 전극(140P)이 둘 이상의 전원 관통 전극(130P)과 연결되는 형상을 갖고, 접지 후면 접속 전극(140G)이 둘 이상의 접지 관통 전극(130G)과 연결되는 형상을 갖기 때문에, 후면(112)에서의 금속 물질 형성 정도가 증가할 수 있다. 그에 따라, 반도체 칩(100)의 휨이 감소 및/또는 방지될 수 있다. 특히, 제1 및 제2 가장자리 영역(E1, E2)에 이들 전원 후면 접속 전극(140P) 및 접지 후면 접속 전극(140G)을 배치함으로써, 반도체 칩(100)의 휨을 보다 효과적으로 감소 및/또는 방지할 수 있다. 휨은 중앙에서 가장자리로 갈수록 심화되기 때문이다. 나아가, 전원 후면 접속 전극(140P)이 둘 이상의 전원 관통 전극(130P)과 연결되어 PDN(Power distribution Network)을 형성하고, 유사하게, 접지 후면 접속 전극(140G)이 둘 이상의 접지 관통 전극(130G)과 연결되어 PDN(Power distribution Network)을 형성하기 때문에, 전원 공급이 안정적으로 수행될 수 있다. 나아가, 전원 후면 접속 전극(140P)과 접지 후면 접속 전극(140G)이 서로 이격 및 대향하는 측면을 가짐으로써 캐패시터를 형성하는 경우, 이 캐패시터의 캐패시턴스를 증가시킬수록 전원 공급이 더욱 안정적으로 수행될 수 있다. 아래에서는, 이 캐패시턴스 증가에 더욱 적절한 전원 후면 접속 전극(140P) 및 접지 후면 접속 전극(140G)의 배치에 대해 설명한다.
다시 도 1 및 도 2로 돌아와서, 전원 후면 접속 전극(140P)은 전원 관통 전극(130P)의 열 및 이와 인접한 측부 전원 관통 전극(130P-S)과 동시에 중첩 및 접속할 수 있다. 본 실시예에서, 제1 및 제2 가장자리 영역(E1, E2) 각각에서, 두 개의 전원 후면 접속 전극(140P)이, 전원 관통 전극(130P)의 제1 열(P1) 및 이와 인접한 측부 전원 관통 전극(130P-S), 및 전원 관통 전극(130P)의 제2 열(P2) 및 이와 인접한 측부 전원 관통 전극(130P-S)과 각각 접속할 수 있다. 그에 따라, 전원 후면 접속 전극(140P)은 제1 방향으로 연장하는 라인부, 및 이 라인부로부터 제2 방향의 양측으로 돌출된 돌출부가 조합된 형상을 가질 수 있다. 복수의 돌출부가 제1 방향으로 배열될 수 있다. 이로써, 전원 후면 접속 전극(140P)은 전체적으로 제1 방향을 따라 십자 형상이 반복되는 형상을 가질 수 있다.
또한, 접지 후면 접속 전극(140G)은 접지 관통 전극(130G)의 열 및 이와 인접한 측부 접지 관통 전극(130G-S)과 동시에 중첩 및 접속할 수 있다. 본 실시예에서, 제1 및 제2 가장자리 영역(E1, E2) 각각에서, 두 개의 접지 후면 접속 전극(140G)이, 접지 관통 전극(130G)의 제1 열(G1) 및 이와 인접한 측부 접지 관통 전극(130G-S), 및 접지 관통 전극(130G)의 제2 열(G2) 및 이와 인접한 측부 접지 관통 전극(130G-S)과 각각 접속할 수 있다. 그에 따라, 접지 후면 접속 전극(140G)은 제1 방향으로 연장하는 라인부, 및 이 라인부로부터 제2 방향의 양측으로 돌출된 돌출부가 조합된 형상을 가질 수 있다. 복수의 돌출부가 제1 방향으로 배열될 수 있다. 이로써, 접지 후면 접속 전극(140G)은 전체적으로 제1 방향을 따라 십자 형상이 반복되는 형상을 가질 수 있다.
이때, 전원 후면 접속 전극(140P)과 접지 후면 접속 전극(140G)은 제2 방향을 따라 교대로 배열될 수 있다. 이러한 경우, 전원 후면 접속 전극(140P)과 접지 후면 접속 전극(140G) 사이의 대향 면적이 증가하여, 이들 사이의 캐패시턴스가 증가할 수 있다.
나아가, 전원 후면 접속 전극(140P)의 돌출부와 접지 후면 접속 전극(140G)의 돌출부는 제1 방향을 따라 교대로 배열될 수 있다. 즉, 제1 방향에서 인접한 전원 후면 접속 전극(140P)의 돌출부 사이에는 접지 후면 접속 전극(140G)의 돌출부가 배치되고, 제1 방향에서 인접한 접지 후면 접속 전극(140G)의 돌출부 사이에는 전원 후면 접속 전극(140P)의 돌출부가 배치될 수 있다. 이러한 경우, 전원 후면 접속 전극(140P)과 접지 후면 접속 전극(140G) 사이의 대향 면적이 더욱 증가하면서 전원 후면 접속 전극(140P)과 접지 후면 접속 전극(140G) 사이의 간격 감소가 가능하기 때문에, 이들 사이의 캐패시턴스가 더욱 증가할 수 있다.
전면 접속 전극(150)은 반도체 칩(100)의 전면(111) 상에, 더 나아가, 배선부(120) 상에 형성될 수 있다. 전면 접속 전극(150)은 반도체 칩(100)의 아래에 위치하는 다른 구성 요소 예컨대, 다른 반도체 칩 또는 기판과의 전기적 연결을 위한 것일 수 있다.
전면 접속 전극(150)은 배선부(120)와 전기적으로 연결될 수 있다. 나아가, 전면 접속 전극(150)은 배선부(120)를 통하여 관통 전극(130)과 전기적으로 연결될 수 있다.
전면 접속 전극(150)은 금속 바디(152), 및 금속 바디(152) 상에 형성되는 솔더층(154)을 포함할 수 있다. 금속 바디(152)는 다양한 금속 예컨대, 구리를 포함할 수 있다. 솔더층(154)은 젖음층에 젖는 방식으로 젖츰층과 결합될 수 있다. 일례로서, 복수의 반도체 칩(100)이 바디부(110)의 전면(111) 또는 후면(112)에 수직한 방향으로 적층되는 경우, 상부에 위치하는 반도체 칩(100)의 솔더층(154)은 하부에 위치하는 반도체 칩(100)의 젖츰층(144)에 결합될 수 있다. 이에 대하여는 도 3을 참조하여 후술하기로 한다. 금속 바디(152)는 기둥 형상을 가질 수 있고, 솔더층(154)은 볼 형상을 가질 수 있다. 그러나, 본 실시예가 이에 한정되는 것은 아니며, 전면 접속 전극(150)의 층 구조, 물질 등은 다양하게 변형될 수 있다.
이상으로 설명한 반도체 칩(100)에 의하면, 반도체 칩(100)의 휨 현상이 감소 및/또는 방지될 수 있고, 안정적인 전원 공급이 가능하므로 반도체 칩(100)의 동작 특성이 개선될 수 있다.
한편, 위 실시예의 반도체 칩(100)은 얇은 두께를 갖더라도 휨이 방지될 수 있으므로, 복수의 반도체 칩(100)을 적층된 반도체 패키지를 구현하는 것이 용이할 수 있다. 이에 대하여는 도 3을 참조하여 예시적으로 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지를 보여주는 단면도이다.
도 3을 참조하면, 본 실시예의 반도체 패키지는, 기판(200), 및 기판(200) 상에 수직 방향으로 적층된 복수의 반도체 칩(210, 220, 230, 240)을 포함할 수 있다. 본 실시예에서는, 4개의 반도체 칩(210, 220, 230, 240)이 적층되는 경우를 도시하였으나, 본 개시가 이에 한정되는 것은 아니며, 수직 방향으로 적층되는 반도체 칩(210, 220, 230, 240)의 개수는 다양하게 변형될 수 있다. 설명의 편의를 위하여, 4개의 반도체 칩(210, 220, 230, 240)을 기판(200)으로부터의 거리에 따라 각각 제1 반도체 칩(210), 제2 반도체 칩(220), 제3 반도체 칩(230) 및 제4 반도체 칩(240)이라 하기로 한다.
기판(200)은 인쇄 회로 기판(Printed Circuit Board: PCB) 등과 같이 전기적 신호 전달을 위하여 회로 및/또는 배선 구조를 갖는 반도체 패키지용 기판일 수 있다. 기판(200)은 복수의 반도체 칩(210, 220, 230, 240)이 배치되는 상면과, 상면과 반대편에 위치하면서 반도체 패키지를 외부와 접속시키기 위한 외부 접속 단자(250)가 배치되는 하면을 가질 수 있다. 복수의 반도체 칩(210, 220, 230, 240)이 메모리 칩인 경우, 기판(200)은 이들 메모리 칩의 동작 예컨대, 메모리 칩의 데이터를 읽거나 메모리 칩으로 데이터를 쓰는 동작을 지원하는 로직 회로를 포함하는 베이스 기판일 수 있다.
제1 내지 제4 반도체 칩(210, 220, 230, 240) 중 최상부에 위치하는 제4 반도체 칩(240)을 제외한 제1 내지 제3 반도체 칩(210, 220, 230) 각각은 전술한 실시예의 반도체 칩(도 1 및 도 2의 100 참조)과 실질적으로 동일할 수 있다. 즉, 제1 반도체 칩(210)은 전면 및 후면을 갖는 바디부(211), 바디부(211)의 전면 상의 배선부(212), 바디부(211)를 관통하는 관통 전극(213), 바디부(211)의 후면 상에서 관통 전극(213)과 접속하는 후면 접속 전극(214), 및 배선부(212) 상의 전면 접속 전극(215)을 포함할 수 있다. 제2 반도체 칩(220)은 전면 및 후면을 갖는 바디부(221), 바디부(221)의 전면 상의 배선부(222), 바디부(221)를 관통하는 관통 전극(223), 바디부(221)의 후면 상에서 관통 전극(223)과 접속하는 후면 접속 전극(224), 및 배선부(222) 상의 전면 접속 전극(225)을 포함할 수 있다. 제3 반도체 칩(230)은 전면 및 후면을 갖는 바디부(231), 바디부(231)의 전면 상의 배선부(232), 바디부(231)를 관통하는 관통 전극(233), 바디부(231)의 후면 상에서 관통 전극(233)과 접속하는 후면 접속 전극(234), 및 배선부(232) 상의 전면 접속 전극(235)을 포함할 수 있다. 제4 반도체 칩(240)은 최상부에 위치하므로 관통 전극 및 후면 접속 전극을 포함하지 않을 수 있다. 즉, 도시된 바와 같이, 제4 반도체 칩(240)은 전면 및 후면을 갖는 바디부(241), 바디부(241)의 전면 상의 배선부(242), 및 배선부(242) 상의 전면 접속 전극(245)을 포함할 수 있다.
제1 내지 제4 반도체 칩(210, 220, 230, 240)은 바디부(211, 212, 213, 214)의 전면이 기판(200)의 상면과 대향하도록 배치될 수 있다. 그에 따라, 제1 반도체 칩(210)의 전면 접속 전극(215)은 기판(200)과 접속할 수 있다. 제1 반도체 칩(210)의 후면 접속 전극(214)은 제2 반도체 칩(220)의 전면 접속 전극(225)과 접속할 수 있다. 제2 반도체 칩(220)의 후면 접속 전극(224)은 제3 반도체 칩(230)의 전면 접속 전극(235)과 접속할 수 있다. 제3 반도체 칩(230)의 후면 접속 전극(234)은 제4 반도체 칩(240)의 전면 접속 전극(245)과 접속할 수 있다. 이로써, 기판(200)으로부터 제1 내지 제4 반도체 칩(210, 220, 230, 240)까지의 전기적 연결이 이루어질 수 있고, 그에 따라, 신호가 전달되거나 전원이 공급될 수 있다. 이때, 제1 내지 제4 반도체 칩(210, 220, 230, 240)의 휨이 감소된 상태이므로, 이러한 접속이 용이할 수 있다.
제1 반도체 칩(210)과 기판(200) 사이, 제1 반도체 칩(210)과 제2 반도체 칩(220) 사이, 제2 반도체 칩(220)과 제3 반도체 칩(230) 사이, 및 제3 반도체 칩(230)과 제4 반도체 칩(240) 사이의 공간은 충진재(260)로 충진될 수 있다. 충진재(260)는 언더필 물질(underfill material)을 모세관 현상으로 상기 공간에 흘려 넣은 후, 경화하는 방식으로 형성될 수 있다.
또한, 기판(200) 및 제1 내지 제4 반도체 칩(210, 220, 230, 240)은 몰딩층(270)에 의하여 둘러싸일 수 있다. 즉, 몰딩층(270)은 기판(200)의 상면 상에서 제1 내지 제4 반도체 칩(210, 220, 230, 240)을 덮도록 형성될 수 있다. 몰딩층(270)은 EMC(Epoxy Mold Compound) 등과 같은 다양한 몰딩 물질을 포함할 수 있다.
본 실시예의 반도체 패키지에 의하면, 반도체 칩의 휨 현상이 감소 및/또는 방지되므로, 이에 기인한 반도체 칩 사이의 접속 불량 등이 방지될 수 있다. 결과적으로, 다수의 반도체 칩을 포함하는 반도체 패키지의 구현이 가능하다.
도 4 및 도 5는 본 발명의 다른 일 실시예에 따른 반도체 칩을 설명하기 위한 도면들이다. 구체적으로, 도 4은 본 실시예의 반도체 칩의 후면을 보여주는 평면도이고, 도 5는 도 4의 A2-A2' 선에 따른 단면도이다. 전술한 도 1 및 도 2의 실시예와 실질적으로 동일한 부분에 대하여는, 그 상세한 설명으로 생략하기로 한다.
도 4 및 도 5를 참조하면, 본 실시예의 반도체 칩(300)은 전면(311) 및 후면(312)을 갖는 바디부(310), 바디부(310)의 전면(311) 상에 형성된 배선부(320), 바디부(310)를 관통하는 관통 전극(330), 바디부(310)의 후면(312) 상에 형성되고 관통 전극(330)과 접속하는 후면 접속 전극(340), 및 배선부(320) 상에 형성되고 배선부(320)와 전기적으로 연결되는 전면 접속 전극(350)을 포함할 수 있다. 관통 전극(330)은 신호 관통 전극(330S), 전원 관통 전극(330P), 및 접지 관통 전극(330G)을 포함할 수 있다. 후면 접속 전극(340)은 신호 후면 접속 전극(340S), 전원 후면 접속 전극(340P), 및 접지 후면 접속 전극(340G)을 포함할 수 있다. 아울러, 후면 접속 전극(340)은 금속 바디(342) 및 젖음층(344)의 적층 구조를 포함할 수 있다. 전면 접속 전극(350)은 금속 바디(352) 및 솔더층(354)의 적층 구조를 포함할 수 있다.
나아가, 반도체 칩(300)은 바디부(310)의 후면(312) 상에 형성되는 더미 후면 접속 전극(360)을 더 포함할 수 있다. 더미 후면 접속 전극(360)의 하면은 관통 전극(330)과 접속하지 않을 수 있다. 나아가, 더미 후면 접속 전극(360)의 상면도 다른 구성 요소와 접속하지 않을 수 있다. 즉, 더미 후면 접속 전극(360)은 플로팅 상태로서, 전기적 연결을 제공하는 기능을 하지 않을 수 있다. 더미 후면 접속 전극(360)은 바디부(310)의 후면(312) 상에 금속 물질을 추가함으로써 반도체 칩(300)의 휨 현상을 더욱 방지하는 기능을 가질 수 있다.
평면상 더미 후면 접속 전극(360)은 관통 전극(330)과 중첩하지 않는 위치에 다양한 형상을 갖도록 형성될 수 있다. 특히, 본 실시예에서, 더미 후면 접속 전극(360)은 관통 전극(330)이 배열되는 영역의 외곽에 반도체 칩(300)의 가장자리 전체를 따라 형성될 수 있다. 이러한 경우, 반도체 칩(300)의 가장자리에서 휨이 심화되는 것을 더욱 방지할 수 있다. 또한, 더미 후면 접속 전극(360)은 후면 접속 전극(340)과 동일한 구조를 가질 수 있다. 예컨대, 더미 후면 접속 전극(360)은 금속 바디(362), 및 금속 바디(362) 상의 젖음층(364)을 포함할 수 있다. 그러나, 본 실시예가 이에 한정되는 것은 아니며, 더미 후면 접속 전극(360)의 층 구조, 물질 등은, 후면 접속 전극(340)과 다르게 변형될 수도 있다.
도 6은 본 발명의 또 다른 일 실시예에 따른 반도체 칩을 설명하기 위한 단면도이다. 전술한 도 1 및 도 2의 실시예와 실질적으로 동일한 부분에 대하여는, 그 상세한 설명으로 생략하기로 한다.
도 6을 참조하면, 본 실시예의 반도체 칩(400)은, 전면(411) 및 후면(412)을 갖는 바디부(410), 바디부(410)의 전면(411) 상에 형성된 배선부(420), 바디부(410)를 관통하는 관통 전극(430), 바디부(410)의 후면(412) 상에 형성되고 관통 전극(430)과 접속하는 후면 접속 전극(440), 및 배선부(420) 상에 형성되고 배선부(420)와 전기적으로 연결되는 전면 접속 전극(450)을 포함할 수 있다. 관통 전극(430)은 신호 관통 전극(430S), 전원 관통 전극(430P), 및 접지 관통 전극(430G)을 포함할 수 있다. 후면 접속 전극(440)은 신호 후면 접속 전극(440S), 전원 후면 접속 전극(440P), 및 접지 후면 접속 전극(440G)을 포함할 수 있다. 아울러, 후면 접속 전극(440)은 금속 바디(442) 및 젖음층(444)의 적층 구조를 포함할 수 있다. 전면 접속 전극(450)은 금속 바디(452) 및 솔더층(454)의 적층 구조를 포함할 수 있다.
나아가, 반도체 칩(400)의 후면(412) 상에는, 후면 접속 전극(440) 사이의 공간을 매립하는 절연층(470)이 더 형성될 수 있다. 즉, 후면 접속 전극(440)은 절연층(470) 내에 매립될 수 있다.
이 절연층(470)은 후면 접속 전극(440)이 형성된 반도체 칩(400)의 후면(412)을 덮는 절연 물질을 CVD(Chemical Vapor Deposition) 등의 방식으로 증착한 후, 후면 접속 전극(440)의 상면이 드러날 때까지 평탄화 공정 예컨대, CMP(Chemical Mechanical Polishing)를 수행하는 방식으로 형성될 수 있다. 그에 따라, 절연층(470)은 후면 접속 전극(440)의 상면과 실질적으로 동일한 레벨에 위치하는 상면을 가질 수 있다. 후면 접속 전극(440)의 상면은 절연층(470)에 의해 노출되고, 후면 접속 전극(440)의 측면이 절연층(470)에 의해 둘러싸일 수 있다. 절연층(470)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 조합 등을 포함할 수 있다.
본 실시예의 반도체 칩(400)도 복수개로 적층될 수 있다. 이에 대하여는 아래의 도 7을 참조하여 예시적으로 설명하기로 한다.
도 7은 본 발명의 다른 일 실시예에 따른 반도체 패키지를 보여주는 단면도이다. 도 3의 반도체 패키지와 실질적으로 동일한 부분에 대하여는 그 상세한 설명을 생략하기로 한다.
도 7을 참조하면, 본 실시예의 반도체 패키지는, 기판(500), 및 기판(500) 상에 수직 방향으로 적층된 제1 내지 제4 반도체 칩(510, 520, 530, 540)을 포함할 수 있다.
기판(500)은 제1 내지 제4 반도체 칩(510, 520, 530, 540)이 배치되는 상면과, 상면과 반대편에 위치하면서 반도체 패키지를 외부와 접속시키기 위한 외부 접속 단자(550)가 배치되는 하면을 가질 수 있다.
제1 내지 제4 반도체 칩(510, 520, 530, 540) 중 최상부에 위치하는 제4 반도체 칩(540)을 제외한 제1 내지 제3 반도체 칩(510, 520, 530) 각각은 전술한 도 6의 반도체 칩(400)과 실질적으로 동일할 수 있다. 즉, 제1 반도체 칩(510)은 전면 및 후면을 갖는 바디부(511), 바디부(511)의 전면 상의 배선부(512), 바디부(511)를 관통하는 관통 전극(513), 바디부(511)의 후면 상에서 관통 전극(513)과 접속하는 후면 접속 전극(514), 바디부(511)의 후면 상에서 후면 접속 전극(514) 사이를 매립하는 절연층(517), 및 배선부(512) 상의 전면 접속 전극(515)을 포함할 수 있다. 제2 반도체 칩(520)은 전면 및 후면을 갖는 바디부(521), 바디부(521)의 전면 상의 배선부(522), 바디부(521)를 관통하는 관통 전극(523), 바디부(521)의 후면 상에서 관통 전극(523)과 접속하는 후면 접속 전극(524), 바디부(521)의 후면 상에서 후면 접속 전극(524) 사이를 매립하는 절연층(527), 및 배선부(522) 상의 전면 접속 전극(525)을 포함할 수 있다. 제3 반도체 칩(530)은 전면 및 후면을 갖는 바디부(531), 바디부(531)의 전면 상의 배선부(532), 바디부(531)를 관통하는 관통 전극(533), 바디부(531)의 후면 상에서 관통 전극(533)과 접속하는 후면 접속 전극(534), 바디부(531)의 후면 상에서 후면 접속 전극(534) 사이를 매립하는 절연층(537), 및 배선부(532) 상의 전면 접속 전극(535)을 포함할 수 있다. 제4 반도체 칩(540)은 최상부에 위치하므로 관통 전극 및 후면 접속 전극을 포함하지 않을 수 있다. 즉, 도시된 바와 같이, 제4 반도체 칩(540)은 전면 및 후면을 갖는 바디부(541), 바디부(541)의 전면 상의 배선부(542), 및 배선부(542) 상의 전면 접속 전극(545)을 포함할 수 있다.
제1 반도체 칩(510)과 기판(500) 사이, 제1 반도체 칩(510)과 제2 반도체 칩(520) 사이, 제2 반도체 칩(520)과 제3 반도체 칩(530) 사이, 및 제3 반도체 칩(530)과 제4 반도체 칩(540) 사이의 공간은 충진재(560)로 충진될 수 있다. 이때, 이들 공간의 일부는 절연층(517, 527, 537)이 형성된 상태이므로, 충진재(560)는 이들 공간의 나머지만 채우면 된다. 따라서, 충진재(560)의 형성 공정이 더 용이할 수 있다.
제1 내지 제4 반도체 칩(510, 520, 530, 540)은 기판(500)의 상면 상에 형성된 몰딩층(570)에 의하여 둘러싸일 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100: 반도체 칩 110: 바디부
120: 배선부 130: 관통 전극
140: 후면 접속 전극 150: 전면 접속 전극

Claims (29)

  1. 전면 및 후면을 포함하는 바디부;
    상기 바디부를 관통하는 관통 전극; 및
    상기 바디부의 상기 후면 상에서 상기 관통 전극과 접속하는 후면 접속 전극을 포함하고,
    상기 관통 전극은, 신호 전달을 위한 신호 관통 전극, 전원 전압의 전달을 위한 전원 관통 전극, 및 접지 전압의 전달을 위한 접지 관통 전극을 포함하고,
    상기 후면 접속 전극은, 상기 신호 관통 전극과 접속하는 신호 후면 접속 전극, 상기 전원 관통 전극과 접속하는 전원 후면 접속 전극, 및 상기 접지 관통 전극과 접속하는 접지 후면 접속 전극을 포함하고,
    하나의 전원 후면 접속 전극은, 둘 이상의 전원 관통 전극과 동시에 접속하고, 하나의 접지 후면 접속 전극은, 둘 이상의 접지 관통 전극과 동시에 접속하는
    반도체 칩.
  2. 제1 항에 있어서,
    하나의 신호 후면 접속 전극은, 하나의 신호 관통 전극과 접속하는
    반도체 칩.
  3. 제1 항에 있어서,
    상기 바디부는, 중앙 영역과 상기 중앙 영역에 양측에 배치된 가장자리 영역을 포함하고,
    상기 신호 관통 전극 및 상기 신호 후면 접속 전극은, 상기 중앙 영역에 배치되고,
    상기 전원 관통 전극 및 상기 전원 후면 접속 전극은, 상기 가장자리 영역에 배치되고,
    상기 접지 관통 전극 및 상기 접지 후면 접속 전극은, 상기 전원 관통 전극 및 상기 전원 후면 접속 전극과 중첩하지 않도록, 상기 가장자리 영역에 배치되는
    반도체 칩.
  4. 제1 항에 있어서,
    상기 전원 관통 전극은, 제1 방향을 따라 일렬로 배열되어 전원 관통 전극의 열을 형성하고,
    상기 전원 후면 접속 전극은, 상기 전원 관통 전극의 열과 중첩하여 상기 제1 방향으로 연장하는 라인부를 포함하고,
    상기 접지 관통 전극은, 상기 제1 방향을 따라 일렬로 배열되어 접지 관통 전극의 열을 형성하고,
    상기 접지 후면 접속 전극은, 상기 접지 관통 전극의 열과 중첩하여 상기 제1 방향으로 연장하는 라인부를 포함하는
    반도체 칩.
  5. 제4 항에 있어서,
    상기 전원 후면 접속 전극과 상기 접지 후면 접속 전극은, 상기 제1 방향과 교차하는 제2 방향에서 서로 대향하는
    반도체 칩.
  6. 제5 항에 있어서,
    복수의 상기 전원 후면 접속 전극과 복수의 상기 접지 후면 접속 전극은, 상기 제2 방향을 따라 교대로 배열되는
    반도체 칩.
  7. 제5 항에 있어서,
    상기 전원 관통 전극은, 상기 전원 관통 전극의 열의 상기 제2 방향의 적어도 일측에 배치되는 측부 전원 관통 전극을 더 포함하고,
    상기 전원 후면 접속 전극은, 자신의 라인부로부터 상기 측부 전원 관통 전극과 중첩하도록 상기 제2 방향으로 돌출된 돌출부를 더 포함하고,
    상기 접지 관통 전극은, 상기 접지 관통 전극의 열의 상기 제2 방향의 적어도 일측에 배치되는 측부 접지 관통 전극을 더 포함하고,
    상기 접지 후면 접속 전극은, 자신의 라인부로부터 상기 측부 접지 관통 전극과 중첩하도록 상기 제2 방향으로 돌출된 돌출부를 더 포함하는
    반도체 칩.
  8. 제7 항에 있어서,
    상기 전원 후면 접속 전극의 상기 돌출부와 상기 접지 후면 접속 전극의 상기 돌출부는, 상기 제1 방향에서 서로 대향하는
    반도체 칩.
  9. 제8 항에 있어서,
    상기 전원 후면 접속 전극의 복수의 상기 돌출부와 상기 접지 후면 접속 전극의 복수의 상기 돌출부는, 상기 제1 방향을 따라 교대로 배열되는
    반도체 칩.
  10. 제1 항에 있어서,
    상기 바디부의 상기 후면 상에 형성되고, 상기 관통 전극과 접속하지 않도록 배치되는 더미 후면 접속 전극을 더 포함하는
    반도체 칩.
  11. 제10 항에 있어서,
    상기 더미 후면 접속 전극은, 상기 바디부의 가장자리 전체를 따라 형성되는
    반도체 칩.
  12. 제10 항에 있어서,
    상기 더미 후면 접속 전극은, 상기 후면 접속 전극과 동일한 층 구조를 갖는
    반도체 칩.
  13. 제1 항에 있어서,
    상기 바디부의 상기 후면 상에 형성되고, 후면 접속 전극 사이를 매립하는 절연층을 더 포함하는
    반도체 칩.
  14. 제1 항에 있어서,
    상기 바디부의 상기 전면 상에서 상기 관통 전극과 접속하는 전면 접속 전극을 더 포함하는
    반도체 칩.
  15. 수직 방향으로 적층되는 제1 및 제2 반도체 칩을 포함하고,
    상기 제1 및 제2 반도체 칩 각각은,
    전면 및 후면을 포함하는 바디부;
    상기 바디부를 관통하는 관통 전극; 및
    상기 바디부의 상기 후면 상에서 상기 관통 전극과 접속하는 후면 접속 전극을 포함하고,
    상기 관통 전극은, 신호 전달을 위한 신호 관통 전극, 전원 전압의 전달을 위한 전원 관통 전극, 및 접지 전압의 전달을 위한 접지 관통 전극을 포함하고,
    상기 후면 접속 전극은, 상기 신호 관통 전극과 접속하는 신호 후면 접속 전극, 상기 전원 관통 전극과 접속하는 전원 후면 접속 전극, 및 상기 접지 관통 전극과 접속하는 접지 후면 접속 전극을 포함하고,
    하나의 전원 후면 접속 전극은, 둘 이상의 전원 관통 전극과 동시에 접속하고, 하나의 접지 후면 접속 전극은, 둘 이상의 접지 관통 전극과 동시에 접속하는
    반도체 패키지.
  16. 제15 항에 있어서,
    상기 바디부의 상기 전면 상에서 상기 관통 전극과 접속하는 전면 접속 전극을 더 포함하고,
    상기 제1 반도체 칩의 상기 후면 접속 전극과 상기 제2 반도체 칩의 상기 전면 접속 전극이 서로 접속하는
    반도체 패키지.
  17. 제16 항에 있어서,
    상기 제1 반도체 칩과 상기 제2 반도체 칩 사이의 공간을 매립하는 충진재를 더 포함하는
    반도체 패키지.
  18. 제16 항에 있어서,
    상기 제1 반도체 칩은, 상기 제1 반도체 칩의 상기 바디부의 상기 후면 상에 형성되고, 상기 제1 반도체 칩의 상기 후면 접속 전극 사이를 매립하는 절연층을 더 포함하고,
    상기 충진재는, 상기 절연층을 제외한, 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이의 공간을 매립하는
    반도체 패키지.
  19. 제15 항에 있어서,
    하나의 신호 후면 접속 전극은, 하나의 신호 관통 전극과 접속하는
    반도체 패키지.
  20. 제15 항에 있어서,
    상기 바디부는, 중앙 영역과 상기 중앙 영역에 양측에 배치된 가장자리 영역을 포함하고,
    상기 신호 관통 전극 및 상기 신호 후면 접속 전극은, 상기 중앙 영역에 배치되고,
    상기 전원 관통 전극 및 상기 전원 후면 접속 전극은, 상기 가장자리 영역에 배치되고,
    상기 접지 관통 전극 및 상기 접지 후면 접속 전극은, 상기 전원 관통 전극 및 상기 전원 후면 접속 전극과 중첩하지 않도록, 상기 가장자리 영역에 배치되는
    반도체 패키지.
  21. 제15 항에 있어서,
    상기 전원 관통 전극은, 제1 방향을 따라 일렬로 배열되어 전원 관통 전극의 열을 형성하고,
    상기 전원 후면 접속 전극은, 상기 전원 관통 전극의 열과 중첩하여 상기 제1 방향으로 연장하는 라인부를 포함하고,
    상기 접지 관통 전극은, 상기 제1 방향을 따라 일렬로 배열되어 접지 관통 전극의 열을 형성하고,
    상기 접지 후면 접속 전극은, 상기 접지 관통 전극의 열과 중첩하여 상기 제1 방향으로 연장하는 라인부를 포함하는
    반도체 패키지.
  22. 제21 항에 있어서,
    상기 전원 후면 접속 전극과 상기 접지 후면 접속 전극은, 상기 제1 방향과 교차하는 제2 방향에서 서로 대향하는
    반도체 패키지.
  23. 제22 항에 있어서,
    복수의 상기 전원 후면 접속 전극과 복수의 상기 접지 후면 접속 전극은, 상기 제2 방향을 따라 교대로 배열되는
    반도체 패키지.
  24. 제22 항에 있어서,
    상기 전원 관통 전극은, 상기 전원 관통 전극의 열의 상기 제2 방향의 적어도 일측에 배치되는 측부 전원 관통 전극을 더 포함하고,
    상기 전원 후면 접속 전극은, 자신의 라인부로부터 상기 측부 전원 관통 전극과 중첩하도록 상기 제2 방향으로 돌출된 돌출부를 더 포함하고,
    상기 접지 관통 전극은, 상기 접지 관통 전극의 열의 상기 제2 방향의 적어도 일측에 배치되는 측부 접지 관통 전극을 더 포함하고,
    상기 접지 후면 접속 전극은, 자신의 라인부로부터 상기 측부 접지 관통 전극과 중첩하도록 상기 제2 방향으로 돌출된 돌출부를 더 포함하는
    반도체 패키지.
  25. 제24 항에 있어서,
    상기 전원 후면 접속 전극의 상기 돌출부와 상기 접지 후면 접속 전극의 상기 돌출부는, 상기 제1 방향에서 서로 대향하는
    반도체 패키지.
  26. 제25 항에 있어서,
    상기 전원 후면 접속 전극의 복수의 상기 돌출부와 상기 접지 후면 접속 전극의 복수의 상기 돌출부는, 상기 제1 방향을 따라 교대로 배열되는
    반도체 패키지.
  27. 제15 항에 있어서,
    상기 바디부의 상기 후면 상에 형성되고, 상기 관통 전극과 접속하지 않도록 배치되는 더미 후면 접속 전극을 더 포함하는
    반도체 패키지.
  28. 제27 항에 있어서,
    상기 더미 후면 접속 전극은, 상기 바디부의 가장자리 전체를 따라 형성되는
    반도체 패키지.
  29. 제27 항에 있어서,
    상기 더미 후면 접속 전극은, 상기 후면 접속 전극과 동일한 층 구조를 갖는
    반도체 패키지.
KR1020200087380A 2020-07-15 2020-07-15 관통 전극을 포함하는 반도체 칩, 및 이 반도체 칩을 포함하는 반도체 패키지 KR20220009094A (ko)

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