KR102057210B1 - 반도체 칩 및 이를 갖는 적층형 반도체 패키지 - Google Patents

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    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

본 기술은 반도체 칩 및 이를 갖는 적층형 반도체 패키지를 포함한다. 본 기술에 포함된 반도체 칩은, 복수의 본딩 패드가 형성된 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖는 반도체 칩 몸체; 상기 반도체 칩 몸체를 관통하고, 일단이 본딩 패드와 전기적으로 연결된 복수의 제1 및 제2 관통 전극; 상기 반도체 칩 몸체의 제2 면 상에 상기 제1 및 제2 관통 전극의 타단이 노출되도록 형성된 절연층; 및 상기 절연층 상에 형성된 제1 열분산층;을 포함할 수 있다.

Description

반도체 칩 및 이를 갖는 적층형 반도체 패키지{Semiconductor chip and stacked type semiconductor package having the same}
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는, 열방출이 용이한 반도체 칩 및 이를 갖는 적층형 반도체 패키지에 관한 것이다.
전자 제품이 더 작고 및 고기능화됨에 따라, 요구된 기능을 충족시키기 위하여 작은 제품에 더 많은 칩을 포함할 필요가 있다. 그리고, 저비용, 고성능, 소형화 및 높은 실장 밀도를 갖는 반도체 소자의 수요가 증가 됨에 따라, 멀티 칩 패키지와 같은 다중 칩들을 갖는 소자들이 수요를 충족하기 위해 개발되었다.
멀티 칩 패키지는 단일 반도체 패키지 내에 스택된 복수의 반도체 칩들을 포함한다. 관통-기판 비아(Through-Substrate Via; 이하 TSV로 칭함) 기술은 IC 다이(예를 들어, 콘택 레벨 또는 BEOL 금속 상호연결 레벨들 중 하나)의 상측 반도체 표면상에 형성된 전기적 도전성 레벨의 하나로부터 그의 하층 표면까지 웨이퍼의 전체 두께를 확장하는 수직적인 전기적 연결이다. 수직의 전기적 경로는 기존 와이어 본딩 기술에 비해 현저히 단축된다.
본 발명의 실시예는 열방출이 용이한 반도체 칩 및 이를 갖는 적층형 반도체 패키지를 제공한다.
실시예에 따른 반도체 칩은, 복수의 본딩 패드가 형성된 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖는 반도체 칩 몸체; 상기 반도체 칩 몸체를 관통하고, 일단이 본딩 패드와 전기적으로 연결된 복수의 제1 및 제2 관통 전극; 상기 반도체 칩 몸체의 제2 면 상에 상기 제1 및 제2 관통 전극의 타단이 노출되도록 형성된 절연층; 및 상기 절연층 상에 형성된 제1 열분산층;을 포함한다.
실시예에 따른 적층형 반도체 패키지는, 복수의 본딩 패드가 형성된 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖는 반도체 칩 몸체와, 상기 반도체 칩 몸체를 관통하고, 일단이 본딩 패드와 전기적으로 연결된 복수의 제1 및 제2 관통 전극과, 상기 반도체 칩 몸체의 제2 면 상에 상기 제1 및 제2 관통 전극의 타단이 노출되도록 형성된 절연층, 및 상기 절연층 상에 형성된 제1 열분산층을 구비한 제1 반도체 칩; 상기 제1 반도체 칩 상에 적어도 하나 이상 적층되며, 상기 제1 반도체 칩과 실질적으로 동일한 구조를 갖는 제2 반도체 칩; 및 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이, 및 적층된 적어도 둘 이상의 제2 반도체 칩들 사이에 개재된 연결부재;를 포함한다.
본 실시예는 칩 사이즈의 증가 없이, 그리고, 열 방출을 위한 추가 구조물의 형성 없이, 열방출이 용이한 반도체 칩 및 이를 갖는 적층형 반도체 패키지를 구현할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 칩을 도시한 평면도이다.
도 2a 및 도 2b는 도 1의 A-A' 선에 따른 반도체 칩들을 도시한 단면도이다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 칩의 제조방법을 설명하기 위한 도 1의 B-B' 선에 따른 공정별 단면도이다.
도 4a는 본 발명의 제2 실시예예에 따른 반도체 칩을 도시한 평면도이다.
도 4b는 도 4a의 C-C' 선에 따른 단면도이다.
도 5a는 본 발명의 제3 실시예예에 따른 반도체 칩을 도시한 평면도이다.
도 5b는 도 5a의 D-D' 선에 따른 단면도이다.
도 6은 본 발명의 제4 실시예예에 따른 반도체 칩을 도시한 평면도이다.
도 7은 본 발명의 제1 실시예에 따른 적층형 반도체 패키지를 도시한 단면도이다.
도 8은 본 발명의 제2 실시예에 따른 적층형 반도체 패키지를 도시한 단면도이다.
도 9는 본 발명의 제3 실시예에 따른 적층형 반도체 패키지를 도시한 단면도이다.
도 10은 본 발명의 제4 실시예에 따른 적층형 반도체 패키지를 도시한 단면도이다.
도 11은 본 발명의 제5 실시예에 따른 적층형 반도체 패키지를 도시한 단면도이다.
도 12는 본 발명의 실시예에 따른 반도체 칩을 적용한 전자 시스템의 블록도이다.
도 13은 본 발명의 실시예에 따른 반도체 칩을 포함하는 전자 장치를 보여주는 블록도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 다양한 실시예들을 상세하게 설명하도록 한다.
도 1 및 도 2a를 참조하면, 제1 실시예에 따른 반도체 칩(100)은 반도체 칩 몸체(110), 복수의 제1, 제2 및 제3 관통 전극들(120, 122, 124), 절연층(140) 및 열분산층(heat spreading layer; 150a, 150b)을 포함할 수 있다. 이에 더하여, 반도체 칩(100)은 복수의 제1 및 제2 접속 전극들(160, 162)을 더 포함할 수 있다.
반도체 칩 몸체(110)는, 반도체 소자가 형성된 활성면인 제1 면(110a) 및 상기 제1 면(110a)에 대향하는 제2 면(110b)을 가지며, 그의 내부에 형성된 회로부(도시 생략)를 포함할 수 있다. 회로부는, 예컨대, 데이터를 저장하는 데이터 저장부(도시 생략) 또는 데이터를 처리하는 데이터 처리부(도시 생략)를 포함할 수 있다. 반도체 칩 몸체(110)는 그의 제1 면(110a)에 배열되고, 회로부와 전기적으로 연결된 복수의 본딩 패드(112)를 더 포함할 수 있다. 도면부호 114는 제1 면(110a) 상에 본딩 패드(112)를 노출하도록 형성된 패시베이션층을 나타낸다.
복수의 제1, 제2 및 제3 관통 전극들(120, 122, 124)은 반도체 칩 몸체(110)의 내부에 형성된다. 제1, 제2 및 제3 관통 전극들(120, 122, 124)은 반도체 소자와 전기적 신호를 주고받는 연결통로가 될 수 있다. 예컨대, 제1 관통 전극(120)은 파워(power)용 전극 또는 그라운드(ground)용 전극이고, 제3 관통 전극(124)은 제1 관통 전극(120)과 전위차를 갖는 그라운드용 전극 또는 파워용 전극이며, 제2 관통 전극(122)은 시그널(signal)용 전극일 수 있다. 또한, 제1 관통 전극(120)이 파워용 전극일 때, 제3 관통 전극(124)은 제1 관통 전극(120)과는 다른 전위를 갖는 파워용 전극일 수도 있다. 제1, 제2 및 제3 관통 전극들(120, 122, 124)의 일단들은 회로부를 통해 반도체 칩 몸체(110)의 제1 면(110a)에 배열된 본딩 패드들(112)과 각각 전기적으로 연결된다. 여기서, 제1, 제2 및 제3 관통 전극들(120, 122, 124)의 개수 및 배열 위치는 필요에 따라 다양하게 변경될 수 있다.
이 실시예에서, 반도체 칩 몸체(110)의 제2 면(110b)에 배치된 제1, 제2 및 제3 관통 전극들(120, 122, 124)의 타단들은 상기 제2 면(110b)으로부터 돌출된다. 그러나, 다른 실시예로서, 도 2b에 도시된 바와 같이, 제1, 제2 및 제3 관통 전극들(120, 122, 124)의 타단들은 반도체 칩 몸체(110)의 제2 면(110b)으로 돌출되지 않도록 형성될 수도 있다.
제1, 제2 및 제3 관통 전극(120, 122, 124)은, 예컨대, 반도체 칩 몸체(110)에 형성된 비아홀 내에 도전층을 채움으로써 형성될 수 있다. 도전층은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 크롬(Cr) 및 텅스텐(W) 중 어느 하나, 바람직하게, 구리(Cu)를 포함할 수 있다.
절연층(140)은 반도체 칩 몸체(110)의 제2 면(110b)으로부터 돌출된 제1, 제2 및 제3 관통 전극(120, 122, 124)의 타단 상면을 덮지 않도록 반도체 칩 몸체(110)의 제2 면(110b) 상에만 형성된다. 물론, 절연층(140)은 제1, 제2 및 제3 관통 전극(120, 122, 124)의 타단 상면을 완전히 덮지 않는 범위에서, 일부를 덮도록 형성되는 것도 가능하다. 절연층(140)은 실리콘 산화막, 실리콘 질화막, 감광막, 또는 폴리머막 중에서 선택된 어느 하나로 형성될 수 있다.
한편, 도 2b에서와 같이, 제1 내지 제3 관통 전극(120, 122, 124)의 타단들이 반도체 칩 몸체(110)의 제2 면(110b)으로 돌출되지 않도록 형성된 경우, 절연층(140)은 식각 공정을 통해 제1, 제2 및 제3 관통 전극(120, 122, 124)의 타단들을 노출시키도록 형성될 수 있다.
열분산층(150a, 150b)은 제1 관통 전극들(120) 및 제3 관통 전극들(124)과 직접적으로 접하도록 상기 제1 관통 전극들(120) 및 제3 관통 전극들(124)과 절연층(140) 상에 박막으로 형성될 수 있다. 이 실시예에서, 열분산층(150a, 150b)은 파워용 또는 그라운드용 전극인 제1 관통 전극들(120)을 덮도록 형성된 제1 열분산층(150a)과 제1 관통 전극들(120)과 다른 전위를 갖는 그라운드용 또는 파워용 전극인 제3 관통 전극들(124)을 덮도록 형성된 제2 열분산층(150b)을 포함할 수 있다. 특히, 본 실시예에서의 열분산층(150a, 150b)은 제1 및 제3 관통 전극들(120, 124)은 덮되 제2 관통 전극들(122)은 덮지 않으면서, 반도체 칩 몸체(110)의 제2 면(110b)의 전 영역 상에 배치될 수 있다.
열분산층(150a, 150b)은 열 전도도가 높은 물질, 바람직하게, 500∼5000W/mK의 열 전도도를 갖는 그래핀(graphene)으로 이루어질 수 있다. 이 경우, 그래핀으로 이루어진 열분산층(150a, 150b)은 0.3~6㎛의 두께로 형성될 수 있다. 일반적으로, 그래핀은 다이아몬드에 비해 두 배 이상, 구리(Cu)에 비해 열 배 정도의 열전도성을 가지고 있는 것으로 알려져 있다. 따라서, 열분산층(150a, 150b)을 그래핀으로 형성한 경우, 반도체 패키지의 전체 두께를 크게 증가시키지 않으면서도 반도체 칩(100)으로부터 발생되는 열을 효과적으로 분산시킬 수 있음은 물론, 제1 및 제3 관통 전극들(120, 124)을 거쳐 외부로 신속하게 배출시킬 수 있다. 다른 실시예로서, 열분산층(150a, 150b)은 구리(Cu), 금(Au), 은(Ag) 및 니켈(Ni) 중 적어도 어느 하나로도 이루어질 수 있다.
제1 및 제2 접속 전극(160, 162)은 반도체 칩 몸체(110)의 제1 면(110a) 및 제2 면(110b)에 배치된 제1 및 제2 관통 전극(120, 122) 부분들 단부에 연결되도록 각각 형성될 수 있다. 구체적으로, 제1 접속 전극(160)은 제1, 제2 및 제3 관통 전극(120, 122, 124)의 일단과 전기적으로 연결된 본딩 패드들(112) 상에 형성된다. 제2 접속 전극(162)은 반도체 칩 몸체(110)의 제2 면(110b)에 배치된 제1 및 제3 관통 전극들(120, 124) 타단 부분 상의 열분산층(150a, 150b) 부분 및 열분산층(150a, 150b)으로 덮히지 않은 제2 관통 전극(122)의 타단 부분 상에 형성된다. 제1 및 제2 접속 전극(160, 162)은 각각 전면 범프 및 후면 범프인 것으로 이해될 수 있으며, 솔더, 니켈, 구리, 주석 및 이들의 합금 중 어느 하나로 형성될 수 있다. 제1 및 제2 접속 전극(160, 162)은 원형, 또는, 사각형을 포함하는 다각형 중 어느 하나의 단면을 갖도록
이와 같은 본 발명의 실시예에 따른 반도체 칩(100)은 그 동작 중에 핫 스팟(hot spot)에서 발생되는 열이 열분산층(150a, 150b)에 흡수되어 신속하게 분산되며, 또한, 열분산층(150a, 150b)이 파워용 및 그라운드용 전극인 제1 및 제3 관통 전극(120, 124)과 연결되어 있어서 그 동작 중에 발생되는 열이 제1 및 제3 관통 전극들(120, 124)을 통해 외부로 효과적으로 배출된다. 따라서, 본 발명의 실시예에 따른 반도체 칩(100)은 초박형 방열 구조를 갖는 것으로 인해, 그 동작 중에 발생되는 열에 의한 동작 불량이 효과적으로 방지될 수 있다. 반면, 열분산층(150a, 150b)은 시그널용 전극인 제2 관통 전극들(122)과는 전기적으로 연결되지 않기 때문에 제2 관통 전극들(122) 사이의 전기적 쇼트(short)는 일어나지 않는다.
또한, 본 발명의 실시예에 따른 반도체 칩(100)의 경우, 단순히 열분산층(150a, 150b) 만을 형성하면 되므로 열방출을 위한 추가 구조물 형성의 어려움이 없으며, 파워용 및 그라운드용 전극인 제1 및 제3 관통 전극(120, 124)을 열방출을 위한 전극, 즉, 써멀 비아(thermal via)로 활용할 수 있으므로, 추가적인 써멀 비아를 형성할 필요가 없어서 칩 사이즈가 증가하는 등의 문제는 발생하지 않는다.
결과적으로, 본 발명의 실시예에 따른 반도체 칩(100)은 열분산층(150)의 선택적 형성만으로 칩 사이즈의 증가 없이 열방출이 용이한 구조를 갖게 된다.
이하에서는 도 3a 내지 도 3e를 참조하여 본 발명의 실시예에 따른 반도체 칩의 제조방법을 설명하도록 한다.
도 3a를 참조하면, 반도체 칩 몸체(110)의 제1 면(110a)에 인접한 내부에 회로부가 형성되고, 일단들이 회로부와 연결되게 반도체 칩 몸체(110) 내에 제1 및 제2 관통 전극(120, 122)과 제3 관통 전극(도시안됨)이 형성되며, 제1 면(110a) 상에 회로부와 연결되게 복수의 본딩 패드(112)가 형성되고, 각 본딩 패드(112) 상에 제1 접속 전극(160)이 형성되며, 제1 접속 전극(160)이 형성된 반도체 칩(110)의 제1 면(110a)이 접착층(172)에 의해 케리어 기판(170)에 부착된 구조물이 마련된다.
반도체 칩 몸체(110)는 제1 면(110a) 및 이에 대향하는 제2 면(110b)을 갖는다. 반도체 칩 몸체(110)의 제2 면(110b)은 씨닝(thinning) 공정을 통해 소정 두께만큼 제거될 수 있다. 씨닝 공정은, 예컨대, 백그라인딩으로 진행될 수 있다.
제1 및 제2 관통 전극(120, 122)과 제3 관통 전극은, 예컨대, 기둥 형상으로 형성될 수 있다. 제1 및 제2 관통 전극(120, 122)과 제3 관통 전극은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 크롬(Cr) 및 텅스텐(W) 중 적어도 어느 하나의 도전층으로 형성될 수 있으며, 도전층은 전기 도금(Electroplating), 진공 증발(Vacuum Evaporation), 스퍼터링(Sputtering), 화학 기상 증착(Chemical Vapor Deposition), 또는, 도전성 페이스트의 도포 후 소성 중의 어느 하나로 형성될 수 있다. 제1 관통 전극(120)은 파워용 또는 그라운드용 전극일 수 있고, 제2 관통 전극(122)은 시그널용 전극일 수 있으며, 제3 관통 전극은 제1 관통 전극(120)과 다른 전위를 갖는 그라운드용 또는 파워용 전극일 수 있다.
회로부는 데이터를 처리하는 데이터 저장부 또는 데이터를 처리하는 데이터 처리부를 포함할 수 있다. 복수의 본딩 패드(112)는, 예컨대, 반도체 칩 몸체(110)의 제1 면(110a) 중앙부에 2열로 배열되도록 형성된다. 도면부호 114는 반도체 칩 몸체(110)의 제1 면(110a) 상에 본딩 패드(112)를 노출하도록 형성된 패시베이션층을 나타낸다. 제1 접속 전극(160)은 전면 범프인 것으로 이해될 수 있으며, 솔더, 니켈, 구리, 주석 및 이들의 합금 중 어느 하나로 형성될 수 있다.
캐리어 기판(170)은 웨이퍼 지지의 역할을 수행하며, 글래스 웨이퍼 지지 시스템(Glass Wafer Supporting System)이 사용될 수 있다. 접착층(172)은 후속 단계에서 캐리어 기판(170)의 탈착이 용이한 소재가 이용될 수 있다. 예컨대, 접착층(172)은 UV 조사 또는 가열에 의해 쉽게 접착성을 잃는 필름 타입 또는 액상 타입의 소재가 이용될 수 있다.
계속해서, 제1 및 제2 관통 전극(120, 122)과 제3 관통 전극의 타단들이 돌출되도록 리세스 공정을 통해 반도체 칩 몸체(110)의 제2 면(110b)의 일부 두께가 제거된다. 반도체 칩 몸체(110)의 리세스 공정은 반응성 이온 식각((Reactive Ion Etch; RIE), 건식 식각, 습식 식각 또는 CMP로 수행될 수 있다. 제1 및 제2 관통 전극(120, 122)의 타단 및 제3 관통 전극의 타단의 돌출 높이는 수 마이크로미터 일 수 있다.
도 3b를 참조하면, 제1 및 제2 관통 전극(120, 122)과 제3 관통 전극의 타단들을 덮도록 반도체 칩 몸체(110)의 제2 면(110b) 상에 절연층(140)이 형성된다. 절연층(140)은 실리콘 산화막, 실리콘 질화막, 감광막, 또는, 폴리머막 중에서 선택된 어느 하나가 이용될 수 있다.
도 3c를 참조하면, 반도체 칩 몸체(110)의 제2 면(110b)에 배치된 제1 및 제2 관통 전극(120, 122)의 타단들과 제3 관통 전극의 타단이 노출되도록 CMP 공정을 통해 절연층(150)이 연마되고, 이에 따라, 절연층(140)은 제1 및 제2 관통 전극들(120, 122)의 타단 및 제3 관통 전극의 타단을 덮지 않도록 반도체 칩 몸체(110)의 제2 면(110b) 상에만 형성된다.
한편, 도시하지 않았으나, 다른 실시예로서 반도체 칩 몸체(110)의 제2 면(110b)에 대한 리세스 공정을 생략함으로써 제1 및 제2 관통 전극(120, 122)의 타단들과 제3 관통 전극의 타단이 반도체 칩 몸체(110)의 제2 면(110b)으로 돌출되지 않도록 할 수도 있으며, 이 경우, 절연층(140)은 그 형성 후, 식각 공정을 통해 제1 및 제2 관통 전극(120, 122)의 타단들과 제3 관통 전극의 타단을 노출하도록 만들수 있다.
도 3d를 참조하면, 절연층(140) 및 노출된 제1 및 제2 관통 전극(120, 122)의 타단들과 제3 관통 전극의 타단 상에 박막의 열분산 물질층이 형성되고, 이를 패터닝하는 것에 의해 열분산층(150a, 150b)이 절연층(140) 및 제1 관통 전극(120)과 제3 관통 전극 상에 형성된다. 열분산층(150a, 150b)은 제1 열분산층(150a)과 제2 열분산층(150b)을 포함하며, 예컨대, 제1 열분산층(150a)은 파워용 또는 그라운드용 전극인 제1 관통 전극들(120)을 덮도록 형성될 수 있고, 제2 열분산층(150b)은 제1 관통 전극들(120)과는 다른 전위를 갖는 그라운드용 또는 파워용 전극인 제3 관통 전극들을 덮도록 형성될 수 있다.
이 실시예에서, 열분산층(150a, 150b)은 절연층(140) 및 노출된 제1 및 제2 관통 전극(120, 122)의 타단들과 제3 관통 전극의 타단 상에 열 전도도가 높은 물질, 예컨대, 500∼5000W/mK의 열 전도도를 갖는 그래핀(graphene)을 0.3~6㎛의 두께로 형성한 후, 이를 패터닝하는 것에 의해 형성될 수 있다. 다른 실시예로서, 열분산층(150a, 150b)은 그래핀 대신에 구리(Cu), 금(Au), 은(Ag) 및 니켈(Ni) 중 적어도 어느 하나를 박막으로 형성한 후, 이를 패터닝하는 것에 의해 형성될 수 있다.
한편, 제1 열분산층(150a)은 복수의 제1 관통 전극들(120) 모두와 연결되도록 형성될 수 있고, 제2 열분산층(150b)은 복수의 제1 관통 전극들(120)과 모두 연결되도록 형성될 수 있다. 반면, 제1 및 제2 열분산층(150a, 150b)은 시그널 전극인 제2 관통 전극들과는 연결되지 않도록 형성된다.
도 3e를 참조하면, 제1 관통 전극(120) 및 제3 관통 전극 타단 상부의 제1 열분산층(150) 부분과 제2 관통 전극(122)의 타단 상에 각각 제2 접속 전극(162)이 형성된다. 제2 접속 전극(162)은 후면 범프인 것으로 이해될 수 있으며, 솔더, 니켈, 구리, 주석 및 이들의 합금 중 어느 하나로 형성될 수 있다. 캐리어 기판(170)이 반도체 칩 몸체(110)로부터 제거되고, 이 결과로서, 제1 실시예에 따른 반도체 칩(100)의 형성이 완료된다. 캐리어 기판(170)의 제거는 접착층(172)에 UV를 조사하거나, 또는, 접착층(172)을 가열하는 방식으로 진행될 수 있다.
한편, 제2 접속 전극(162)은 캐리어 기판(170)의 제거 이전에 형성하였지만, 이와 다르게, 캐리어 기판(170)의 제거 후에 형성하는 것도 가능하다.
도 4a는 본 발명의 제2 실시예에 따른 반도체 칩을 도시한 평면도이고, 도 4b는 도 4a의 C-C' 선에 따른 단면도로서, 이들을 설명하면 다음과 같다. 여기서, 이전 실시예와 동일한 구성요소들에 대한 중복 설명은 생략하기로 하며, 또한, 동일한 구성요소들에 대해서는 동일한 도면 부호를 부여하도록 한다.
도 4a 및 도 4b를 참조하면, 제2 실시예에서의 제1 및 제2 열분산층(150a, 150b)은, 제1 및 제3 관통 전극(120, 124)의 타단들을 덮도록 형성된 이전 실시예와는 달리, 제1 및 제3 관통 전극(120, 124)의 타단들과 접하는 형태로 형성될 수 있다. 또한, 제1 및 제2 열분산층(150a, 150b)은 제1 및 제3 관통 전극(120, 124)의 타단들 상에 형성된 제2 접속 전극(162)과 접하는 형태로도 형성 가능하다.
도 5a는 본 발명의 제3 실시예에 따른 반도체 칩을 도시한 평면도이고, 도 5b는 도 5a의 D-D' 선에 따른 단면도로서, 이들을 설명하면 다음과 같다. 여기서, 이전 실시예와 동일한 구성요소들에 대한 중복 설명은 생략하기로 하며, 또한, 동일한 구성요소들에 대해서는 동일한 도면 부호를 부여하도록 한다.
도 5a 및 도 5b를 참조하면, 제3 실시예에 따른 반도체 칩(100)은 반도체 칩 몸체(110), 복수의 제1, 제2 및 제3 관통 전극(120, 122, 124), 절연층(140) 및 열분산층(150a, 150b), 복수의 제1 및 제2 접속 전극(160, 162)을 포함할 수 있다.
열분산층(150a, 150b)은 전술한 제1 실시예와 동일하게 열전도도가 높은 그래핀이나, 구리(Cu), 금(Au), 은(Ag) 및 니켈(Ni) 중 적어도 어느 하나로 형성될 수 있다. 반면, 제1 실시예의 그것과 다르게, 제3 실시예에서의 열분산층(150a, 150b)은 제1 및 제3 관통 전극들(120, 124)과 직접적으로 접하도록 형성됨이 없이 제2 관통 전극(122)을 포함하여 제1 및 제3 관통 전극들(120, 124)과 이격해서 절연층(140) 상에만 박막으로 형성된다.
일반적으로, 두 물질이 상호 접촉하고 있지 않더라도, 두 물질이 일정 간격 이하, 즉, 상호 간에 열이 전달될 수 있는 최대 거리 이하로 배치되어 있을 경우, 열은 온도가 높은 물질에서 온도가 낮은 물질 쪽으로 전달될 수 있다. 따라서, 제3 실시예에서의 열분산층(150a, 150b)은 제2 관통 전극(122)을 포함하여 제1 및 제3 관통 전극(120, 124)과 인접한 그의 단부가 상기 제1, 제2 및 제3 관통 전극(120, 122, 124)으로부터 100㎛ 이하, 바람직하게, 5∼100㎛의 간격을 갖도록 배치된다. 이에 따라, 본 실시예에서도 마찬가지로 반도체 칩(100)의 동작 중에 발생되는 열은 열분산층(150a, 150b)을 통해 신속하게 분산되며, 또한, 열이 열분산층(150a, 150b)으로부터 파워용 또는 그라운드용 전극인 제1 또는 제3 관통 전극(120, 124)으로 전달되어 외부로 효과적으로 배출될 수 있다.
복수의 제2 접속 전극(162)들은 반도체 칩 몸체(110)의 제2 면(110b)에 배치된 제1, 제2 및 제3 관통 전극(120, 122, 124)들의 타단들 상에 각각 형성될 수 있다. 특히, 본 실시예에서의 제2 접속 전극(162)은 열분산층(150a, 150b) 상에 형성됨이 없이 제1, 제2 및 제3 관통 전극(120, 122, 124)의 타단 상에만 각각 형성된다.
전술한 바와 같이, 제3 실시예에 따른 반도체 칩은 전술한 제1 실시예의 그것과 마찬가지로 열분산층의 형성을 통해 그 동작 중에 발생되는 열이 효과적으로 분산되는 구조를 갖는다. 아울러, 제3 실시예에 따른 반도체 칩은 열분산층이 제1 및 제3 관통 전극과 이격 배치된 구조를 갖지만, 여전히 제1 및 제3 관통 전극으로 열을 전달할 수 있는 구조를 갖기 때문에 열을 외부로 신속하게 배출시킬 수 있다. 따라서, 제3 실시예에 따른 반도체 칩 또한 그 동작 중에 발생되는 열에 의한 동작 불량이 효과적으로 방지될 수 있다.
도 6는 제4 실시예에 따른 반도체 칩을 도시한 평면도로서, 여기서, 이전 실시예와 동일한 구성요소들에 대한 중복 설명은 생략하기로 하며, 또한, 동일한 구성요소들에 대해서는 동일한 도면 부호를 부여하도록 한다.
제4 실시예에 따른 반도체 칩(100)에 있어서, 열분산층(150a, 150b)은 그의 단부가 제1, 제2 및 제3 관통 전극(120, 122, 124)과 일정 거리 이하, 예컨대, 100㎛ 이하, 바람직하게, 5∼100㎛의 간격을 갖도록 유지하면서 제1, 제2 및 제3 관통 전극(120, 122, 124)을 둘러싸는 형태를 갖는다. 즉, 열분산층(150a, 150b)은 그의 단부가 제1, 제2 및 제3 관통 전극(120, 122, 124)을 일정 간격으로 둘러싸는 형태를 갖는다.
본 실시예에서도 마찬가지로 반도체 칩(100)의 동작 중에 발생되는 열은 열분산층(150a, 150b)을 통해 신속하게 분산되며, 또한, 열이 열분산층(150a, 150b)으로부터 파워용 또는 그라운드용 전극인 제1 관통 전극(120) 또는 제3 관통 전극(124)으로 전달되어 외부로 효과적으로 배출될 수 있다.
도 7은 전술한 제1 실시예의 반도체 칩들을 적어도 둘 이상 적층하여 구성한 제1 실시예에 따른 적층형 반도체 패키지를 도시한 단면도이다. 여기서, 도 2의 구성요소들과 동일한 구성요소들에 대한 중복 설명은 생략하기로 하며, 또한, 동일한 구성요소들에 대해서는 동일한 도면 부호를 부여하도록 한다.
도시된 바와 같이, 제1 실시예에 따른 적층형 반도체 패키지(700)는 제1 반도체 칩(100) 및 상기 제1 반도체 칩(100) 상에 적층되는 적어도 하나 이상의 제2 반도체 칩(200)을 포함한다. 이에 더하여, 제1 실시예에 따른 적층형 반도체 패키지(700)는 제1 반도체 칩(100)과 제2 반도체 칩(200)을 전기적으로 연결하는 연결부재(164)를 더 포함할 수 있다.
제1 반도체 칩(100)은, 전술한 바와 같이, 반도체 칩 몸체(110)와, 반도체 칩 몸체(110) 내부에 형성된 복수의 제1 및 제2 관통 전극(120, 122)과 제3 관통 전극(도시안됨)과, 반도체 칩 몸체(110)의 제2 면(110b) 상에 형성된 절연층(140)과, 절연층(140) 및 제1 관통 전극(120)과 제3 관통 전극의 타단 상에 형성된 열분산층(150a, 150b), 그리고, 제1 및 제2 관통 전극(120, 122)과 제3 관통 전극의 일단 및 타단 상부에 각각 형성된 복수의 제1 및 제2 접속 전극(160, 162)을 포함한다.
제2 반도체 칩(200)은 실질적으로 제1 반도체 칩(100)과 실질적으로 동일한 구조를 갖는다. 구체적으로, 제2 반도체 칩(200)은 제1 면(210a) 및 제1 면(210a)에 대향하는 제2 면(210b)을 갖는 반도체 칩 몸체(210)와, 반도체 칩 몸체(210) 내부에 형성된 복수의 제1 및 제2 관통 전극(220, 222)과 제3 관통 전극(도시안됨), 반도체 칩 몸체(210)의 제2 면(210b) 상에 형성된 절연층(240)과, 절연층(240) 및 제1 관통 전극(220)과 제3 관통 전극의 타단 상에 형성된 열분산층(250a, 250b), 그리고, 제1 및 제2 관통 전극(220, 230)과 제3 관통 전극의 일단 및 타단 상부에 각각 형성된 복수의 제1 및 제2 접속 전극(260, 262)을 포함할 수 있다.
연결부재(164)는 제1 반도체 칩(100)의 제2 접속 전극(162)과 제2 반도체 칩(200)의 제1 접속 전극(260) 사이에 개재될 수 있다. 또한, 제1 반도체 칩(100) 상에 적어도 둘 이상의 제2 반도체 칩(200)이 적층되는 경우에, 연결부재(164)는 하부에 배치된 제2 반도체 칩(200)의 제2 접속 전극(262)과 상부에 배치된 제2 반도체 칩(200)의 제1 접속 전극(260) 사이에 개재될 수 있다. 연결부재(164)는, 예컨대, 저융점 금속인 솔더, 또는, 레진 및 미세 도전볼을 포함하는 이방성 도전 필름(ACF)일 수 있다.
이와 같은 제1 실시예에 따른 적층형 반도체 패키지는 적층되는 제1 및 제2 반도체 칩 각각에 파워용 및 그라운드용 전극인 제1 및 제3 관통 전극들과 연결되게 열분산층이 형성되어 있고, 각 반도체 칩의 제1 및 제3 관통 전극들이 상호 연결되어 있다. 따라서, 제1 실시예에 따른 적층형 반도체 패키지의 경우, 각 반도체 칩의 동작 시에 발생되는 열이 열분산층 및 제1 관통 전극을 통해 효과적으로 배출될 수 있으며, 특히, 하부에 배치된 반도체 칩에서 발생하는 열이 상부에 배치된 반도체 칩에 전달되어 상기 상부에 배치된 반도체 칩의 동작 오류를 일으키는 문제가 효과적으로 차단될 수 있다.
도 8은 제2 실시예에 따른 적층형 반도체 패키지를 도시한 단면도이다. 여기서, 도 7의 제1 실시예와 동일한 구성요소들에 대한 중복 설명은 생략하며, 또한, 동일한 구성요소들에 대해서는 동일한 도면 부호를 부여하도록 한다.
전술한 제1 실시예의 그것과 비교하여, 제2 실시예에 따른 적층형 반도체 패키지(700)는 제2 반도체 칩(200) 상에 형성된 보호막(270)을 더 포함할 수 있다. 또한, 제2 실시예에 따른 적층형 반도체 패키지(700)는 보호막(270) 상부에 부착된 히트 스프레더(heat spreader; 280)를 더 포함할 수 있다. 이에 더하여, 제2 실시예에 따른 적층형 반도체 패키지(700)는 보호막(270)과 히트 스프레더(280) 사이에 개재된 열계면물질(Thermal Interface Mater ial; TIM, 272)을 더 포함할 수 있다.
보호막(270)은 제2 반도체 칩(200)에서의 반도체 칩 몸체(210)의 제2 면(210b) 상에, 또한, 적어도 둘 이상의 제2 반도체 칩(200)이 적층된 경우에는 최상부에 배치된 제2 반도체 칩(200)에서의 반도체 칩 몸체(210)의 제2 면(210b) 상에 열분산층(250a, 250b) 및 제2 접속 전극(262)를 덮도록 형성될 수 있다. 이러한 보호막(270)은, 예컨대, 절연성 수지로 이루어질 수 있다.
히트 스프레더(280)는 반도체 칩들(100, 200)이 고속 동작하는 도중에 발생되는 열을 외부로 방열시키는 역할을 수행하며, 열전도 특성이 우수하면서 방열 특성이 우수한 금속 물질로 이루어질 수 있다.
열계면물질(272)은, 예컨대, 열 또는 광에 의하여 경화되는 경화제, 접착 물질 및 열전도성 물질을 포함할 수 있다. 한편, 열계면물질(272)은 생략 가능하며, 이 경우, 히트 스프레더(280)는 열계면 물질층(272)을 매개로 하지 않고 최상부에 배치된 제2 반도체 칩(200)의 보호막(270) 상에 직접 부착될 수 있다.
이와 같은 제2 실시예에 따른 적층형 반도체 패키지는 최상부 제2 반도체 칩에의 히트 스트레더의 부착에 의해, 전술한 제1 실시예의 그것보다 더욱 향상된 열방출 특성을 갖는다.
도 9는 제3 실시예에 따른 적층형 반도체 패키지를 도시한 단면도이다. 여기서, 도 6의 제1 실시예와 동일한 구성요소들에 대한 중복 설명은 생략하며, 또한, 동일한 구성요소들에 대해서는 동일한 도면 부호를 부여하도록 한다.
전술한 제1 실시예의 그것과 비교하여, 제3 실시예에 따른 적층형 반도체 패키지(700)는 최상부에 배치된 제2 반도체 칩(200) 상에 적층되는 제3 반도체 칩(300)을 더 포함한다. 이에 더하여, 제3 실시예에 따른 적층형 반도체 패키지(700)는 제2 반도체 칩(200)과 제3 반도체 칩(300)을 전기적으로 연결하는 제1 추가 연결부재(364)를 더 포함할 수 있다.
제3 반도체 칩(300)은 제1 면(310a) 및 상기 제1 면(310a)에 대향하는 제2 면(310b)을 갖는 반도체 칩 몸체(310)를 포함할 수 있다. 반도체 칩 몸체(310)는 내부에 형성된 회로부(도시 생략)를 포함할 수 있다. 또한, 제3 반도체 칩(300)은 그의 활성면인 제1 면(310a)에 배치되고, 제2 반도체 칩(200)의 각 제2 접속 전극들(262)과 각각 전기적으로 연결되는 복수의 본딩 패드들(360)을 포함할 수 있다. 여기서, 각 본딩 패드(360)는 반도체 칩 몸체(310) 내부에 형성된 회로부와 개별 연결된 것으로 이해될 수 있다.
제1 추가 연결부재(364)는 제2 반도체 칩(200)의 제2 접속 전극(262)과 제3 반도체 칩(300)의 본딩 패드(360) 사이에 개재될 수 있다. 제1 추가 연결부재(364)는, 예컨대, 저융점 금속인 솔더, 또는, 레진 및 미세 도전볼을 포함하는 이방성 도전 필름(ACF)일 수 있다.
이와 같은 제3 실시예에 따른 적층형 반도체 패키지는 제3 반도체 칩으로서 제1 및 제2 반도체 칩과 다른 이종의 칩이 적용될 수 있다. 따라서, 제3 실시예에 따른 적층형 반도체 패키지는, 제1 및 제2 반도체 칩으로서 메모리 칩을 적용하고 제3 반도체 칩으로 로직 칩을 적용하는 경우, 비교적 간단하게 시스템 온 칩(SoC)을 구현할 수 있는 이점을 갖는다.
도 10은 제4 실시예에 따른 적층형 반도체 패키지를 도시한 단면도이다. 여기서, 도 8의 제3 실시예와 동일한 구성요소들 대한 중복 설명은 생략하며, 또한, 동일한 구성요소들에 대해서는 동일한 도면 부호를 부여하도록 한다.
전술한 제3 실시예의 그것과 비교하여, 제4 실시예에 따른 적층형 반도체 패키지(700)는 제3 반도체 칩(300) 상부에 형성된 열계면물질(370)과, 열계면물질(370) 상에 부착된 히트 스프레더(380)를 더 포함할 수 있다. 따라서, 제4 실시예에 따른 적층형 반도체 패키지(700)는 비교적 간단하게 시스템 온 칩을 구현할 수 있는 이점을 가짐은 물론, 제3 실시예의 그것과 비교해서 더 향상된 열방출 특성을 갖는다.
도 11은 제5 실시예에 따른 적층형 반도체 패키지를 도시한 단면도이다. 여기서, 도 8의 제3 실시예와 동일한 구성요소들에 대한 중복 설명은 생략하며, 또한, 동일한 구성요소들에 대해서는 동일한 도면 부호를 부여하도록 한다.
전술한 제3 실시예의 그것과 비교하여, 제5 실시예에 따른 적층형 반도체 패키지(700)는 구조체(402)를 더 포함할 수 있다. 이에 더하여, 제5 실시예에 따른 적층형 반도체 패키지(700)는 제2 추가 연결부재(464)를 더 포함할 수 있다. 게다가, 제5 실시예에 따른 적층형 반도체 패키지(700)는 언더필부재(420), 봉지부재(430) 및 외부실장부재(440)를 더 포함할 수 있다.
구조체(410)는 제1 반도체 칩(100)의 하부에 배치될 수 있다. 구조체(410)는 인터포저, 추가 반도체 칩, 반도체 패키지, 또는, 인쇄회로기판 중 어느 하나일 수 있다. 예컨대, 구조체(410)는 상면(410a) 및 하면(410b)을 갖는 기판 몸체(410)와, 기판 몸체(410)의 상면(410a)에 배치된 본드핑거들(412), 그리고, 기판 몸체(410)의 하면(410b)에 배치된 볼랜드들(414)을 포함하는 인쇄회로기판 일 수 있다. 여기서, 본드핑거들(412) 및 볼랜드들(414)은 몸체 내부에 형성된 비아배선(도시 생략)을 통해 일대일 대응하게 연결된 것으로 이해될 수 있다.
반도체 칩들(100, 200, 300) 사이의 전기적 연결은 연결부재(164), 제1 추가 연결부재(364) 및 제2 추가 연결부재(464)에 의해 이루어질 수 있다. 구체적으로, 연결부재(164)는 제1 반도체 칩(100)과 제2 반도체 칩(200)을 전기적으로 연결하고, 제1 추가 연결부재(364)는 제2 반도체 칩(200)과 제3 반도체 칩(300)을 전기적으로 연결하며, 제2 추가 연결부재(464)는 제1 반도체 칩(100)과 구조체(400)를 전기적으로 연결한다. 특별히, 제2 추가 연결부재(464)는 제1 반도체 칩(400)의 제1 접속 전극(160)과 구조체(402)의 본드핑거(412) 사이에 개재된다. 제2 추가 연결부재(464)는 연결부재(164) 및 제1 추가 연결부재(364)와 동일하게, 예컨대, 저융점 금속인 솔더, 또는, 레진 및 미세 도전볼을 포함하는 이방성 도전 필름(ACF)일 수 있다.
언더필부재(420)는 구조체(402)와 제1 반도체 칩(100) 사이 공간, 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이 공간, 그리고, 제2 반도체 칩(200)과 제3 반도체 칩(300) 사이 공간을 채우도록 형성될 수 있다. 봉지부재(430)는 적층된 제1, 제2 및 제3 반도체 칩들(100, 200, 300)을 덮도록 구조체(402)의 상면(410a) 상에 형성될 수 있다. 봉지부재(430)는, 예컨대, EMC(Epoxy Molding Compound)를 포함할 수 있다. 외부실장부재(440)는 구조체(402)의 볼랜드(414) 상에 부착될 수 있다. 외부실장부재(440)는, 예컨대, 솔더 볼일 수 있다. 외부실장부재(440)는 볼 형상이 아닌 핀 형상을 가질 수 있다.
한편, 도시하지 않았으나, 제5 실시예에 따른 적층형 반도체 패키지(600)는 봉지부재(430) 상에 부착된 히트 스프레더를 더 포함할 수 있다.
또한, 도시하고 설명하지 않지만, 본 발명의 또 다른 실시예들로서 적층형 반도체 패키지는 제2, 제3 또는 제4 실시예의 반도체 칩들을 적어도 둘 이상 적층하여 도 7 내지 도 11에 도시된 형태로도 구현될 수 있다.
상술한 반도체 칩은 다양한 종류의 반도체 소자들 및 이를 구비하는 패키지 모듈에 적용될 수 있으며, 이를 설명하면 다음과 같다.
도 12는 본 발명의 실시예에 따른 반도체 칩을 적용한 전자 시스템 블록도이다.
도시된 바와 같이, 전자 시스템(1000)은 제어기(1100), 입출력 장치(1200) 및 기억장치(1220)를 포함할 수 있다. 제어기(1100), 입출력 장치(1200) 및 기억장치(1220)는 데이터들이 이동하는 통로를 제공하는 버스(1500)를 통하여 결합될 수 있다.
예컨대, 제어기(1100)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 제어기(1100) 및 기억장치(1220)는 실시예에 따른 적층형 반도체 패키지를 포함할 수 있다. 입출력 장치(1200)는 키패드, 키보드 및 표시 장치 등에서 선택된 적어도 하나를 포함할 수 있다.
기억장치(1220)는 데이터 및/또는 제어기(1100)에 의해 실행되는 명령어 등을 저장할 수 있다. 기억장치(1220)는 디램과 같은 휘발성 기억 소자 및/또는 플래시 메모리와 같은 비휘발성 기억 소자를 포함할 수 있다. 예컨대, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(100)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다.
이와 같은 전자 시스템(1000)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1400)를 더 포함할 수 있다. 인터페이스(1400)는 유무선 형태일 수 있다. 예컨대, 인터페이스(1400)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
한편, 도시하지 않았으나, 전자 시스템(1000)은 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIP), 그리고, 입출력 장치 등을 더 포함할 수 있다.
전자 시스템(1000)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 스마트폰(smart phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system), 그리고, 정보 전송/수신 시스템 중 어느 하나일 수 있다.
전자 시스템(1000)이 무선 통신을 수행할 수 있는 장비인 경우에, 전자 시스템(1000)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Digital Cellular), E-TDMA(Enhanced-Time Division Multiple Access), WCDMA(Wideband Code Division Multiple Access), CDMA2000, LTE(Long Term Evolution), Wibro(Wireless Broadband Internet)과 같은 통신 시스템에서 사용될 수 있다.
도 13은 본 발명의 실시예에 따른 반도체 칩을 포함하는 전자 장치의 예를 보여주는 블록도이다.
도시된 바와 같이, 본 발명의 실시예에 따른 반도체 칩은 메모리 카드(2000)의 형태로 제공될 수 있다. 일례로, 메모리 카드(2000)는 비휘발성 기억 소자와 같은 메모리(2100) 및 메모리 제어기(2200)를 포함할 수 있다. 메모리(2100) 및 메모리 제어기(2200)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다.
메모리(2100)는 실시예에 따른 반도체 패키지 기술이 적용된 비휘발성 기억 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 메모리 제어기(2200)는 호스트(2300)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 메모리(2100)를 제어할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
100 : 제1 반도체 칩 110 : 제1 반도체 칩 몸체
120 : 제1 관통 전극 122 : 제2 관통 전극
124: 제3 관통 전극 140 : 절연층
150a : 제1 열분산층 150b : 제2 열분산층
160 : 제1 접속 전극 162 : 제2 접속 전극
200 : 제2 반도체 칩 300 : 제3 반도체 칩
700 : 적층형 반도체 패키지

Claims (35)

  1. 복수의 본딩 패드가 형성된 제1 면, 상기 제1 면에 대향하는 제2 면, 상기 본딩 패드에 연결된 회로부를 갖는 반도체 칩 몸체;
    상기 반도체 칩 몸체를 관통하고, 일단이 상기 본딩 패드와 전기적으로 연결된 복수의 제1 및 제2 관통 전극;
    상기 반도체 칩 몸체의 상기 제2 면 상에 상기 제1 및 제2 관통 전극의 타단이 노출되도록 형성된 절연층; 및
    상기 절연층 상에 형성된 제1 열분산층;
    을 포함하며,
    상기 제1 관통 전극은 파워용 전극 및 그라운드용 전극의 하나이고,
    상기 제1 열분산층이 상기 제1 관통 전극에 직접 연결된 반도체 칩.
  2. 제 1 항에 있어서, 상기 제1 열분산층은 0.3∼6㎛의 두께 및 500∼5000W/mK의 열 전도도를 갖는 것을 특징으로 하는 반도체 칩.
  3. 제 2 항에 있어서, 상기 제1 열분산층은 그래핀으로 이루어진 것을 특징으로 하는 반도체 칩.
  4. 제 1 항에 있어서, 상기 제1 열분산층은 구리, 금, 은 및 니켈 중 적어도 어느 하나로 이루어진 것을 특징으로 하는 반도체 칩.
  5. 제 1 항에 있어서, 상기 제1 열분산층은 상기 제2 관통 전극과 접하지 않도록 형성된 것을 특징으로 하는 반도체 칩.
  6. 제 5 항에 있어서, 상기 제1 열분산층은 상기 제1 관통 전극을 덮도록 형성된 것을 특징으로 하는 반도체 칩.
  7. 제 5 항에 있어서, 상기 제2 관통 전극은 시그널 전극인 것을 특징으로 하는 반도체 칩.
  8. 제 5 항에 있어서,
    상기 반도체 칩 몸체 내에 형성되고, 일단이 본딩 패드와 전기적으로 연결되며, 상기 제1 관통 전극과 전위차를 갖는 복수의 제3 관통 전극; 및
    상기 절연층 상에 상기 제3 관통 전극과 직접적으로 접하도록 형성된 제2 열분산층;
    을 더 포함하는 것을 특징으로 하는 반도체 칩.
  9. 삭제
  10. 삭제
  11. 제 1 항에 있어서,
    상기 본딩 패드들 상에 각각 형성된 제1 접속 전극들; 및
    상기 제1 및 제2 관통 전극들의 타단들 상부에 각각 형성된 제2 접속 전극들;
    을 더 포함하는 것을 특징으로 하는 반도체 칩.
  12. 복수의 본딩 패드가 형성된 제1 면, 상기 제1 면에 대향하는 제2 면, 상기 본딩 패드에 연결된 회로부를 갖는 반도체 칩 몸체와, 상기 반도체 칩 몸체를 관통하고, 일단이 상기 본딩 패드와 전기적으로 연결된 복수의 제1 및 제2 관통 전극과, 상기 반도체 칩 몸체의 상기 제2 면 상에 상기 제1 및 제2 관통 전극의 타단이 노출되도록 형성된 절연층, 및 상기 절연층 상에 형성된 제1 열분산층을 구비한 제1 반도체 칩;
    상기 제1 반도체 칩 상에 적어도 하나 이상 적층되며, 상기 제1 반도체 칩과 동일한 구조를 갖는 제2 반도체 칩; 및
    상기 제1 반도체 칩과 상기 제2 반도체 칩 사이, 및 적층된 적어도 둘 이상의 제2 반도체 칩들 사이에 개재된 연결부재;
    를 포함하며,
    상기 제1 관통 전극은 파워용 관통 전극 및 그라운드 관통 전극의 하나이고, 상기 제1 열분산층은 상기 제1 관통 전극에 직접 연결되며, 상기 제1 반도체 칩의 제1 열분산층과 상기 제2 반도체 칩의 제1 열분산층이 상기 제1 관통 전극을 통해서 서로 연결되는 적층형 반도체 패키지.
  13. 제 12 항에 있어서, 상기 제1 열분산층은 0.3∼6㎛의 두께 및 500∼5000W/mK의 열 전도도를 갖는 것을 특징으로 하는 적층형 반도체 패키지.
  14. 제 13 항에 있어서, 상기 제1 열분산층은 그래핀으로 이루어진 것을 특징으로 하는 적층형 반도체 패키지.
  15. 제 12 항에 있어서, 상기 제1 열분산층은 상기 제2 관통 전극과 접하지 않도록 형성된 것을 특징으로 하는 적층형 반도체 패키지.
  16. 제 15 항에 있어서, 상기 제1 열분산층은 상기 제1 관통 전극을 덮도록 형성된 것을 특징으로 하는 적층형 반도체 패키지.
  17. 삭제
  18. 제 15 항에 있어서,
    상기 반도체 칩 몸체 내에 형성되고, 일단이 본딩 패드와 전기적으로 연결되며, 상기 제1 관통 전극과 전위차를 갖는 복수의 제3 관통 전극; 및
    상기 절연층 상에 상기 제3 관통 전극과 직접적으로 접하도록 형성된 제2 열분산층;
    을 더 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  19. 삭제
  20. 삭제
  21. 삭제
  22. 제 12 항에 있어서,
    상기 본딩 패드들 상에 각각 형성된 제1 접속 전극들; 및
    상기 제1 및 제2 관통 전극들의 타단들 상부에 각각 형성된 제2 접속 전극들;
    을 더 포함하고,
    상기 연결부재는 제1 반도체 칩의 제2 접속 전극과 제2 반도체 칩의 제1 접속 전극 사이, 및 적층된 적어도 둘 이상의 제2 반도체 칩들 중 하부에 배치되는 제2 반도체 칩의 제2 접속 전극과 상부에 배치되는 제2 반도체 칩의 제1 접속 전극 사이에 개재된 것을 특징으로 하는 적층형 반도체 패키지.
  23. 제 12 항에 있어서,
    상기 제2 반도체 칩들 중 최상부에 배치되는 제2 반도체 칩의 제1 열분산층 및 제2 접속 전극을 덮도록 형성된 보호막; 및
    상기 보호막 상부에 부착된 히트 스프레더;
    를 더 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  24. 제 23 항에 있어서, 상기 보호막과 상기 히트 스프레더 사이에 개재된 열계면 물질을 더 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  25. 제 12 항에 있어서, 상기 제2 반도체 칩들 중 최상부에 배치되는 제2 반도체 칩 상에 적층되고, 상기 최상부 제2 반도체 칩의 제2 접속 전극과 전기적으로 연결되는 본딩 패드를 갖는 제3 반도체 칩을 더 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  26. 제 25 항에 있어서, 상기 최상부 제2 반도체 칩의 제2 접속 전극과 상기 제3 반도체 칩의 본딩 패드 사이에 개재된 제1 추가 연결부재를 더 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  27. 제 26 항에 있어서, 상기 제3 반도체 칩 상에 부착된 히트 스프레더를 더 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  28. 제 27 항에 있어서, 상기 제3 반도체 칩과 상기 히트 스프레더 사이에 개재된 열계면 물질을 더 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  29. 제 12 항에 있어서, 상기 제1 반도체 칩의 아래에 배치되고, 상기 제1 반도체 칩의 제1 접속 전극과 전기적으로 연결되는 본드핑거를 갖는 구조체를 더 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  30. 제 29 항에 있어서, 상기 제1 반도체 칩의 제1 접속 전극과 상기 구조체의 본드핑거 사이에 개재된 제2 추가 연결부재를 더 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  31. 제 29 항에 있어서, 상기 구조체는 인터포저, 추가 반도체 칩, 반도체 패키지, 또는, 인쇄회로기판 중 어느 하나인 것을 특징으로 하는 적층형 반도체 패키지.
  32. 제 31 항에 있어서, 상기 구조체는, 상면 및 하면을 갖는 기판 몸체와, 상기 기판 몸체의 상면에 배치된 본드핑거들과, 상기 기판 몸체의 하면에 배치된 볼랜드들,을 포함하는 인쇄회로기판인 것을 특징으로 하는 적층형 반도체 패키지.
  33. 제 32 항에 있어서,
    상기 구조체의 상면 상에 적층된 반도체 칩들을 밀봉하도록 형성된 봉지부재; 및
    상기 볼랜드 상에 부착된 외부실장부재;
    를 더 포함하는 것을 특징으로 하는 적층형 반도체 패키지.
  34. 버스에 의해 결합된 제어기, 인터페이스, 입출력장치 및 기억장치를 포함하고,
    상기 제어기 및 기억장치는 반도체 칩을 포함하며,
    상기 반도체 칩은, 복수의 본딩 패드가 형성된 제1 면, 상기 제1 면에 대향하는 제2 면, 상기 본딩 패드에 연결된 회로부를 갖는 반도체 칩 몸체; 상기 반도체 칩 몸체를 관통하고, 일단이 상기 본딩 패드와 전기적으로 연결된 복수의 제1 및 제2 관통 전극; 상기 반도체 칩 몸체의 상기 제2 면 상에 상기 제1 및 제2 관통 전극의 타단이 노출되도록 형성된 절연층; 및 상기 절연층 상에 형성된 제1 열분산층;을 포함하고,
    상기 제1 관통 전극은 파워용 전극 및 그라운드용 전극의 하나이고,
    상기 제1 열분산층은 상기 제1 관통 전극에 직접 연결된 전자 시스템.
  35. 반도체 칩을 구비한 메모리; 및 상기 메모리를 제어하는 메모리 제어기;를 포함하며,
    상기 반도체 칩은, 복수의 본딩 패드가 형성된 제1 면, 상기 제1 면에 대향하는 제2 면, 상기 본딩 패드에 연결된 회로부를 갖는 반도체 칩 몸체; 상기 반도체 칩 몸체를 관통하고, 일단이 상기 본딩 패드와 전기적으로 연결된 복수의 제1 및 제2 관통 전극; 상기 반도체 칩 몸체의 상기 제2 면 상에 상기 제1 및 제2 관통 전극의 타단이 노출되도록 형성된 절연층; 및 상기 절연층 상에 형성된 제1 열분산층;을 포함하고,
    상기 제1 관통 전극은 파워용 전극 및 그라운드용 전극의 하나이고,
    상기 제1 열분산층은 상기 제1 관통 전극에 직접 연결된 메모리 카드.
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