KR102055361B1 - 반도체 패키지 - Google Patents

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Abstract

본 발명은 반도체 패키지를 제공한다. 본 발명에 따른 반도체 패키지는 기판, 상기 기판 상에 배치된 반도체칩, 상기 기판 상에 상기 반도체칩을 둘러싸며 배치된 솔더들; 상기 반도체칩 상에 제공된 그래핀막; 및 그리고 상기 기판 및 상기 그래핀막 사이에 개재된 몰딩막을 포함하되, 상기 그래핀막은 상기 솔더들과 연결될 수 있다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 그래핀막을 포함하는 반도체 패키지에 관한 것이다.
전자산업의 발전에 따라, 경량화, 소형화, 고속화 및 고성능화된 전자 제품이 저렴한 가격으로 제공될 수 있다. 이러한 전자 산업의 추세에 따라, 복수의 반도체 칩들 또는 반도체 패키지들을 하나의 패키지로 구현한 반도체 장치 기술이 부각되고 있다. 이러한 반도체 장치들의 신뢰성 향상 및 미세 피치화를 위한 다양한 연구가 요구된다.
본 발명이 해결하고자 하는 일 과제는 반도체 칩의 열 방출을 향상시켜, 신뢰성 있는 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 반도체 칩의 전자기장 간섭을 감소시켜, 전기적 특성을 개선시킨 반도체 패키지를 제공하는데 있다.
본 발명은 반도체 패키지에 관한 것이다. 본 발명의 개념에 따른 반도체 패키지는 하부 기판, 상기 하부 기판의 일면 상에 실장된 하부 반도체칩, 상기 하부 반도체칩을 덮는 하부 그래핀막, 그리고 상기 하부 기판 및 상기 하부 그래핀막 사이에 개재되는 하부 몰딩막을 포함하는 하부 패키지; 상기 하부 기판의 일면 상에서 상기 하부 패키지와 이격 배치되고, 상부 기판, 상부 반도체칩, 및 상부 몰딩막을 포함하는 상부 패키지; 그리고 상기 하부 기판 및 상기 상부 기판 사이에 개재되며, 그라운드 범프 및 신호전달 범프를 포함하는 하부 범프들을 포함할 수 있다.
일 실시예에 따르면, 상기 하부 몰딩막 및 상기 하부 그래핀막에 제1 오프닝 및 제2 오프닝이 제공되고, 상기 제1 오프닝은 상기 그라운드 범프의 상부를 노출시키며, 상기 제2 오프닝은 상기 신호전달 범프의 상부를 노출시킬 수 있다.
일 실시예에 따르면, 상기 제1 오프닝 내에 제공되며, 상기 그라운드 범프를 상기 하부 그래핀막과 전기적으로 연결시키는 연결부재를 포함할 수 있다.
일 실시예에 따르면, 상기 상부 반도체칩 상에 제공된 상부 그래핀막을 더 포함할 수 있다.
일 실시예에 따르면, 상기 상부 그래핀막은 상기 그라운드 범프와 전기적으로 연결되며, 상기 신호전달 범프와 전기적으로 이격될 수 있다.
일 실시예에 따르면, 상기 상부 패키지는 상기 상부 기판 상에서 상기 상부 반도체칩을 둘러싸며 배치되는 상부 범프들을 포함하되, 상기 상부 범프들은 상기 상부 그래핀막과 접촉할 수 있다.
일 실시예에 따르면, 상기 하부 그래핀막 및 상기 상부 기판 사이에 공극이 제공될 수 있다.
본 발명의 개념에 따른 반도체 패키지는 기판, 상기 기판 상에 배치된 반도체칩, 상기 기판 상에 상기 반도체칩을 둘러싸며 배치된 범프들, 상기 반도체칩 상에 제공된 그래핀막, 및 그리고 상기 기판 및 상기 그래핀막 사이에 개재된 몰딩막을 포함하되, 상기 그래핀막은 상기 범프들과 연결될 수 있다.
일 실시예에 따르면, 상기 그래핀막을 덮는 코팅막을 더 포함할 수 있다.
일 실시예에 따르면, 상기 몰딩막은 기판을 향하는 하면, 상기 하면과 대향하는 상면, 그리고 상기 상면 및 상기 하면을 잇는 측면을 가지고, 몰딩막의 측면을 덮는 측부 그래핀막을 더 포함할 수 있다.
본 발명의 개념에 따른 반도체 패키지는 반도체칩 상에 제공된 그래핀막을 포함하며, 반도체칩에서 발생하는 열을 외부로 방출시킬 수 있다. 그래핀막은 반도체 패키지의 내부에서 발생하는 전기장 및/또는 자기장을 흡수하여 전자기장 간섭을 개선할 수 있다. 이에 따라, 반도체 패키지의 신뢰성이 향상될 수 있다. 본 발명의 개념에 따른 몰딩막의 형성은 그래핀막의 전사공정을 포함하여, 그래핀막이 용이하게 반도체칩 상에 형성될 수 있다.
본 발명의 보다 완전한 이해와 도움을 위해, 참조가 아래의 설명에 첨부도면과 함께 주어져 있고 참조번호가 이래에 나타나 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 장치를 나타낸 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 4는 도 3을 A-B선을 따라 자른 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 6은 도 5를 A-B선을 따라 자른 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 8을 도 7을 A-B선을 따라 자른 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 10은 도 9를 A-B선을 따라 자른 단면도이다.
도 11 및 12는 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 13은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 14는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은, 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 당해 기술분야에서 통상의 기술을 가진 자는 본 발명의 개념이 어떤 적합한 환경에서 수행될 수 있다는 것을 이해할 것이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.
본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 본 발명의 개념에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치(10)를 도시한 단면도이다.
도 1을 참조하면, 반도체 장치(10)는 기판(110), 반도체칩(120), 범프들(130), 몰딩막(140), 그래핀막(150), 및 코팅막(155)을 포함할 수 있다.
기판(110)은 회로패턴을 가지는 인쇄회로기판(PCB)일 수 있다. 접속 단자들(111)이 기판(110)의 하면에 배치될 수 있다. 접속 단자들(111)은 전도성 물질을 포함하며, 솔더볼의 형상을 가질 수 있다. 접속 단자들(111)은 반도체칩(120)을 외부 장치와 전기적으로 연결시킬 수 있다.
반도체칩(120)이 기판(110) 상에 플립칩 실장될 수 있다. 반도체칩(120)은 기판(110)의 코어에 배치될 수 있다. 반도체칩(120)은 상면(120a), 상면(120a)과 대향되는 하면(120b), 및 상면(120a)과 하면(120b)을 잇는 측면(120c)을 가질 수 있다. 상면(120a)은 그래핀막(150)과 접할 수 있다. 연결 단자들(115)이 기판(110) 및 반도체칩(120) 사이에 개재되어, 반도체칩(120)을 기판(110)과 전기적으로 연결시킬 수 있다. 연결 단자들(115)은 전도성 물질을 포함하며, 솔더 또는 범프의 형상을 가질 수 있다. 다른 예로, 반도체칩(120)은 기판(110)과 본딩와이어로 연결될 수 있다. 반도체칩(120)은 집적회로, 예를 들어, 메모리 회로, 로직 회로 혹은 이들의 조합을 포함할 수 있다.
범프들(130)이 기판(110) 상에서 반도체칩(120)을 둘러싸며 제공될 수 있다. 범프들(130)은 그래핀막(150)을 반도체칩(120)과 연결시킬 수 있다. 범프들(130)은 전도성 물질, 예를 들어, 금속을 포함할 수 있다. 다른 예로, 범프들(130)은 생략될 수 있다.
몰딩막(140)은 기판(110) 및 그래핀막(150) 사이에 제공되어, 범프들(130) 사이 및 연결 단자들(115) 사이를 채울 수 있다. 몰딩막(140)은 반도체칩(120)의 측면(120c)을 밀봉시킬 수 있다. 몰딩막(140)은 상면(140a), 상면(140a)과 대향하는 하면(140b), 그리고, 상면(140a) 및 하면(140b)을 잇는 측면(140c)을 가질 수 있다. 몰딩막의 상면(140a)은 반도체칩의 상면(120a)과 동일한 레벨을 가져, 반도체칩(120)의 상면(120a)을 노출시킬 수 있다. 다른 예로, 몰딩막(140)은 반도체칩(120) 및 몰딩막(140) 사이로 연장되어, 반도체칩의 상면(120a)을 덮을 수 있다.
그래핀막(150)이 반도체칩의 상면(120a) 및/또는 몰딩막의 상면(140a)을 덮을 수 있다. 그래핀막(150)은 범프들(130)과 접촉할 수 있다. 그래핀막(150)의 형성은 그래핀막(150)이 형성된 지지필름(미도시)이 준비하는 것 및 그래핀막(150)을 반도체칩(120) 상에 전사하는 것을 포함할 수 있다. 일 예로, 몰딩막(140)의 형성은 그래핀막(150)의 전사공정을 포함하여, 그래핀막(150)이 용이하게 반도체칩(120) 상에 형성될 수 있다. 예를 들어, 그래핀막(150)이 반도체칩(120)을 향하도록, 그래핀막(150) 및 지지필름(미도시)이 반도체칩(120) 상에 배치될 수 있다. 기판(110) 및 그래핀막(150) 사이에 에폭시 몰딩 컴파운드(epoxy molding compound)와 같은 절연성 고분자 물질을 채워, 몰딩막(140)이 형성될 수 있다. 이 때, 그래핀막(150)이 반도체칩의 상면(120a) 및/또는 몰딩막의 상면(140a) 상에 전사될 수 있다. 이와 달리, 몰딩막(140)이 형성된 후, 그래핀막(150)이 반도체칩의 상면(120a) 및/또는 몰딩막의 상면(140a) 상에 배치 및 전사될 수 있다.
그래핀막(150)의 열전도도는 몰딩막(140)의 열전도도보다 높을 수 있다. 반도체칩(120)에서 발생한 열은 그래핀막(150)을 통하여 외부로 배출될 수 있다. 이에 따라, 반도체칩(120)의 신뢰성이 향상될 수 있다. 열전달(TIM)층 및 히트슬래그는 각각 약 100μm 및 300μm의 두께를 가질 수 있다. 그래핀막(150)은 대략 5nm 내지 10 μm 내지의 두께를 가질 수 있다. 따라서, 반도체 장치(10)는 열전달층 및 히트 슬래그를 포함하는 경우보다, 더 얇은 두께를 가지면서 반도체칩(120)의 열을 방출시킬 수 있다.
그래핀막(150)은 전기 전도성을 나타낼 수 있다. 그래핀막(150)은 반도체 장치(10) 내부에서 발생하는 전기장 및/또는 자기장을 흡수하여 전자기장 간섭(EMI; Electromagnetic Interference)을 차폐(shield)시키는 역할을 할 수 있다. 범프들(130)과 연결된 그래핀막(150)은, 범프들(130)이 생략되는 경우보다 그래핀막(150)의 전자기장 간섭 차폐 효과가 증대될 수 있다.
코팅막(155)이 그래핀막(150)을 덮어, 그래핀막(150)이 반도체칩(120) 및/또는 몰딩막(140)에 안정적으로 부착될 수 있다. 일 예로, 코팅막(155)은 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 폴리에테르 에테르 케톤(Polyether ether ketone, PEEK), 및 에폭시계 폴리머 중에서 적어도 하나를 포함할 수 있다. 이 경우, 코팅막(155)은 그래핀막(150)의 형성공정에서 사용되는 지지필름일 수 있다. 예를 들어, 그래핀막(150)이 전사된 후, 지지필름의 제거 공정이 생략되어, 지지필름이 코팅막(155)으로 사용될 수 있다. 다른 예로, 지지필름이 제거되어, 그래핀막(150)이 노출될 수 있다. 그래핀막(150) 상에 경화성 고분자(예를 들어, 열경화성 고분자 또는 UV 경화성 고분자와 같은 광경화성 고분자)를 스프레이 코팅하여, 코팅막(155)이 형성될 수 있다. 또 다른 예로, 코팅막(155)은 생략될 수 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 장치를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 2를 참조하면, 반도체 장치(20)는 기판(110), 반도체칩(120), 범프들(130), 몰딩막(140), 그래핀막(150), 및 코팅막(155)을 포함할 수 있다. 기판(110), 반도체칩(120), 범프들(130), 몰딩막(140), 그래핀막(150), 및 코팅막(155)은 도 1의 예에서 설명한 바와 동일 또는 유사할 수 있다.
측부 그래핀막(151)이 몰딩막(140)의 측면(140c)을 덮을 수 있다. 또 다른 예로, 측부 그래핀막(151)은 몰딩막(140)의 측면(140c)을 따라 더 연장되어 기판(110)과 접촉할 수 있다. 측부 그래핀막(151)의 형성공정은 몰딩막(140) 형성공정 후에 진행될 수 있다. 측부 코팅막(156)이 측부 그래핀막(151) 상에 제공될 수 있다. 일 예로, 측부 코팅막(156)은 측부 그래핀막(151) 형성 공정에서 사용되는 지지필름일 수 있다. 다른 예로, 측부 코팅막(156)은 경화성 고분자를 스프레이 코팅하여 형성될 수 있다. 이 경우, 코팅막(155)은 측부 코팅막(156)과 동시에 형성될 수 있다. 본 실시예의 반도체 장치(20)는, 측부 그래핀막(151)이 생략된 경우보다, 반도체칩(120)의 열방출이 향상되고, 전자기장 간섭이 감소될 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 4는 도 3을 A-B선을 따라 자른 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 3 및 도 4를 참조하면, 반도체 패키지(1)는 하부 패키지(200) 및 상부 패키지(300)를 포함하는 패키지 온 패키지(POP) 소자일 수 있다. 공극(260)이 하부 패키지(200) 및 상부 패키지(300) 사이에 제공될 수 있다.
하부 패키지(200)는 하부 기판(210), 하부 반도체칩(220), 하부 범프들(230), 하부 몰딩막(240), 하부 그래핀막(250), 및 하부 코팅막(255)을 포함할 수 있다. 하부 기판(210)은 회로패턴을 가지는 인쇄회로기판(PCB)일 수 있다. 접속 단자(211)가 하부 기판(210)의 하면에 배치되어, 하부 반도체칩(220) 및/또는 상부 반도체칩(320)을 외부 장치와 전기적으로 연결시킬 수 있다.
하부 반도체칩(220)이 하부 기판(210)의 일면 상에 페이스 다운(face down) 실장될 수 있다. 연결 단자들(215)이 하부 기판(210) 및 하부 반도체칩(220) 사이에 개재되어, 하부 반도체칩(220)을 하부 기판(210)과 전기적으로 연결시킬 수 있다. 연결 단자들(215)은 전도성 물질을 포함하며, 솔더 또는 범프의 형상을 가질 수 있다. 하부 반도체칩(220)의 상면(220a)은 비활성면이고, 하면(220b)은 활성면일 수 있다. 하부 반도체칩(220)은 집적회로, 예를 들어, 메모리 회로, 로직 회로 혹은 이들의 조합을 포함할 수 있다.
하부 범프들(230)이 하부 반도체칩(220)을 둘러싸며, 하부 기판(210)의 일면 상에 제공될 수 있다. 하부 범프들(230)은 상부 패키지(300)를 하부 기판(210) 및/또는 하부 반도체칩(220)과 전기적으로 연결시킬 수 있다. 하부 범프들(230)의 최상면(230a)은 하부 반도체칩(220)의 상면(220a)보다 더 높은 레벨을 가질 수 있다. 하부 범프들(230)은 전도성 물질, 예를 들어, 금속을 포함할 수 있다. 하부 범프들(230)은 그라운드 범프(231) 및 신호전달 범프(235)를 포함할 수 있다. 그라운드 범프(231)은 하부 기판(210)의 코너에 배치될 수 있다.
하부 몰딩막(240)은 하부 기판(210) 및 하부 그래핀막(250) 사이에 제공될 수 있다. 하부 몰딩막(240)은 하부 기판(210) 상에서 하부 범프들(230) 사이 및 연결 단자들(215) 사이를 채울 수 있다. 하부 몰딩막(240)은 하부 반도체칩(220)의 측면(220c)을 밀봉시킬 수 있다. 하부 몰딩막(240)은 상면(240a), 상면(240a)과 대향하는 하면(240b), 그리고, 상면(240a) 및 하면(240b)을 잇는 측면(240c)을 가질 수 있다. 하부 몰딩막의 상면(240a)은 하부 반도체칩의 상면(220a)과 동일한 레벨을 가져, 하부 반도체칩의 상면(220a)이 노출될 수 있다. 다른 예로, 하부 몰딩막(240)은 하부 반도체칩(220) 및 하부 그래핀막(250) 사이로 더 연장되어, 하부 반도체칩(220)을 덮을 수 있다.
하부 그래핀막(250)은 하부 반도체칩(220) 및 하부 몰딩막(240) 상에 제공될 수 있다. 일 예로, 하부 그래핀막(250)은 하부 반도체칩(220)과 접촉할 수 있다. 하부 그래핀막(250)은 하부 반도체칩(220)에서 발생하는 열을 공극(260)으로 방출시킬 수 있다. 하부 코팅막(255)이 하부 그래핀막(250)을 덮을 수 있다. 하부 코팅막(255)은 도 1의 예에서 설명한 코팅막과 동일 또는 유사할 수 있다. 다른 예로, 하부 패키지(200)는 하부 몰딩막(240)의 측면(240c) 상에 제공된 하측부 그래핀막(251) 및/또는 하측부 그래핀막(251)을 덮는 하측부 코팅막(256)을 더 포함할 수 있다.
제1 오프닝(261) 및 제2 오프닝(265)이 하부 몰딩막(240), 하부 그래핀막(250), 및/또는 하부 코팅막(255)에 제공될 수 있다. 제1 오프닝(261)은 그라운드 범프(231)의 상부를 노출시킬 수 있다. 제2 오프닝(265)은 신호전달 범프(235)의 상부를 노출시킬 수 있다. 하부 그래핀막(250)은 그라운드 범프(231) 및 신호전달 범프(235)와 이격될 수 있다. 이에 따라, 그라운드 범프(231) 및 신호전달 범프(235) 사이에 전기적 쇼트 발생이 방지될 수 있다.
공극(260)이 하부 그래핀막(250) 및 상부 기판(310) 사이에 제공될 수 있다. 공극(260)은 하부 반도체칩(220)에서 발생하는 열을 외부로 방출시킬 수 있다. 다른 예로, 상기 공극(260)이 생략되어, 하부 그래핀막(250)이 상부 기판(310)에 접촉할 수 있다.
상부 패키지(300)는 상부 기판(310), 상부 반도체칩(320), 상부 범프들(330), 상부 몰딩막(340), 상부 그래핀막(350), 및 상부 코팅막(355)을 포함할 수 있다. 상부 기판(310), 상부 반도체칩(320), 상부 범프들(330), 상부 몰딩막(340), 상부 그래핀막(350), 및 상부 코팅막(355)은 도 1의 예에서 설명한 바와 동일 또는 유사할 수 있다. 상부 패키지(300)는 상부 몰딩막(340)의 측면 상에 제공된 상측부 그래핀막(351) 및/또는 상측부 그래핀막(351)을 덮는 상측부 코팅막(355)을 더 포함할 수 있다. 다른 예로, 상부 범프들(330)은 생략될 수 있다. 또 다른 예로, 하부 그래핀막(250) 또는 상부 그래핀막(350) 중에서 어느 하나는 생략될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 6은 도 5를 A-B선을 따라 자른 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5 및 도 6을 참조하면, 반도체 패키지(2)는 하부 패키지(200) 및 상부 패키지(300)를 포함하는 패키지 온 패키지(POP) 소자일 수 있다. 공극(260)이 하부 패키지(200) 및 상부 패키지(300) 사이에 제공될 수 있다.
하부 패키지(200)는 하부 기판(210), 하부 반도체칩(220), 하부 범프들(230), 하부 몰딩막(240), 하부 그래핀막(250), 및 하부 코팅막(255)을 포함할 수 있다. 하부 패키지(200)는 하측부 그래핀막(251) 및/또는 하측부 코팅막(256)을 더 포함할 수 있다. 제1 오프닝(261) 및 제2 오프닝(265)이 몰딩막(240)에 제공될 수 있다. 하부 패키지(200)는 도 3 및 도 4의 예로서 설명한 바와 동일 또는 유사할 수 있다.
상부 패키지(300)는 상부 기판(310), 상부 반도체칩(320), 상부 범프들(330), 상부 몰딩막(340), 상부 그래핀막(350), 및 상부 코팅막(355)을 포함할 수 있다. 상부 패키지(300)는 상부 몰딩막(340)의 측면 상에 제공된 상측부 그래핀막(351) 및/또는 상측부 코팅막(355)을 더 포함할 수 있다. 상부 패키지(300)는 도 3 및 도 4의 예로써 설명한 바와 동일 또는 유사할 수 있다.
상부 그래핀막(350)은 상부 범프들(330)을 통하여 그라운드 범프(231)와 전기적으로 연결될 수 있다. 상부 그래핀막(350)은 신호전달 범프(235)와 전기적으로 연결되지 않을 수 있다. 본 발명의 반도체 패키지(2)는, 상부 그래핀막(350)이 그라운드 범프(231)와 전기적으로 연결되지 않은 경우보다, 전자기장 간섭(EMI)이 개선될 수 있다. 상부 그래핀막(350)과 전기적으로 연결되는 그라운드 범프(231)의 수가 많아질수록, 반도체 패키지(2)의 전기적 특성(예를 들어, 전자기장 간섭(EMI)의 감소)이 더 향상될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 8은 도 7을 A-B선을 따라 자른 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 7 및 8을 참조하면, 반도체 패키지(3)는 하부 패키지(200) 및 상부 패키지(300)를 포함할 수 있다. 공극(260)이 하부 패키지(200) 및 상부 패키지(300) 사이에 제공될 수 있다.
하부 패키지(200)는 하부 기판(210), 하부 반도체칩(220), 하부 범프들(230), 하부 몰딩막(240), 하부 그래핀막(250), 및 하부 코팅막(255)을 포함할 수 있다. 연결부재(232)가 제1 오프닝(261) 내에 제공되어, 하부 그래핀막(250)을 그라운드 범프(231)와 전기적으로 연결시킬 수 있다. 연결부재(232)는 도전물질을 포함할 수 있다. 본 실시예의 반도체패키지(2)는 연결부재(232)가 생략된 경우보다, 하부 반도체칩(220)의 열방출 및 전자기장 간섭(EMI)이 개선될 수 있다. 하부 그래핀막(250)과 연결되는 그라운드 범프(231)의 수가 많아짐에 따라, 하부 반도체칩(220)의 전자기장 간섭이 감소될 수 있다. 연결부재(232)는 제2 오프닝(265) 내에 제공되지 않아, 하부 그래핀막(250)이 신호전달 범프(235)와 물리적으로 및/또는 전기적으로 이격될 수 있다. 다른 예로, 하부 패키지(200)는 하측부 그래핀막(251) 및/또는 하측부 코팅막(256)을 더 포함할 수 있다.
상부 패키지(300)는 상부 기판(310), 상부 반도체칩(320), 상부 범프들(330), 상부 몰딩막(340), 상부 그래핀막(350), 및 상부 코팅막(355)을 포함할 수 있다. 상부 패키지(300)는 상측부 그래핀막(351) 및/또는 상측부 코팅막(356)을 더 포함할 수 있다 다른 예로, 상부 범프들(330)은 생략될 수 있다. 또 다른 예로, 상부 범프들(330) 및 상부 그래핀막(350)은 생략될 수 있다.
도 9는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 10은 도 9를 A-B선을 따라 자른 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 9 및 10을 참조하면, 반도체 패키지(4)는 하부 패키지(200) 및 상부 패키지(300)를 포함할 수 있다. 공극(260)이 하부 패키지(200) 및 상부 패키지(300) 사이에 제공될 수 있다.
하부 패키지(200)는 하부 기판(210), 하부 반도체칩(220), 하부 범프들(230), 하부 몰딩막(240), 하부 그래핀막(250), 및 하부 코팅막(255)을 포함할 수 있다. 연결부재(232)가 제1 오프닝(261) 내에 제공되어, 하부 그래핀막(250)을 그라운드 범프(231)와 전기적으로 연결시킬 수 있다. 연결부재(232)는 제2 오프닝(265) 내에 제공되지 않아, 하부 그래핀막(250)이 신호전달 범프(235)와 물리적으로 및/또는 전기적으로 이격될 수 있다. 다른 예로, 하부 패키지(200)는 하측부 그래핀막(251) 및/또는 하측부 코팅막(256)을 더 포함할 수 있다.
상부 패키지(300)는 상부 기판(310), 상부 반도체칩(320), 상부 범프들(330), 상부 몰딩막(340), 상부 그래핀막(350), 및 상부 코팅막(355)을 포함할 수 있다. 상부 패키지(300)는 상측부 그래핀막(351) 및/또는 상측부 코팅막(356)을 더 포함할 수 있다. 상부 그래핀막(350)은 상부 범프들(330)을 통하여 그라운드 범프(231) 및 하부 그래핀막(250)과 전기적으로 연결될 수 있다. 본 발명의 반도체 패키지(4)는, 상부 그래핀막(350)이 하부 그래핀막(250)과 전기적으로 이격된 경우보다, 전기적 특성(예를 들어, 상부 그래핀막(350) 및/또는 하부 그래핀막(250)에 의한 전자기장 간섭 차폐)이 향상될 수 있다.
이하 본 발명의 실시예에 따른 반도체 패키지의 제조방법을 설명한다.
도 11 및 12는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 11을 참조하면, 하부 반도체칩(220), 하부 솔더들(230m), 하부 몰딩막(240), 하부 그래핀막(250), 및 하부 코팅막(255)을 포함하는 하부 기판(210)이 제공될 수 있다. 하부 기판(210), 하부 반도체칩(220), 하부 몰딩막(240), 하부 그래핀막(250), 및 하부 코팅막(255)은 도 1의 예로써 설명한 바와 동일 또는 유사한 방법에 의하여 형성될 수 있다. 하부 솔더들(230m)은 앞서 범프들(도 1에서 130)의 예에서 설명한 바와 동일 또는 유사한 방법에 의하여 형성될 수 있다. 제1 오프닝(261) 및 제2 오프닝(265)이 하부 몰딩막(240), 하부 그래핀막(250), 및/또는 하부 코팅막(255) 내에 형성될 수 있다. 제1 오프닝(261) 및 제2 오프닝(265)은 각각 그라운드 솔더(231m) 및 신호전달 솔더(235m)를 노출시킬 수 있다. 제1 오프닝(261) 및 제2 오프닝(265)의 형성은 레이저 드릴에 의하여 수행될 수 있다. 다른 예로, 하부 몰딩막(240)의 형성공정, 하부 솔더들(230m)의 형성공정, 및 하부 그래핀막(250)의 형성공정이 순차적으로 진행될 수 있다. 이 경우, 하부 몰딩막(240)이 패터닝되어, 하부 기판(210)이 노출되고, 노출된 하부 기판(210) 상에 하부 솔더들(230m)이 형성될 수 있다. 또 다른 예로, 하부 솔더들(230), 하부 몰딩막(240), 제1 오프닝(261) 및 제2 오프닝(265)이 형성된 후, 하부 그래핀막(250) 및 하부 코팅막(255)이 하부 몰딩막(240) 상에 형성될 수 있다.
도 12를 참조하면, 제1 오프닝(261) 내에 연결부재(232)가 형성되어, 그라운드 범프(231)가 하부 그래핀막(250)과 전기적으로 연결될 수 있다. 연결부재(232)는 제2 오프닝(265) 내에는 형성되지 않아, 신호전달 범프(235)는 하부 그래핀막(250)과 이격될 수 있다. 일 예로, 제1 오프닝(261) 내에 전도성 물질, 예를 들어, 솔더 페이스트 또는 은(Ag) 및 에폭시 폴리머의 혼합물이 채워져, 연결부재(232)가 형성될 수 있다. 이 후, 상부 패키지(300)가 하부 기판(210)의 일면 상에 실장되어, 하부 반도체칩(220)과 전기적으로 연결될 수 있다. 상부 패키지(300)는 도 1의 예로써 설명한 바와 동일 또는 유사한 방법에 의하여 형성될 수 있다. 일 예로, 점선으로 도시한 바와 같이, 접속 단자들(311)이 상부 기판(310)의 하면에 제공될 수 있다. 접속단자들(311)이 하부 솔더들(230m)에 각각 대응되도록, 상부 기판(310)이 하부 기판(210) 상에 배치될 수 있다. 하부 솔더들(230m) 및 접속 단자들(311)이 솔더링되어, 하부 범프들(230)이 형성될 수 있다. 이에 따라, 상부 패키지(300)가 하부 기판(210)과 전기적으로 연결될 수 있다. 하부 범프들(230)의 최상면은 하부 그래핀막(250)의 최상면보다 높은 레벨을 가져, 공극(260)이 그래핀막(250) 상에 제공될 수 있다. 다른 예로, 상부 패키지(300)가 하부 패키지(200) 상에 실장된 후, 연결부재(232)가 제1 오프닝(261) 내에 형성될 수 있다. 다른 예로, 연결부재(232)의 형성 공정은 생략될 수 있다.
<응용예>
도 13은 본 발명의 실시예에 따른 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다. 도 14는 본 발명의 실시예에 따른 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
도 13을 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명의 실시예들에 따른 반도체 패키지들(1 내지 4) 중에서 어느 하나를 포함할 수 있다. 상기 입출력 장치(1320)는 패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 전자 시스템(1300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1300)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 14를 참조하면, 메모리 카드(1400)는 비휘발성 기억 소자(1410) 및 메모리 제어기(1420)를 포함할 수 있다. 상기 비휘발성 기억 장치(1410) 및 상기 메모리 제어기(1420)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 장치(1410)는 본 발명의 실시예들에 따른 반도체 패키지들(1 내지 4) 중에서 어느 하나를 포함할 수 있다. 상기 메모리 제어기(1420)는 호스트(host)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 플래쉬 기억 장치(1410)를 제어할 수 있다.

Claims (10)

  1. 하부 기판, 상기 하부 기판의 일면 상에 실장된 하부 반도체칩, 상기 하부 반도체칩을 덮는 하부 그래핀막, 그리고 상기 하부 기판 및 상기 하부 그래핀막 사이에 개재되는 하부 몰딩막을 포함하는 하부 패키지;
    상기 하부 기판의 일면 상에서 상기 하부 패키지와 이격 배치되고, 상부 기판, 상부 반도체칩, 및 상부 몰딩막을 포함하는 상부 패키지; 그리고
    상기 하부 기판 및 상기 상부 기판 사이에 개재되며, 그라운드 범프 및 신호전달 범프를 포함하는 하부 범프들을 포함하는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 하부 몰딩막 및 상기 하부 그래핀막에 제1 오프닝 및 제2 오프닝이 제공되고,
    상기 제1 오프닝은 상기 그라운드 범프의 상부를 노출시키며,
    상기 제2 오프닝은 상기 신호전달 범프의 상부를 노출시키는 반도체 패키지.
  3. 제 2항에 있어서,
    상기 제1 오프닝 내에 제공되며, 상기 그라운드 범프를 상기 하부 그래핀막과 전기적으로 연결시키는 연결부재를 포함하는 반도체 패키지.
  4. 제 1항에 있어서,
    상기 상부 반도체칩 상에 제공된 상부 그래핀막을 더 포함하는 반도체 패키지.
  5. 제 4항에 있어서,
    상기 상부 그래핀막은 상기 그라운드 범프와 전기적으로 연결되며, 상기 신호전달 범프와 전기적으로 이격된 반도체 패키지.
  6. 제 4항에 있어서,
    상기 상부 패키지는 상기 상부 기판 상에서 상기 상부 반도체칩을 둘러싸며 배치되는 상부 범프들을 포함하되,
    상기 상부 범프들은 상기 상부 그래핀막과 접촉하는 반도체 패키지.
  7. 제 1항에 있어서,
    상기 하부 그래핀막 및 상기 상부 기판 사이에 공극이 제공되는 반도체 패키지.
  8. 기판,
    상기 기판 상에 배치된 반도체칩,
    상기 기판 상에 상기 반도체칩을 둘러싸며 배치된 범프들;
    상기 반도체칩 상에 제공된 그래핀막; 및
    그리고 상기 기판 및 상기 그래핀막 사이에 개재된 몰딩막을 포함하되,
    상기 그래핀막은 상기 범프들과 연결되는 반도체 패키지.
  9. 제 8항에 있어서,
    상기 그래핀막을 덮는 코팅막을 더 포함하는 반도체 패키지.
  10. 제 8항에 있어서,
    상기 몰딩막은 기판을 향하는 하면, 상기 하면과 대향하는 상면, 그리고 상기 상면 및 상기 하면을 잇는 측면을 가지고,
    몰딩막의 측면을 덮는 측부 그래핀막을 더 포함하는 반도체 패키지.
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