KR102126977B1 - 반도체 패키지 - Google Patents

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Abstract

본 발명은 반도체 패키지를 제공한다. 반도체 패키지는 하부 패키지; 상기 하부 패키지 상에 제공되고, 서로 수평적으로 이격된 복수의 상부 패키지들; 상기 하부 패키지 및 상기 상부 패키지들 사이에 개재된 하부 열방출부; 상기 상부 패키지들 사이에 개재되며, 상기 하부 열방출부와 연결되는 중간 열방출부; 및 상기 상부 패키지들 상에 제공되어, 상기 중간 열방출부와 연결되는 상부 열방출부를 포함할 수 있다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 패키지 온 패키지(POP) 구조를 가지는 반도체 패키지에 관한 것이다.
전자산업의 발전에 따라, 경량화, 소형화, 고속화 및 고성능화된 전자 제품이 저렴한 가격으로 제공될 수 있다. 반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 반도체 패키지의 신뢰성 향상을 위한 다양한 연구가 요구되고 있다. 특히, 고속화 및 용량증가로 인한 소모 전력의 증가로 인하여, 반도체 패키지의 열적 특성에 대한 중요도가 더욱 높아지고 있다.
본 발명이 해결하고자 하는 일 과제는 반도체 칩의 열 방출을 향상시켜, 신뢰성 있는 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 반도체 패키지의 높이를 감소시켜, 소형화된 반도체 패키지를 제공하는 데 있다.
본 발명은 반도체 패키지에 관한 것이다. 본 발명의 개념에 따른 반도체 패키지는 하부 패키지, 상기 하부 패키지 상에 제공되고, 서로 수평적으로 이격된 복수의 상부 패키지들, 상기 하부 패키지 및 상기 상부 패키지들 사이에 개재된 하부 열방출부, 상기 상부 패키지들 사이에 개재되며, 상기 하부 열방출부와 연결되는 중간 열방출부, 및 상기 상부 패키지들 상에 제공되어, 상기 중간 열방출부와 연결되는 상부 열방출부를 포함할 수 있다.
일 실시예에 따르면, 상기 하부 열방출부, 상기 중간 열방출부, 및 상기 상부 열방출부는 히트 슬래그를 포함할 수 있다.
일 실시예에 따르면, 상기 상부 패키지들 각각은 상부 기판, 상기 상부 기판 상에 실장된 제1 상부 반도체칩, 상기 제1 상부 반도체칩 상의 제2 상부 반도체칩, 그리고 상기 제2 상부 반도체칩을 덮는 상부 몰드막을 포함할 수 있다.
일 실시예에 따르면, 상기 상부 패키지들은 제1 상부 패키지 및 제2 상부 패키지를 포함하되, 상기 제1 상부 패키지는 상기 제2 상부 패키지와 동일한 크기 및 형상을 가질 수 있다.
일 실시예에 따르면, 상기 중간 열방출부는 서로 이격된 제1 중간 열방출부 및 제2 중간 열방출부를 포함하되, 상기 제1 중간 열방출부는 상기 제1 상부 패키지 및 상기 제2 상부 패키지 각각과 접촉하고, 상기 제2 중간 열방출부는 상기 제1 중간 열방출부와 동일한 형상 및 크기를 가질 수 있다.
일 실시예에 따르면, 상기 하부 패키지는 하부 기판 및 하부 반도체칩을 포함하고, 상기 상부 패키지들 각각은 상부 기판 및 상부 반도체칩을 포함하되, 상기 상부 패키지들의 상기 상부 기판들은 서로 연결되며, 상기 하부 기판의 상면의 가장자리 영역 상에 배치되고, 상기 하부 반도체칩은 상기 하부 기판의 상면의 센터 영역 상에 배치될 수 있다.
일 실시예에 따르면, 상기 상부 기판들의 하면들은 상기 하부 열방출부의 하면보다 낮은 레벨을 가지고, 상기 하부 열방출부는 평면적 관점에서 상기 상부 기판들에 의해 둘러싸일 수 있다.
일 실시예에 따르면, 상기 하부 열방출부는 열전달물질을 포함할 수 있다.
일 실시예에 따르면, 상기 중간 열방출부는 상기 상부 패키지들의 중에서 어느 하나의 측면 상에 배치된 제1 히트 슬래그, 상기 상부 패키지들 중에서 다른 하나의 측면 상에 배치된 제2 히트 슬래그, 및 상기 하부 열방출부를 덮으며, 상기 제1 히트 슬래그의 하단 및 상기 제2 히트 슬래그의 하단에 연결된 제3 히트 슬래그를 포함하되, 상기 제1 히트 슬래그는 상기 제2 히트 슬래그와 이격될 수 있다.
일 실시예에 따르면, 상기 하부 패키지는 상기 하부 기판의 상면 상에 배치되는 하부 몰드막을 더 포함하되, 상기 가장자리 영역의 하부 몰드막의 상면은 상기 하부 반도체칩의 상면보다 낮은 레벨을 가질 수 있다.
본 발명의 개념에 따른 반도체 패키지는 하부 패키지 상의 하부 열방출부, 상부 패키지들 사이에 개재되는 중간 열방출부, 및 상부 패키지들을 덮는 상부 열방출부를 포함할 수 있다. 중간 열방출부의 양단은 각각 하부 열방출부 및 상부 열방출부와 연결될 수 있다. 하부 반도체칩에서 발생한 열을 하부 열방출부, 중간 열방출부, 및 상부 열방출부를 거쳐 외부로 방출될 수 있다. 이에 따라, 반도체 패키지의 동작신뢰성이 향상될 수 있다.
본 발명의 보다 완전한 이해와 도움을 위해, 참조가 아래의 설명에 첨부도면과 함께 주어져 있고 참조번호가 이래에 나타나 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 3은 도 2를 Ⅱ-Ⅱ' 선을 따라 자른 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 6 내지 도 8은 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도 및 사시도들이다.
도 9 내지 도 11은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다
도 12 및 도 13은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다
도 14 내지 도 16은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다
도 17은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 18은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은, 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 당해 기술분야에서 통상의 기술을 가진 자는 본 발명의 개념이 어떤 적합한 환경에서 수행될 수 있다는 것을 이해할 것이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.
본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 1을 참조하면, 반도체 패키지(1)는 하부 패키지(100), 연결부들(150), 상부 패키지들(200), 하부 열방출부(310), 중간 열방출부(320), 및 상부 열방출부(330)를 포함할 수 있다. 반도체 패키지(1)는 복수개, 예를 들어, 적어도 2개의 상부 패키지들(200)을 포함할 수 있다.
하부 패키지(100)는 하부 기판(110), 연결단자들(111), 외부 단자(113), 하부 반도체칩(120), 및 하부 몰드막(130)을 포함할 수 있다. 하부 패키지(100)는 하부 반도체칩(120)이 하부 기판(110)상에 페이스 다운(face down) 실장된 플립칩 소자일 수 있다. 하부 기판(110)은 회로패턴을 가지는 인쇄회로기판(PCB)일 수 있다. 연결단자들(111)이 하부 기판(110) 및 하부 반도체칩(120) 사이에 개재되어, 하부 반도체칩(120)을 하부 기판(110)과 전기적으로 연결시킬 수 있다. 연결단자들(111)은 전도성 물질을 포함하며, 솔더 또는 범프의 형상을 가질 수 있다. 외부 단자(113)가 하부 기판(110)의 하면 상에 배치될 수 있다. 외부 단자(113)는 전도성 물질을 포함하며, 솔더볼의 형상을 가질 수 있다. 외부 단자(113)는 상부 반도체칩(220) 및/또는 하부 반도체칩(120)을 외부 전기 장치(미도시)와 전기적으로 연결시킬 수 있다.
하부 반도체칩(120)이 하부 기판(110)의 상면(110a) 상에 실장될 수 있다. 반도체칩(120)의 측벽(120c)은 하부 몰드막(130)과 접하여 밀봉될 수 있다. 하부 반도체칩(120)은 집적회로, 예를 들어, 로직 회로를 포함할 수 있다.
하부 몰드막(130)은 하부 기판(110)의 상면(110a) 상에서 연결부들(150) 사이 및 연결단자들(111) 사이를 채울 수 있다. 하부 몰드막(130)은 에폭시 몰딩 컴파운드(epoxy molding compound)와 같은 절연성 고분자 물질을 포함할 수 있다. 하부 몰드막(130)의 최상면(130a)은 하부 반도체칩(120)의 상면(120a) 동일한 레벨을 가질 수 있다. 이 경우, 하부 열방출부(310)는 하부 반도체칩(120)의 상면(120a)과 접촉할 수 있다. 다른 예로, 하부 몰드막(130)의 최상면(130a)은 하부 반도체칩(120)의 상면(130a)보다 높은 레벨을 가져, 하부 반도체칩(120)의 상면(120a)을 덮을 수 있다. 이 경우, 하부 열방출부(310)는 하부 몰드막(130) 상에 배치될 수 있다.
연결부들(150)이 하부 기판(110) 및 상부 기판(210) 사이에 개재되어, 상부 패키지들(200)을 하부 기판(110)과 전기적으로 연결시킬 수 있다. 연결부들(150)은 하부 기판(110) 상에서 하부 반도체칩(120)을 둘러싸며 배치될 수 있다. 연결부들(150)은 범프 또는 솔더볼의 형상을 가질 수 있다. 연결부들(150)은 도전성 물질, 예를 들어, 금속을 포함할 수 있다.
하부 열방출부(310)는 하부 반도체칩(120) 및 상부 기판(210) 사이에 개재될 수 있다. 하부 열방출부(310)는 하부 반도체칩(120) 상에 차례로 적층된 하부 열전달층(310T) 및 히트 슬래그(310H)를 포함할 수 있다.
히트 슬래그(310H) 는 공기보다 열전도율이 큰 물질, 예를 들어, 금속을 포함할 수 있다. 일 예로, 히트 슬래그(310H)는 구리를 포함할 수 있는데, 구리는 대략 401W/mk의 열전도율을 가질 수 있다. 하부 열방출부(310)가 생략된 경우, 하부 반도체칩(120)의 상면은 공기와 접할 수 있는데, 공기는 대략 0.025W/mk의 열전도율을 가질 수 있다. 히트 슬래그(310H)를 포함하는 반도체 패키지(1)는, 열전도율의 차이로 인해 히트 슬래그(310H)가 생략된 경우보다, 하부 반도체칩(120)에서 발생할 열을 양호하게 방출시킬 수 있다. 이에 따라, 하부 반도체칩(120)의 신뢰성이 향상될 수 있다.
하부 열전달층(310T)은 하부 반도체칩(120) 및 히트 슬래그(310H) 사이에 개재되어, 하부 반도체칩(120)에서 발생하는 열을 히트 슬래그(310H)로 전달할 수 있다. 하부 열전달층(310T)은 열전달물질(Thermal interface material, TIM)을 포함하고, 공기보다 열전도율이 높을 수 있다. 예를 들어, 하부 열전달층(310T)은 대략 4W/mk의 열전도율을, 공기는 대략 0.025W/mk의 열전도율을 가질 수 있다. 하부 열전달층(310T)은 접착물질(예를 들어, 폴리머) 및/또는 열전도율이 큰 입자(예를 들어, 금속)를 포함할 수 있다. 하부 열전달층(310T)은 하부 반도체칩(120) 및 하부 히트 슬래그(310H) 사이를 채울 수 있다. 하부 열전달층(310T)이 생략된 경우, 하부 반도체칩(120) 및 하부 히트 슬래그(310H) 사이에 공기가 제공될 수 있다. 하부 열전달층(310T)을 포함하는 하부 열방출부(310)는, 하부 열전달층(310T)이 생략된 경우보다, 하부 반도체칩(120)에서 발생한 열을 하부 히트 슬래그(310H)로 양호하게 전달될 수 있다.
상부 패키지들(200) 각각은 상부 기판(210), 제1 상부 반도체칩(221), 제2 상부 반도체칩(223), 및 상부 몰드막(230)을 포함할 수 있다. 다른 예로, 상부 패키지들(200)은 이에 한정되지 않고, 상부 반도체칩(미도시)을 더 포함할 수 있다.
상부 기판(210)은 패턴을 가지는 인쇄회로기판(PCB)일 수 있다. 상부 기판(210)의 하면(210b)은 하부 기판(110)의 센터 영역(A1)에서 하부 열방출부(310)와 접촉할 수 있다. 상부 기판(210)의 하면(210b)은 하부 기판(110)의 가장자리 영역(A2)에서 연결부들(150)과 접촉할 수 있다. 제1 상부 반도체칩(221)은 상부 기판(210) 상에 실장될 수 있다. 제2 상부 반도체칩(223)은 제1 상부 반도체칩(221) 상에 배치되어, 상부 기판(210)과 전기적으로 연결될 수 있다. 제1 상부 반도체칩(221) 및 제2 상부 반도체칩(223)은 와이어 본딩(W)에 의해 상부 기판(210)과 전기적으로 연결될 수 있다. 이와 달리, 제1 상부 반도체칩(221) 및/또는 제2 상부 반도체칩(223)은 다이 본딩 또는 플립칩 본딩에 의하여 상부 기판(210) 상에 실장될 수 있다. 제1 상부 반도체칩(221) 및 제2 상부 반도체칩(223)은 집적회로, 예를 들어, 메모리 회로를 포함할 수 있다. 상부 패키지들(200) 각각은 상부 몰드막(230)에 의해 몰딩되어 있을 수 있다. 상부 몰드막(230)은 상부 기판(210) 상에서 제1 상부 반도체칩(221) 및 제2 상부 반도체칩(223)을 덮을 수 있다.
중간 열방출부(320)가 상부 패키지들(200) 사이 그리고, 하부 열방출부(310) 및 상부 열방출부(330) 사이에 개재될 수 있다. 중간 열방출부(320)의 양단은 각각 하부 열방출부(310) 및 상부 열방출부(330)와 연결될 수 있다. 중간 열방출부(320)는 히트 슬래그를 포함할 수 있다.
상부 열방출부(330)가 상부 패키지들(200) 상에 제공되며, 중간 열방출부(320)와 연결될 수 있다. 상부 열방출부(330)는 히트 슬래그를 포함할 수 있다. 중간 열방출부(320) 및/또는 상부 열방출부(330)가 생략된 경우, 하부 반도체칩(120)에서 발생한 열이 상부 패키지들(200)로 전달될 수 있다. 이 경우, 상부 반도체칩들(221, 223)이 열에 의해 영향을 받을 수 있다. 본 발명에 따르면, 하부 반도체칩(120)에서 발생한 열은 하부 열방출부(310), 중간 열방출부(320), 및 상부 열방출부(330)로 차례로 전달되어, 외부로 용이하게 방출될 수 있다. 이에 따라, 하부 반도체칩(120)의 신뢰성이 향상될 수 있다. 상부 몰드막(230)은 상부 열방출부(330)로 전달된 열이 상부 반도체칩들(221, 223)에 영향을 미치는 것을 방지할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 3은 도 2를 Ⅱ-Ⅱ' 선을 따라 자른 단면도들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 2 및 3을 참조하면, 반도체 패키지(2)는 하부 패키지(100), 연결부들(150), 상부 패키지들(200), 하부 열방출부(310), 중간 열방출부(320), 및 상부 열방출부(330)를 포함할 수 있다. 반도체 패키지(2)는 복수 개, 예를 들어, 적어도 두 개의 상부 패키지들(200)을 포함할 수 있다.
하부 패키지(100)는 하부 기판(110), 하부 반도체칩(120), 및 하부 몰드막(130)을 포함할 수 있다. 하부 기판(110), 연결단자들(111), 및 하부 반도체칩(120)은 도 1의 예로써 설명한 바와 동일 또는 유사할 수 있다. 하부 기판(110)의 상면은 센터 영역(A1) 및 가장자리 영역(A2)을 가질 수 있다. 하부 반도체칩(120)은 하부 기판(110) 상면의 센터 영역(A1)에 배치될 수 있다. 가장자리 영역(A2)은 센터 영역(A1)을 둘러싸을 수 있다. 하부 몰드막(130)이 하부 기판(110) 및 하부 반도체칩(120) 사이에 배치될 수 있다. 하부 몰드막(130)은 센터 영역(A1)에서 연결단자들(111) 사이를 채울 수 있다. 하부 몰드막(130)은 절연성 고분자를 포함할 수 있다. 연결부들(150) 및 접착 패턴(151)이 하부 기판(110)의 가장자리 영역(A2) 상에 제공될 수 있다. 연결부들(150)은 하부 기판(110) 및 상부 기판(210) 사이에 개재되어, 상부 패키지들(200)을 하부 기판(110)에 전기적으로 연결시킬 수 있다. 연결부들(150)은 솔더볼 또는 범프의 형상을 가지며, 도전성 물질을 포함할 수 있다. 접착 패턴(151)은 연결부들(150)을 둘러싸며, 밀봉시킬 수 있다. 접착 패턴(151)은 열경화성 수지를 포함할 수 있다. 접착 패턴(151)은 하부 몰드막(130)과 이격될 수 있다.
하부 열방출부(310)가 하부 반도체칩(120) 상에 제공될 수 있다. 일 예로, 하부 열방출부(310)는 하부 반도체칩(120)의 상면(120a)과 접촉할 수 있다. 하부 열방출부(310)는 열전달물질(TIM)을 포함할 수 있다. 하부 열방출부(310)가 생략된 경우, 하부 반도체칩(120)은 공기와 접할 수 있다. 본 발명의 하부 열방출부(310)는 공기보다 높은 열전도율을 가질 수 있다. 이에 따라, 하부 반도체칩(120)에서 발생한 열은 하부 열방출부(310)로 양호하게 전달될 수 있다.
상부 패키지들(200) 각각은 상부 기판(210) 및 상부 반도체칩(220)을 포함할 수 있다. 상부 기판(210)은 인쇄회로기판일 수 있다. 상부 기판(210)들은 가장자리 영역(A2) 상에 배치되며, 서로 연결될 수 있다. 상부 기판(210)들은 고리(ring) 형태의 단면을 가지며, 일체형 기판을 구성할 수 있다. 상부 기판(210)들의 하면(210b)은 하부 열방출부(310)의 상면(310a)보다 낮은 레벨을 가질 수 있다. 하부 열방출부(310)는 상부 기판(210)들 사이에 제공될 수 있다. 평면적 관점에서, 상부 기판(210)들은 하부 열방출부(310)를 둘러싸을 수 있다. 본 발명의 반도체 패키지(2)는, 상부 기판(210)들의 하면(210b)이 하부 열방출부(310)의 상면(310a)과 동일하거나 높은 레벨을 가지는 경우보다, 낮은 높이를 가질 수 있다. 이에 따라, 반도체 패키지(2)의 소형화 및 집적화가 가능할 수 있다.
상부 반도체칩(220)들 각각은 집적회로, 예를 들어, 메모리 회로를 포함할 수 있다. 상부 반도체칩(220)들은 상부 기판(210)들 상에서 서로 수평적으로 이격될 수 있다. 상부 반도체칩(220)들은 가장자리 영역(A2)에서 상부 솔더볼(211)에 의해 상부 기판(210)들과 전기적으로 연결될 수 있다. 상부 접착 패턴(213)이 상부 기판(210) 및 상부 반도체칩(220) 사이에 개재되어, 상부 솔더볼(211)을 둘러싸을 수 있다. 상부 기판(210)들은 센터 영역(A1)에서 상부 반도체칩(220)들과 중첩되지 않아, 하부 반도체칩(220)들의 하면(220b)을 노출시킬 수 있다. 상부 반도체칩(220)들의 하면(220b)의 적어도 일부는 센터 영역(A1)에서 하부 열방출부(310)와 접촉할 수 있다. 하부 반도체칩(120)에서 발생한 열은 하부 열방출부(310)를 통하여 중간 열방출부(320) 뿐만 아니라, 상부 반도체칩(220)들로 전달될 수 있다.
중간 열방출부(320)가 하부 열방출부(310) 상에서, 상부 반도체칩(220)들 사이에 배치될 수 있다. 중간 열방출부(320)는 열전달물질(TIM)을 포함하며, 상부 패키지들(200) 사이의 갭 영역을 채울 수 있다. 중간 열방출부(320)는 하부 열방출부(310)와 연결될 수 있다.
상부 열방출부(330)는 상부 반도체칩(220)들 상에 배치되고, 중간 열방출부(320)와 연결될 수 있다. 상부 열방출부(330)는 상부 히트 슬래그(330H) 및 상부 열전달층(330T)을 포함할 수 있다. 상부 열전달층(330T)은 상부 반도체칩(220)들 및 상부 히트 슬래그(330H) 사이에, 및 중간 열방출부(320) 및 상부 히트 슬래그(330H) 사이에 개재될 수 있다. 상부 열전달층(330T)은 열전달물질(TIM)을 포함할 수 있다. 일 예로, 상부 열방출부(330)는 상부 반도체칩(220)과 접촉하여, 상부 반도체칩(220)의 열을 외부로 방출시킬 수 있다.
일 예로, 하부 반도체칩(120)에서 발생한 열은 하부 열방출부(310), 중간 열방출부(320), 및 상부 열방출부(330)를 차례로 거쳐 외부로 방출될 수 있다. 다른 예로, 하부 반도체칩(120)에서 발생한 열은 하부 열방출부(310), 하부 반도체칩(120), 및 상부 열방출부(330)를 차례로 거쳐 외부로 방출될 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 4를 도 2와 함께 참조하면, 반도체 패키지(3)는 하부 패키지(100), 상부 패키지들(200), 연결부들(150), 하부 열방출부(310), 중간 열방출부(320), 및 상부 열방출부(330)를 포함할 수 있다. 하부 패키지(100), 상부 패키지들(200), 연결부들(150), 하부 열방출부(310), 및 상부 열방출부(330)는 앞서 설명한 바와 동일 또는 유사할 수 있다. 예를 들어, 하부 패키지(100)는 하부 기판(110) 및 하부 반도체칩(120)을 포함할 수 있다. 상부 패키지들(200)은 복수개가 제공되며, 각각은 상부 기판(210) 및 상부 반도체칩(220)을 포함할 수 있다. 상부 기판(210)의 하면(210b)은 하부 열방출부(310)의 상면(310a)보다 낮은 레벨을 가져, 반도체 패키지(3)의 소형화가 가능할 수 있다.
중간 열방출부(320)는 히트 슬래그를 포함할 수 있다. 중간 열방출부(320)는 하부 열방출부(310)의 상면 및 상부 반도체칩(220)들의 측면들 상에 콘포말하게 형성되어, 하부 열방출부(310) 및 상부 열방출부(330)와 연결될 수 있다. 예를 들어, 중간 열방출부(320)는 제1 히트 슬래그(321), 제2 히트 슬래그(323), 및 제3 히트 슬래그(325)를 포함할 수 있다. 제1 히트 슬래그(321)는 상부 패키지들(200) 중에서 어느 하나의 측면 상에 배치될 수 있다. 제2 히트 슬래그(323)는 상부 패키지들(200) 중에서 다른 하나의 측면 상에 배치될 수 있다. 제2 히트 슬래그(323)는 제1 히트 슬래그(321)와 마주하되, 이격될 수 있다. 제3 히트 슬래그(325)는 하부 열방출부(310)를 덮으며, 제1 히트 슬래그(321)의 하단 및 제2 히트 슬래그(323)의 하단에 연결될 수 있다. 하부 반도체칩(120)에서 하부 열방출부(310)로 전달된 열은, 제3 히트 슬래그(325)를 통하여 제1 히트 슬래그(321) 또는 제2 히트 슬래그(324)로 이동할 수 있다. 상부 열방출부(330)는 제1 히트 슬래그(321) 또는 제2 히트 슬래그(323)로부터 열을 전달받아 외부로 방출시킬 수 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5를 도 2와 함께 참조하면, 반도체 패키지(4)는 하부 패키지(100), 상부 패키지들(200), 연결부들(150), 하부 열방출부(310), 중간 열방출부(320), 및 상부 열방출부(330)를 포함할 수 있다. 반도체 패키지(4)는 복수개, 예를 들어 적어도 2개의 상부 패키지들(200)을 포함할 수 있다. 상부 패키지들(200) 각각은 상부 기판(210) 및 상부 반도체칩(220)을 포함할 수 있다.
하부 패키지(100)는 하부 기판(110), 하부 반도체칩(120), 및 하부 몰드막(130)을 포함할 수 있다. 하부 기판(110) 및 하부 반도체칩(120)은 앞서 설명한 바와 동일 또는 유사할 수 있다. 하부 몰드막(130)이 하부 기판(110)의 상면 상에서, 연결단자들(111) 사이 및 연결부들(150) 사이에 제공될 수 있다. 하부 몰드막(130)은 절연성 고분자, 예를 들어, 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있다. 센터 영역(A1)에서의 하부 몰드막(130)의 상면(130ab)은, 하부 반도체칩(120)의 상면(120a)과 동일한 레벨을 가질 수 있다. 이에 따라, 하부 반도체칩(120)의 상면(120a)은 하부 열방출부(310)와 접촉할 수 있다. 가장자리 영역(A2)에서의 하부 몰드막(130)의 상면(130ac)은, 하부 반도체칩(120)의 상면(120a)보다 낮은 레벨을 가질 수 있다. 가장자리 영역(A2)에서의 상부 기판(210)의 하면(210b)은 하부 열전달부(310)의 상면(310a)보다 낮을 레벨을 가질 수 있다. 본 발명의 반도체 패키지(5)는 낮은 높이를 가져, 소형화가 가능할 수 있다.
중간 열방출부(320)가 상부 패키지들(200) 사이에 개재될 수 있다. 중간 열방출부(320)는 앞서 도 3의 예로써 설명한 바와 같이, 제1 히트 슬래그(321), 제2 히트 슬래그(323), 및 제3 히트 슬래그(325)를 포함할 수 있다. 다른 예로, 도 4에서 설명한 중간 열방출부(320)가 사용될 수 있다.
도 6 내지 도 8은 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도 및 사시도들이다. 이하 앞서 설명한 바와 중복되는 내용은 생략한다.
도 6을 도 1과 함께 참조하면, 제1 그룹(301)에 의해 둘러싸인 제1 상부 패키지(201)가 준비될 수 있다. 제1 상부 패키지(201)는 앞서 도 1의 예로서 설명한 상부 패키지들(200)로, 상부 기판(210), 제1 상부 반도체칩(221), 제2 상부 반도체칩(223), 및 상부 몰드막(230)을 포함할 수 있다. 일 예로, 제1 그룹(301)은 제1 상부 패키지(201)의 어느 한 단면을 “ㄷ”자 형태로 둘러싸을 수 있다. 제1 그룹(301)은 제1 상부 열방출부(331), 제1 중간 열방출부(321), 및 제1 상부 열방출부(331)를 포함할 수 있다. 제1 상부 열방출부(330)는 제1 상부 패키지(201)의 상면(201a)을 덮을 수 있다. 제1 하부 열방출부(311)는 제1 상부 패키지(201)의 하면(201b)의 일부 상에 제공될 수 있다. 예를 들어, 제1 하부 열방출부(311)는 도 1에 도시된 센터 영역(A1)에 해당하는 제1 상부 패키지(201)의 하면(201b)을 덮을 수 있다. 제1 중간 열방출부(320)는 제1 상부 패키지(201)의 어느 한 측면(201c) 상에 형성되어, 측면(201c)의 일부, 예를 들어, 절반을 덮을 수 있다. 제1 중간 열방출부(321)의 양단은 각각 제1 상부 열방출부(331) 및 제1 하부 열방출부(311)와 연결될 수 있다. 접착층(미도시)이 제1 그룹(301) 및 제1 상부 패키지(201) 사이에 제공되어, 제1 그룹(301)을 제1 상부 패키지(201)에 부착시킬 수 있다.
도 7을 참조하면, 제2 그룹(302)에 의해 둘러싸인 제2 상부 패키지(202)가 준비될 수 있다. 제2 그룹(302)은 제1 그룹(301)과 동일 또는 유사한 크기 및 형상을 가질 수 있다. 예를 들어, 제1 그룹(301) 및 제2 그룹(302)은 평면적 관점에서 하부 패키지(도 1에서 100)의 중심점에 대해 점대칭일 수 있다. 제2 그룹(302)은 제1 그룹(301)과 회전대칭일 수 있다. 제 2 상부 패키지(202)는 제1 상부 패키지(201)와 동일한 형상 및 크기를 가질 수 있다. 이에 따라, 제1 상부 패키지(201) 및 제1 그룹(301)을 형성하고, 이를 대칭이동 시켜, 제2 상부 패키지(202) 및 제2 그룹(302)이 제조될 수 있다. 따라서, 별도의 제2 상부 패키지(202) 및 제2 그룹(302)의 형성공정이 생략될 수 있다. 제1 그룹(301)에 의해 둘러싸인 제1 상부 패키지(201)가, 제2 그룹(302)에 의해 둘러싸인 제2 상부 패키지(202)와 결합하여, 열방출부들(도 1에서 310, 320, 330)을 포함하는 상부 패키지들(200)이 형성될 수 있다. 제 1 열방출부(311)는 제1 상부 패키지(301) 및 제2 상부 패키지(302) 각각과 접촉할 수 있다. 제2 열방출부(312)는 제1 상부 패키지(301) 및 제2 상부 패키지(302) 각각과 접촉할 수 있다.
도 8을 참조하면, 제1 상부 패키지(201) 및 제2 상부 패키지(202) 각각이 하부 패키지(100) 상에 배치되고, 하부 패키지(100)와 전기적으로 연결될 수 있다. 제1 하부 열방출부(311) 및 제2 하부 열방출부(312)가 결합하여, 하부 열방출부(310)가 형성될 수 있다. 제1 중간 열방출부(도 7에서 321) 및 제2 중간 열방출부(도 7에서 322)가 결합하여, 중간 열방출부(320)가 형성될 수 있다. 제1 상부 열방출부(331) 및 제2 상부 열방출부(332)가 결합하여, 상부 열방출부(330)가 형성될 수 있다. 하부 패키지(100)는 도 1의 하부 패키지(100)의 예로써 설명한 바와 동일 또는 유사할 수 있다. 지금까지 설명한 제조예에 의하여, 도 1에서 설명한 반도체 패키지(1)의 제조가 완성될 수 있다.
도 9 내지 도 11은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 9를 참조하면, 상부 열방출부(330)가 형성된 상부 패키지들(200)이 준비될 수 있다. 상부 패키지들(200)의 준비는 일체형 구조를 가진 상부 기판(210)들을 준비하는 것, 상부 기판(210) 상에 서로 수평적으로 이격된 상부 반도체칩(220)들을 형성하는 것, 및 상부 반도체칩(220)들을 덮는 상부 열방출부(330)를 형성하는 것을 포함할 수 있다. 상부 기판(210)의 형성 순서는 이에 제한되지 않을 수 있다. 상부 솔더볼(211) 및 상부 접착 패턴(213)이 상부 기판(210) 및 상부 반도체칩(220) 사이에 형성될 수 있다. 상부 열방출부(330)는 상부 열전달층(330T) 및 상부 히트 슬래그(330H)를 포함할 수 있다. 상부 기판(210)은 하면 상에 제1 솔더볼(215)이 형성된 기판일 수 있다.
도 10을 참조하며, 하부 패키지(100)가 제공될 수 있다. 하부 패키지(100)는 도 2의 예로써 설명한 하부 기판(110), 하부 반도체칩(120), 및 하부 몰드막(130)이 형성된 패키지일 수 있다. 제2 솔더볼(112)이 하부 기판(110)의 상면 가장자리에 형성되어, 하부 반도체칩(120)을 둘러싸을 수 있다.
도 11을 참조하면, 상부 패키지들(200)이 하부 기판(110) 상에 실장될 수 있다. 예를 들어, 상부 패키지들(200)이 하부 패키지(100) 상에 배치될 수 있다. 상부 패키지들(200)의 제1 솔더볼(도 9에서 215)이 하부 기판(110)의 제2 솔더볼(도 10에서 112)에 접속하여, 연결부들(150)이 형성될 수 있다. 상부 패키지들(200)은 연결부들(150)을 통하여 하부 패키지(100)와 전기적으로 연결될 수 있다. 접착 패턴(151)이 형성되어, 연결부들(150)을 둘러싸을 수 있다. 이 때, 열전달물질(TIM)이 상부 반도체칩(220) 상에 도포되어, 하부 열방출부(310)가 형성될 수 있다. 열전달물질(TIM)은 상부 패키지들(200) 사이 및 하부 열방출부(310) 및 상부 열방출부(330) 사이에 채워져, 중간 열방출부(320)가 형성될 수 있다. 상부 패키지들(200)의 실장공정에서, 상부 기판(210)의 하면(210b)이 하부 열방출부(310)의 상면(310a)보다 낮은 레벨을 가지도록, 상부 패키지들(200)이 하부 기판(100) 상에 실장될 수 있다. 이에 따라, 하부 반도체칩(120)은 상부 기판(210)들 사이에 배치될 수 있다. 지금까지 설명한 예에 의하여, 도 2의 예로써 설명한 반도체 패키지(2)의 제조가 완성될 수 있다.
도 12 및 도 13은 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 12를 참조하면, 상부 열방출부(330) 및 중간 열방출부(320)이 각각의 상부 패키지들(200)에 형성될 수 있다. 예를 들어, 상부 열방출부(330)가 형성된 상부 패키지들(200)이 앞서 도 9에서 설명한 바와 동일 또는 유사한 방법에 의하여 준비될 수 있다. 중간 열방출부(320)가 상부 패키지들(200) 사이에 형성될 수 있다. 예를 들어, 제1 히트 슬래그(321)가 제1 상부 패키지(201)의 측면 상에 형성될 수 있다. 제2 히트 슬래그(323)는 제2 상부 패키지(202)의 측면 상에 형성될 수 있다. 이 때, 제2 히트 슬래그(323)는 제1 히트 슬래그(321)와 마주하되, 이격될 수 있다. 제3 히트 슬래그(325)가 형성되어, 그 양단이 제1 히트 슬래그(321)의 하단 및 제2 히트 슬래그(323)의 하단과 연결될 수 있다.
도 13을 참조하면, 상부 패키지들(200)이 하부 기판(110) 상에 실장될 수 있다. 하부 패키지(100)는 하부 반도체칩(120)이 실장된 하부 기판(110)을 포함할 수 있다. 상부 패키지들(200)의 실장은 앞서 도 11의 예로서 설명한 바와 동일 또는 유사한 방법에 의하여 진행될 수 있다. 다만, 별도의 중간 열방출부(320) 형성공정이 생략될 수 있다. 지금까지 설명한 제조예에 의하여, 도 3의 예로써 설명한 반도체 패키지(3)의 제조가 완성될 수 있다.
도 14 내지 도 16은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 14를 참조하면, 상부 열방출부(330) 및 중간 열방출부(320)이 각각의 상부 패키지들(200)에 형성될 수 있다. 도 9의 예와 달리, 필라(217)가 상부 기판(210)의 하면 상에 형성될 수 있다. 필라(217)는 전도성 물질, 예를 들어, 구리를 포함할 수 있다.
도 15를 참조하면, 하부 패키지(100)가 제조될 수 있다. 일 예로, 하부 반도체칩(120)이 하부 기판(110)의 센터 영역(A1)에 실장될 수 있다. 하부 몰드막(130)이 하부 기판(110)의 일면 상에 형성되어, 하부 반도체칩(120)의 측벽(120c)을 둘러싸을 수 있다. 일 예로, 하부 몰드막(130)이 하부 기판(110) 상에 하부 반도체칩(120)의 상면(120a)과 동일한 레벨을 가지도록 형성될 수 있다 이 후, 가장 자리 영역의 하부 몰드막(130)의 일부가 레이저 드릴에 의해 제거될 수 있다. 일 예로, 하부 몰드막(130)의 일부가 제거되어, 하부 기판(110)을 노출시키는 오프닝(131)이 형성될 수 있다. 솔더볼(112)이 오프닝(131) 내에 형성되어, 하부 기판(110)과 전기적으로 연결될 수 있다. 다른 예로, 가장자리 영역(A2)의 하부 몰드막(130)은 하부 반도체칩(120)보다 낮은 레벨을 가지도록 하부 몰드막(130)의 일부가 제거될 수 있다. 외부 단자(113)가 하부 기판(110)의 하면 상에 형성될 수 있다. 외부 단자(113)의 형성 순서에는 제한이 없을 수 있다.
도 16을 참조하면, 열전달물질이 하부 반도체칩(120) 상에 도포되어, 하부 열방출부(310)가 형성될 수 있다. 상부 패키지들(200)이 하부 패키지(100)에 상에 배치되어, 하부 기판(110)과 전기적으로 연결될 수 있다. 예를 들어, 상부 패키지들(200)의 필라(217)가 하부 패키지(100)의 솔더볼(112)에 접속하여, 연결부들(150)이 형성될 수 있다. 상부 패키지들(200)이 하부 패키지(100) 상에 실장될 때, 기계적 및/또는 열적 스트레스가 연결부들(150)에 인가될 수 있다. 솔더볼(미도시)이 상부 기판(210)의 하면에 제공되는 경우, 점선으로 표시한 것과 같이, 스트레스에 의해 솔더볼은 웨팅(wetting)에 의하여 변형될 염려가 있을 수 있다. 또한, 형성된 연결부들(150) 간에 전기적 쇼트가 발생할 수 있다. 본 발명에 따르면, 필라(217)가 상부 기판(210)의 하면 상에 제공됨에 따라, 솔더볼들이 제공된 경우보다, 연결부들(150)이 양호하게 형성될 수 있다. 상부 기판(210)은 하부 몰드막(130)의 가장자리 영역(A2)에 배치될 수 있다. 가장자리 영역(A2)의 하부 몰드막(130)은 앞서 설명한 바와 같이 레이저 드릴에 의하여, 그 높이가 조절될 수 있다. 가장자리 영역(A2)의 하부 몰드막(130)의 높이는 상부 기판(210)들의 형태 및 크기에 대응하여 조절될 수 있다. 이에 따라, 하부 열방출부(310)는 상부 기판(210)들 사이에 배치될 수 있다. 지금까지 설명한 제조예에 의하여, 도 4에서 설명한 반도체 패키지(4)의 제조가 완성될 수 있다.
<응용예>
도 17은 본 발명의 실시예에 따른 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다. 도 18은 본 발명의 실시예에 따른 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
도 17을 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명의 실시예들에 따른 반도체 패키지들(1 내지 4) 중에서 선택된 어느 하나를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 전자 시스템(1300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1300)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 18을 참조하면, 메모리 카드(1400)는 비휘발성 기억 소자(1410) 및 메모리 제어기(1420)를 포함할 수 있다. 상기 비휘발성 기억 장치(1410) 및 상기 메모리 제어기(1420)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 장치(1410)는 본 발명의 실시예들에 따른 반도체 패키지들(1 내지 4) 중에서 선택된 어느 하나를 포함할 수 있다. 상기 메모리 제어기(1420)는 호스트(host)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 플래쉬 기억 장치(1410)를 제어할 수 있다.

Claims (10)

  1. 하부 패키지;
    상기 하부 패키지 상에 제공되고, 서로 수평적으로 이격된 복수의 상부 패키지들;
    상기 하부 패키지 및 상기 상부 패키지들 사이에 개재된 하부 열방출부;
    상기 상부 패키지들 사이에 개재되며, 상기 하부 열방출부와 연결되는 중간 열방출부; 및
    상기 상부 패키지들 상에 제공되어, 상기 중간 열방출부와 연결되는 상부 열방출부를 포함하고,
    상기 복수의 상부 패키지들은:
    제1 측벽을 갖는 제1 상부 패키지; 및
    제2 측벽을 갖는 제2 상부 패키지를 포함하고, 상기 제2 측벽은 상기 제1 측벽과 마주보고,
    상기 중간 열방출부는 상기 제1 측벽 및 상기 제2 측벽 사이에 제공된 제1 중간 열방출부 및 제2 중간 열방출부를 포함하고,
    상기 제1 중간 열방출부는 상기 제1 상부 패키지의 상기 제1 측벽과 접촉하고,
    상기 제2 중간 열방출부는 상기 제2 상부 패키지의 상기 제2 측벽과 접촉하는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 하부 열방출부, 상기 중간 열방출부, 및 상기 상부 열방출부는 히트 슬래그를 포함하는 반도체 패키지.
  3. 제 1항에 있어서,
    상기 상부 패키지들 각각은:
    상부 기판;
    상기 상부 기판 상에 실장된 제1 상부 반도체칩;
    상기 제1 상부 반도체칩 상의 제2 상부 반도체칩; 그리고
    상기 제2 상부 반도체칩을 덮는 상부 몰드막을 포함하는 반도체 패키지.
  4. 제 1항에 있어서,
    상기 제1 상부 패키지는 상기 제2 상부 패키지와 동일한 크기 및 형상을 가지는 반도체 패키지.
  5. 제 1항에 있어서,
    상기 제1 중간 열 방출부는 상기 제2 상부 패키지의 상기 제2 측벽과 더 접촉하고,
    상기 제2 중간 열방출부는 상기 제1 중간 열방출부와 동일한 형상 및 크기를 가지는 반도체 패키지.
  6. 제 1항에 있어서,
    상기 하부 패키지는 하부 기판 및 하부 반도체칩을 포함하고,
    상기 상부 패키지들 각각은 상부 기판 및 상부 반도체칩을 포함하되,
    상기 상부 패키지들의 상기 상부 기판들은 서로 연결되며, 상기 하부 기판의 상면의 가장자리 영역 상에 배치되고,
    상기 하부 반도체칩은 상기 하부 기판의 상면의 센터 영역 상에 배치되는 반도체 패키지.
  7. 제 6항에 있어서,
    상기 상부 기판들의 하면들은 상기 하부 열방출부의 하면보다 낮은 레벨을 가지고,
    상기 하부 열방출부는 평면적 관점에서 상기 상부 기판들에 의해 둘러싸인 반도체 패키지.
  8. 제 6항에 있어서,
    상기 하부 열방출부는 열전달물질을 포함하는 반도체 패키지.
  9. 하부 패키지;
    상기 하부 패키지 상에 제공되고, 서로 수평적으로 이격된 복수의 상부 패키지들;
    상기 하부 패키지 및 상기 상부 패키지들 사이에 개재된 하부 열방출부;
    상기 상부 패키지들 사이에 개재되며, 상기 하부 열방출부와 연결되는 중간 열방출부; 및
    상기 상부 패키지들 상에 제공되어, 상기 중간 열방출부와 연결되는 상부 열방출부를 포함하고,
    상기 중간 열방출부는:
    상기 상부 패키지들의 중에서 어느 하나의 측면 상에 배치된 제1 히트 슬래그;
    상기 상부 패키지들 중에서 다른 하나의 측면 상에 배치된 제2 히트 슬래그; 및
    상기 하부 열방출부를 덮으며, 상기 제1 히트 슬래그의 하단 및 상기 제2 히트 슬래그의 하단에 연결된 제3 히트 슬래그를 포함하되,
    상기 제1 히트 슬래그의 제1 측면은 상기 제2 히트 슬래그의 제2 측면과 수평적으로 이격되고, 상기 제2 측면은 상기 제1 측면과 마주보는 반도체 패키지.
  10. 제 6항에 있어서,
    상기 하부 패키지는 상기 하부 기판의 상면 상에 배치되는 하부 몰드막을 더 포함하되,
    상기 가장자리 영역의 상기 하부 몰드막의 상면은 상기 하부 반도체칩의 상면보다 낮은 레벨을 가지는 반도체 패키지.
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