KR20130044052A - 적층 반도체 패키지 - Google Patents

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semiconductor
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김택중
이진희
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에스케이하이닉스 주식회사
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Abstract

적층 반도체 패키지가 개시되어 있다. 개시된 적층 반도체 패키지는, 일면, 상기 일면과 대향하는 타면, 상기 일면 및 타면을 관통하며 상기 타면으로부터 돌출되는 제1 관통 전극 포함하는 제1 반도체 칩; 상기 제1 반도체 칩의 일면 상에 적층되며 상기 제1 관통 전극과 연결되는 제2 관통 전극을 포함하는 제2 반도체 칩; 상기 제2 반도체 칩 상에 배치되는 방열 부재; 및 상기 제1 반도체 칩의 타면과 마주하며 상기 제1 관통 전극의 돌출 부분이 끼워지는 관통홀을 갖는 제1 흡열 부재를 포함한다.

Description

적층 반도체 패키지{STACKED SEMICONDUCTOR PACKAGE}
본 발명은 적층 반도체 패키지에 관한 것이다.
최근 들어, 방대한 데이터를 저장 및 방대한 데이터를 단시간 내 처리하는 것이 가능한 반도체 칩 및 반도체 칩을 포함하는 반도체 패키지가 개발되고 있다. 최근에는 관통 전극을 이용하여 적어도 2 개의 반도체 칩들을 적층하여 데이터 저장 용량 및 데이터 처리 속도를 향상시킨 적층 반도체 패키지가 개발되고 있다.
적층 반도체 패키지는 복수개의 반도체 칩들이 밀착되어 있고 반도체 칩들을 몰드부가 감싸고 있기 때문에 반도체 칩에서 발생된 열이 제대로 배출되지 않으며, 이로 인한 영향으로 반도체 장치의 성능이 저하되는 문제점이 있었다.
본 발명의 목적은 향상된 방열 특성을 갖는 적층 반도체 패키지를 제공하는데 있다.
본 발명의 일 견지에 따른 적층 반도체 패키지는 일면, 상기 일면과 대향하는 타면, 상기 일면 및 타면을 관통하며 상기 타면으로부터 돌출되는 제1 관통 전극 포함하는 제1 반도체 칩과, 상기 제1 반도체 칩의 일면 상에 적층되며 상기 제1 관통 전극과 연결되는 제2 관통 전극을 포함하는 제2 반도체 칩과, 상기 제2 반도체 칩 상에 배치되는 방열 부재와, 상기 제1 반도체 칩의 타면과 마주하며 상기 제1 관통 전극의 돌출 부분이 끼워지는 관통홀을 갖는 제1 흡열 부재를 포함한다.
상기 제1 반도체 칩과 상기 제2 반도체 칩은 이종(異種) 칩일 수 있다. 예컨데, 상기 제1 반도체 칩은 시스템 칩이고, 상기 제2 반도체 칩은 메모리 칩일 수 있다. 이와 달리, 상기 제1 반도체 칩과 상기 제2 반도체 칩은 동종(同種) 칩일 수도 있다.
상기 제1 반도체 칩과 상기 제2 반도체 칩은 서로 상이한 두께를 가질 수 있다. 예컨데, 상기 제1 반도체 칩은 상기 제2 반도체 칩보다 작은 두께를 가질 수 있다. 이와 달리, 상기 제1 반도체 칩과 상기 제2 반도체 칩은 동일한 두께를 가질 수도 있다.
상기 제1 흡열 부재는 상기 제1 반도체 칩 타면의 전체와 마주하도록 형성될 수 있다. 이와 달리, 상기 제1 흡열 부재는 상기 제1 반도체 칩 타면의 일부와 마주하도록 형성될 수도 있다. 이 경우, 상기 제1 반도체 칩은 상기 타면에 상기 제1 흡열 부재가 삽입되는 캐비티를 더 포함할 수 있다.
상기 적층 반도체 패키지는 상기 제1, 제2 반도체 칩을 관통하여 상기 제1 흡열 부재와 상기 방열 부재를 연결하는 추가 흡열 부재를 더 포함할 수도 있고, 상기 제1, 제2 반도체 칩을 관통하여 상기 제1 흡열 부재와 상기 방열 부재를 연결하는 추가 방열 부재를 더 포함할 수도 있다.
상기 제2 관통 전극은 상기 제1 반도체 칩과 마주하는 상기 제2 반도체 칩의 제1 면으로부터 돌출될 수 있다. 그리고, 상기 적층 반도체 패키지는 상기 제2 반도체 칩의 제1 면과 마주하며 상기 제2 관통 전극의 돌출 부분이 끼워지는 관통홀을 갖는 제2 흡열 부재를 더 포함할 수 있다.
상기 제2 흡열 부재는 상기 제2 반도체 칩 제1 면의 전체와 마주하도록 형성될 수 있다. 이와 달리, 상기 제2 흡열 부재는 상기 제2 반도체 칩 제1 면의 일부와 마주하도록 형성될 수도 있다. 이 경우, 상기 제2 반도체 칩은 상기 제1 면에 상기 제2 흡열 부재가 삽입되는 캐비티를 더 포함할 수 있다.
상기 적층 반도체 패키지는 상기 제1 반도체 칩 및 제2 반도체 칩을 관통하며 상기 제1 흡열 부재, 상기 제2 흡열 부재 및 상기 방열 부재를 연결하는 추가 흡열 부재를 더 포함할 수 있다.
상기 제2 반도체 칩은 1개 또는 2개 이상이 적층될 수 있다.
상기 적층 반도체 패키지는 제1 반도체 칩, 상기 제2 반도체 칩, 상기 방열 부재 및 상기 흡열 부재를 지지하며 상기 제1 반도체 칩의 제1 관통 전극과 연결되는 접속 패드를 구비하는 기판을 더 포함할 수 있다.
이와 달리, 상기 적층 반도체 패키지는 상기 제1 흡열 부재 상에 형성되며 상기 제1 반도체 칩과 마주하는 상기 제1 흡열 부재의 일측면과 대향하는 타측면으로 노출되는 상기 제1 관통 전극에 전기적으로 연결되는 재배선과, 상기 재배선을 포함하는 상기 제1 흡열 부재 상에 형성되며 상기 재배선의 일부를 노출하는 절연층과, 상기 절연층에 의해 노출된 상기 재배선 상에 장착되는 외부접속단자를 더 포함할 수도 있다.
본 발명에 따르면, 열을 흡수하는 흡열 부재가 구비되기 때문에 반도체 칩 동작시 발생되는 열을 반도체 칩 외부로 신속하게 배출시킬 수 있다. 따라서, 써멀 데미지에 의한 반도체 칩의 성능 저하 및 신뢰성 열화를 미연에 방지할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 2는 본 발명의 제2 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 3은 본 발명의 제3 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 4는 본 발명의 제4 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 5는 본 발명의 제5 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 6은 본 발명의 제6 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 7은 본 발명의 제7 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 8은 본 발명의 제8 실시예에 따른 적층 반도체 패키지를 도시한 단면도이다.
도 9는 본 발명에 따른 적층 반도체 패키지를 구비한 전자 장치를 도시한 사시도이다.
도 10은 본 발명에 따른 적층 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1은 본 발명의 제1 실시예에 따른 적층 반도체 패키지를 나타낸 단면도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 의한 적층 반도체 패키지는 제1 반도체 칩(10), 제2 반도체 칩(20)들, 방열 부재(30) 및 제1 흡열 부재(40)를 포함한다. 그 외에, 기판(50), 연결 부재(60) 및 언더필 부재(70)를 더 포함할 수 있다.
제1 반도체 칩(10)은 일면(11), 타면(12) 및 제1 관통 전극(13)을 포함한다.
일면(11)은 타면(12)과 대향하고, 제1 관통 전극(13)은 일면(11) 및 타면(12)을 관통하며 타면(12)으로부터 지정된 높이만큼 돌출된다. 제1 관통 전극(13)의 재료로는 구리 또는 텅스텐이 사용될 수 있다. 그리고, 제1 관통 전극(13)과 제1 반도체 칩(10)간 절연을 위하여 제1 관통 전극(13)과 제1 반도체 칩(10) 사이에는 절연막(미도시)이 형성되어 있다.
한편, 도시하지 않았지만 제1 반도체 칩(10)은 제1 회로부를 포함한다. 제1 회로부는 데이터를 저장 및 처리하기 위해 트랜지스터, 커패시터 및 저항 등과 같은 소자를 포함하며, 제1 관통 전극(10)은 제1 회로부와 전기적으로 연결된다.
제2 반도 칩(20)들은 제1 반도체 칩(10)의 일면(11) 상에 적층된다. 본 실시예에서, 제2 반도체 칩(20)은 2개가 적층된다. 비록, 본 실시예에서는 제2 반도체 칩(20)이 2개가 적층된 경우를 도시 및 설명하였지만, 본 발명은 이에 한정되지 않으며, 제1 반도체 칩(10) 상에 적층되는 제2 반도체 칩(20)이 1개 이상인 모든 경우를 포함한다.
제 2 반도체 칩(20)은 제1 면(21), 제2 면(22) 및 제2 관통 전극(23)을 포함한다.
제1 면(21)은 제1 반도체 칩(10)과 마주하고, 제2 면(22)은 제1 면(21)과 대향한다. 제2 관통 전극(23)은 제1 관통 전극(13)과 대응되는 위치에서 제1 면(21) 및 제2 면(22)을 관통한다. 제2 관통 전극(23)의 재료로는 구리 또는 텅스텐이 사용될 수 있다. 그리고, 제2 관통 전극(23)과 제2 반도체 칩(20)간 절연을 위하여 제2 관통 전극(23)과 제2 반도체 칩(20) 사이에는 절연막(미도시)이 형성되어 있다.
한편, 도시하지 않았지만 제2 반도체 칩(20)은 제2 회로부를 포함한다. 제2 회로부는 데이터를 저장 및 처리하기 위해 트랜지스터, 커패시터 및 저항 등과 같은 소자를 포함하며, 제2 관통 전극(20)은 제2 회로부와 전기적으로 연결된다.
제1 반도체 칩(10)과 제2 반도체 칩(20)은 이종(異種) 칩일 수 있다. 예컨데, 제2 반도체 칩(20)은 메모리 칩이고, 제1 반도체 칩(10)은 메모리 칩의 구동을 제어하는 시스템 칩일 수 있다. 이와 달리, 제1 반도체 칩(10)과 제2 반도체 칩(20)은 동종(同種) 칩 일 수도 있다.
본 실시예에서, 제1 반도체 칩(10)과 제2 반도체 칩(20)은 동일한 두께를 갖는다. 이와 달리, 제1 반도체 칩(10)과 제2 반도체 칩(20)은 서로 다른 두께를 가질 수도 있다. 예를 들어, 제1 반도체 칩(10)은 제2 반도체 칩(20)보다 제1 흡열 부재(40)의 두께만큼 작은 두께를 가질 수 있다. 즉, [제1 반도체 칩(10)의 두께]= [제2 반도체 칩(20)의 두께] - [제1 흡열 부재(40)의 두께]일 수 있다.
방열 부재(30)는 최상부에 적층된 제2 반도체 칩(20) 상에 배치되며, 반도체 칩들(10, 20)에서 발생된 열을 외부로 배출한다.
제1 흡열 부재(40)는 제1 반도체 칩(10)의 타면(12)과 마주하며 제1 관통 전극(13)의 돌출 부분이 끼워지는 관통홀(41)을 갖는다. 본 실시예에서, 제1 흡열 부재(40)는 제1 반도체 칩(10) 타면(12)의 전체와 마주하도록 형성된다.
기판(50)은 제1 흡열 부재(40), 제1 반도체 칩(10), 제2 반도체 칩(20)들 및 방열 부재(30)를 지지하며, 접속 패드(51) 및 볼랜드(52)를 포함한다.
접속 패드(51)는 제1 흡열 부재(40)와 마주하는 기판(50)의 상면(50A)에 제1 관통 전극(13)과 전기적으로 연결되도록 형성된다. 볼랜드(52)는 상면(50A)과 대향하는 하면(50B)에 형성된다. 볼랜드(52)에는 외부접속단자(53)가 장착된다.
연결 부재(60)는 접속 패드(51)와 제1 관통 전극(13) 사이, 제1 관통 전극(13)과 제2 관통 전극(23) 사이 및 제2 관통 전극(23)들 사이에 형성되어, 이들을 전기적으로 연결한다. 그리고, 언더필 부재(70)는 기판(50)과 제1 반도체 칩(10) 및 제2 반도체 칩(20)들 사이의 공간에 충진된다.
본 실시예에 의하면, 반도체 칩들(10,20)에서 발생된 열이 제1 흡열 부재(40)를 통해 흡수되므로 반도체 칩들(10,20)에서 발생된 열이 반도체 칩들(10,20) 외부로 효과적으로 배출된다.
도 2는 본 발명의 제2 실시예에 따른 적층 반도체 패키지를 나타낸 단면도이다.
본 발명의 제2 실시예에 따른 적층 반도체 패키지는, 앞서 도 1을 통해 설명된 제1 실시예에 따른 적층 반도체 패키지와 달리, 제1 흡열 부재(40)가 제1 반도체 칩(10) 타면(12)의 일부와 마주하도록 형성되고, 제1 반도체 칩(10)에 제1 흡열 부재(40)가 삽입되는 캐비티(14)가 추가된 구성을 갖는다. 즉, 본 발명의 제2 실시예에 따른 적층 반도체 패키지는 제1 반도체 칩(10) 및 제1 흡열 부재(40)를 제외하면 제1 실시예에 따른 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 2를 참조하면, 본 실시예에서 제1 흡열 부재(40)는 제1 반도체 칩(10) 타면(12)의 일부와 마주하도록 형성된다. 예컨데, 제1 흡열 부재(40)는 제1 반도체 칩(10) 타면(12)의 중심부와 마주하도록 형성된다.
본 실시예에 따른 제1 반도체 칩(10)은, 앞서 도 1을 통해 설명된 제1 실시예의 제1 반도체 칩과 달리, 타면(12)에 제1 흡열 부재(40)가 삽입되는 캐비티(14)를 더 포함한다. 예컨데, 캐비티(14)는 타면(12) 중심부에 형성될 수 있다. 이 경우, 제1 반도체 칩(10)은 중심부가 가장자리보다 작은 두께를 갖게 된다. 제1 반도체 칩(10) 가장자리의 두께가 D1으로 정의될 때, 제1 반도체 칩(10) 중심부의 두께는 D1보다 작은 D2일 수 있다.
본 실시예에 의하면, 제1 흡열 부재(40)가 제1 반도체 칩(10)의 캐비티(14)에 삽입되어 제1 흡열 부재(40)로 인한 두께 증가 이슈(issue)가 없으므로 경박단소화의 효과를 얻을 수 있다.
도 3은 본 발명의 제3 실시예에 따른 적층 반도체 패키지를 나타낸 단면도이다.
본 발명의 제3 실시예에 따른 적층 반도체 패키지는, 앞서 도 1을 통해 설명된 제1 실시예에 따른 적층 반도체 패키지와 달리 추가 흡열 부재(80)가 추가된 구성을 갖는다. 즉, 본 발명의 제3 실시예에 따른 적층 반도체 패키지는 추가 흡열 부재(80)를 제외하면 제1 실시예에 따른 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 3을 참조하면, 본 실시예에서 추가 흡열 부재(80)는 제1 반도체 칩(10) 및 제2 반도체 칩(20)들을 관통하여 방열 부재(30)와 제1 흡열 부재(40)를 연결한다.
본 실시예에 의하면, 반도체 칩들(10, 20)에서 발생된 열이 제1 흡열 부재(40)뿐만 아니라 추가 흡열 부재(80)에도 흡수되므로, 반도체 칩들(10,20)에서 발생된 열이 제1 흡열 부재(40)에만 흡수되는 제1 실시예에 비해 방열 특성이 향상된다.
도 4는 본 발명의 제4 실시예에 따른 적층 반도체 패키지를 나타낸 단면도이다.
본 발명의 제4 실시예에 따른 적층 반도체 패키지는, 앞서 도 1을 통해 설명된 제1 실시예에 따른 적층 반도체 패키지와 달리 추가 방열 부재(90)가 추가된 구성을 갖는다. 즉, 본 발명의 제4 실시예에 따른 적층 반도체 패키지는 추가 방열 부재(90)를 제외하면 제1 실시예에 따른 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 4를 참조하면, 본 실시예에서 추가 방열 부재(90)는 제1 반도체 칩(10) 및 제2 반도체 칩(20)들을 관통하여 방열 부재(30)와 제1 흡열 부재(40)를 연결한다.
본 실시예에 의하면, 제1 반도체 칩(10) 및 제2 반도체 칩(20)들에서 발생된 열이 추가 방열 부재(90)를 통해 보다 신속하게 배출되므로 방열 특성이 향상된다.
도 5는 본 발명의 제5 실시예에 따른 적층 반도체 패키지를 나타낸 단면도이다.
본 발명의 제5 실시예에 따른 적층 반도체 패키지는 앞서 도 1을 통해 설명된 제1 실시예에 따른 적층 반도체 패키지와 달리 제2 관통 전극(23)이 제2 반도체 칩(20)의 제1 면(21)으로부터 돌출되고, 제2 관통 전극(23)의 돌출 부분이 끼워지는 관통홀(101)을 갖는 제2 흡열 부재(100)가 추가된 구성을 갖는다. 즉, 본 발명의 제5 실시예에 따른 적층 반도체 패키지는 제2 관통 전극(23) 및 제2 흡열 부재(100)를 제외하면 제1 실시예에 따른 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 5를 참조하면, 본 실시예에서 제2 관통 전극(23)은 제2 반도체 칩(20)의 제1 면(21) 및 제1 면(21)과 대향하는 제2 면(22)을 관통하며, 제1 면(21)으로부터 지정된 높이만큼 돌출된다.
제2 흡열 부재(100)는 제2 반도체 칩(20)의 제1 면(21)과 마주하며, 제2 관통 전극(23)의 돌출 부분이 끼워지는 관통홀(101)을 갖는다. 본 실시예에서, 제2 흡열 부재(100)는 제2 반도체 칩(20) 제1 면(21)의 전체와 마주하도록 형성된다.
본 실시예에 의하면, 반도체 칩들(10,20)에서 발생된 열이 제1 흡열 부재(40)뿐만 아니라 제2 흡열 부재(100)에도 흡수되므로, 반도체 칩들(10,20)에서 발생된 열이 제1 흡열 부재(40)에만 흡수되는 제1 실시예에 비해 방열 특성이 향상된다.
도 6는 본 발명의 제6 실시예에 따른 적층 반도체 패키지를 나타낸 단면도이다.
본 발명의 제6 실시예에 따른 적층 반도체 패키지는 앞서 도 5을 통해 설명된 제5 실시예에 따른 적층 반도체 패키지와 달리 제2 흡열 부재(100)가 제2 반도체 칩(20) 제1 면(21)의 일부와 마주하도록 형성되고 제2 반도체 칩(20)에 제2 흡열 부재(100)가 삽입되는 캐비티(24)가 추가된 구성을 갖는다. 즉, 본 발명의 제6 실시예에 따른 적층 반도체 패키지는 제2 반도체 칩(20) 및 제2 흡열 부재(100)를 제외하면 제5 실시예에 따른 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 6을 참조하면, 본 실시예에서 제2 흡열 부재(100)는 제2 반도체 칩(20) 제1 면(21)의 일부와 마주하도록 형성된다. 예컨데, 제2 흡열 부재(100)는 제2 반도체 칩(100) 제1 면(21)의 중심부와 마주하도록 형성된다.
본 실시예에 따른 제2 반도체 칩(20)은, 앞서 도 5를 통해 설명된 제5 실시예의 제2 반도체 칩과 달리, 제1 면(21)에 제2 흡열 부재(100)가 삽입되는 캐비티(24)를 더 포함한다. 본 실시예에서, 캐비티(24)는 제1 면(21) 중심부에 형성된다. 따라서, 제2 반도체 칩(20)의 중심부는 가장자리보다 작은 두께를 갖게 된다. 예컨데, 제2 반도체 칩(20) 가장자리의 두께가 D3으로 정의될 때, 제2 반도체 칩(20) 중심부의 두께는 D3보다 작은 D4일 수 있다.
본 실시예에 의하면, 제2 흡열 부재(100)가 제2 반도체 칩(20)의 캐비티(24)에 삽입되어 제2 흡열 부재(100)로 인한 두께 증가 이슈가 없으므로 경박단소화의 효과를 얻을 수 있다.
도 7은 본 발명의 제7 실시예에 따른 적층 반도체 패키지를 나타낸 단면도이다.
본 발명의 제7 실시예에 따른 적층 반도체 패키지는, 앞서 도 5를 통해 설명된 제5 실시예에 따른 적층 반도체 패키지와 달리 추가 흡열 부재(80)가 추가된 구성을 갖는다. 즉, 본 발명의 제7 실시예에 따른 적층 반도체 패키지는 추가 흡열 부재(80)를 제외하면 제5 실시예에 따른 적층 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 7을 참조하면, 본 실시예에서 추가 흡열 부재(80)는 제1 반도체 칩(10) 및 제2 반도체 칩(20)들을 관통하여 방열 부재(30), 제2 흡열 부재(100)들 및 제1 흡열 부재(40)를 연결한다.
본 실시예에 의하면, 반도체 칩들(10, 20)에서 발생된 열이 제1,제2 흡열 부재(40,100)뿐만 아니라 추가 흡열 부재(80)에도 흡수되게 되므로, 반도체 칩들(10,20)에서 발생된 열이 제1,제2 흡열 부재(40,100)에만 흡수되는 제5 실시예에 비해 향상된 방열 특성을 갖는다.
도 8는 본 발명의 제8 실시예에 따른 적층 반도체 패키지를 나타낸 단면도이다.
본 발명의 제8 실시예에 따른 적층 반도체 패키지는, 앞서 도 1을 통해 설명된 제1 실시예에 따른 적층 반도체 패키지에서 기판(50) 대신 재배선(110), 절연막(120) 및 외부접속단자(130)를 포함하는 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 8을 참조하면, 본 발명의 제8 실시예에 의한 적층 반도체 패키지는 제1 반도체 칩(10), 제2 반도체 칩(20)들, 방열 부재(30), 제1 흡열 부재(40), 재배선(110), 절연층(120) 및 외부접속단자(130)를 포함한다. 그 외에, 연결 부재(60), 언더필 부재(70)를 더 포함할 수 있다.
본 실시예에서, 재배선(110)은 제1 흡열 부재(40) 상에 형성되며 제1 흡열 부재(40)를 관통하여 제1 반도체 칩(10)과 마주하는 제1 흡열 부재의 일측면과 대향하는 타측면으로 노출된 제1 관통 전극(13)과 전기적으로 연결된다. 절연층(120)은 재배선(110)을 포함한 제1 흡열 부재(40) 상에 재배선(110)의 일부를 노출하도록 형성되고, 외부접속단자(130)는 절연층(120)에 의해 노출된 재배선(110) 상에 장착된다. 외부접속단자(130)는 솔더볼을 포함할 수 있다.
본 실시예에 의하면, 기판(50)이 제거되어 패키지의 높이가 감소되므로 경박단소화의 효과를 얻을 수 있다.
상술한 적층 반도체 패키지는 다양한 패키지 모듈에 적용될 수 있다.
도 9는 본 발명의 실시예에 따른 적층 반도체 패키지를 구비한 전자 장치를 도시한 사시도이다.
도 9를 참조하면, 본 발명의 실시예에 따른 적층 반도체 패키지는 휴대폰과 같은 전자 장치(1000)에 응용될 수 있다. 본 실시예의 반도체 패키지는 신뢰성 측면에서 우수하므로, 전자 장치(1000)의 불량 개선에 유리하다. 전자 장치는 도 9에 도시된 휴대폰에 한정되는 것이 아니며, 가령 모바일 전자 기기, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 포터블 멀티미디어 플레이어(PMP), 엠피쓰리(MP3) 플레이어, 캠코더, 웹 태블릿(web tablet), 무선 전화기, 네비게이션, 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant) 등 다양한 전자 기기를 포함할 수 있다.
도 10은 본 발명에 따른 적층 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 10을 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명에 따른 적층 반도체 패키지를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIP), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10, 20 : 제1, 제2 반도체 칩
30 : 방열 부재
40 : 제1 흡열 부재

Claims (21)

  1. 일면, 상기 일면과 대향하는 타면, 상기 일면 및 타면을 관통하며 상기 타면으로부터 돌출되는 제1 관통 전극 포함하는 제1 반도체 칩;
    상기 제1 반도체 칩의 일면 상에 적층되며 상기 제1 관통 전극과 연결되는 제2 관통 전극을 포함하는 제2 반도체 칩;
    상기 제2 반도체 칩 상에 배치되는 방열 부재; 및
    상기 제1 반도체 칩의 타면과 마주하며 상기 제1 관통 전극의 돌출 부분이 끼워지는 관통홀을 갖는 제1 흡열 부재를 포함하는 적층 반도체 패키지.
  2. 제 1항에 있어서, 상기 제1 반도체 칩과 상기 제2 반도체 칩은 이종 칩인 것을 특징으로 하는 적층 반도체 패키지.
  3. 제 2항에 있어서, 상기 제1 반도체 칩은 시스템 칩이고, 상기 제2 반도체 칩은 메모리 칩인 것을 특징으로 하는 적층 반도체 패키지.
  4. 제 1항에 있어서, 상기 제1 반도체 칩과 상기 제2 반도체 칩은 동종 칩인 것을 특징으로 하는 적층 반도체 패키지.
  5. 제 1항에 있어서, 상기 제1 반도체 칩과 상기 제2 반도체 칩은 동일한 두께를 갖는 것을 특징으로 하는 적층 반도체 패키지.
  6. 제 1항에 있어서, 상기 제1 반도체 칩과 상기 제2 반도체 칩은 서로 상이한 두께를 갖는 것을 특징으로 하는 적층 반도체 패키지.
  7. 제 6항에 있어서, 상기 제1 반도체 칩은 상기 제2 반도체 칩보다 작은 두께를 갖는 것을 특징으로 하는 적층 반도체 패키지.
  8. 제 1항에 있어서, 상기 제1 흡열 부재는 상기 제1 반도체 칩 타면의 전체와 마주하도록 형성되는 것을 특징으로 하는 적층 반도체 패키지.
  9. 제 1항에 있어서, 상기 제1 흡열 부재는 상기 제1 반도체 칩 타면의 일부와 마주하도록 형성되는 것을 특징으로 하는 적층 반도체 패키지.
  10. 제 9항에 있어서, 상기 제1 반도체 칩은 상기 타면에 상기 제1 흡열 부재가 삽입되는 캐비티를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  11. 제 1항에 있어서, 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 관통하여 상기 제1 흡열 부재와 상기 방열 부재를 연결하는 추가 흡열 부재를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  12. 제 1항에 있어서, 상기 제1 반도체 칩 및 상기 제2 반도체 칩을 관통하여 상기 제1 흡열 부재와 상기 방열 부재를 연결하는 추가 방열 부재를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  13. 제 1항에 있어서, 상기 제2 관통 전극은 상기 제1 반도체 칩과 마주하는 상기 제2 반도체 칩의 제1 면으로부터 돌출되는 것을 특징으로 하는 적층 반도체 패키지.
  14. 제 13항에 있어서, 상기 제2 반도체 칩의 제1 면과 마주하며 상기 제2 관통 전극의 돌출 부분이 끼워지는 관통홀을 갖는 제2 흡열 부재를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  15. 제 14항에 있어서, 상기 제2 흡열 부재는 상기 제2 반도체 칩 제1 면의 전체와 마주하도록 형성되는 것을 특징으로 하는 적층 반도체 패키지.
  16. 제 14항에 있어서, 상기 제2 흡열 부재는 상기 제2 반도체 칩 제1 면의 일부와 마주하도록 형성되는 것을 특징으로 하는 적층 반도체 패키지.
  17. 제 16항에 있어서, 상기 제2 반도체 칩은 상기 제1 면에 상기 제2 흡열 부재가 삽입되는 캐비티를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  18. 제 14항에 있어서, 상기 제1 반도체 칩 및 제2 반도체 칩을 관통하며 상기 제1 흡열 부재, 상기 제2 흡열 부재 및 상기 방열 부재를 연결하는 추가 흡열 부재를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  19. 제 1항에 있어서, 상기 제2 반도체 칩은 1개 또는 2개 이상 적층되는 것을 특징으로 하는 적층 반도체 패키지.
  20. 제 1항에 있어서, 상기 제1 반도체 칩, 상기 제2 반도체 칩, 상기 방열 부재 및 상기 흡열 부재를 지지하며 상기 제1 반도체 칩의 제1 관통 전극과 연결되는 접속 패드를 구비하는 기판을 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
  21. 제 1항에 있어서, 상기 제1 흡열 부재 상에 형성되며 상기 제1 반도체 칩과 마주하는 상기 제1 흡열 부재의 일측면과 대향하는 타측면으로 노출되는 상기 제1 관통 전극에 전기적으로 연결되는 재배선;
    상기 재배선을 포함하는 상기 제1 흡열 부재 상에 형성되며 상기 재배선의 일부를 노출하는 절연층;및
    상기 절연층에 의해 노출된 상기 재배선 상에 장착되는 외부접속단자를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160037582A (ko) * 2014-09-29 2016-04-06 삼성전자주식회사 반도체 패키지

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102066015B1 (ko) 2013-08-13 2020-01-14 삼성전자주식회사 반도체 패키지 및 이의 제조방법
KR102126977B1 (ko) * 2013-08-21 2020-06-25 삼성전자주식회사 반도체 패키지
US10804180B2 (en) * 2017-11-30 2020-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same
US10700041B2 (en) * 2018-09-21 2020-06-30 Facebook Technologies, Llc Stacking of three-dimensional circuits including through-silicon-vias
JP2022043742A (ja) * 2020-09-04 2022-03-16 キオクシア株式会社 半導体記憶装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5769989A (en) * 1995-09-19 1998-06-23 International Business Machines Corporation Method and system for reworkable direct chip attach (DCA) structure with thermal enhancement
JP3346263B2 (ja) * 1997-04-11 2002-11-18 イビデン株式会社 プリント配線板及びその製造方法
KR100583966B1 (ko) * 2004-06-08 2006-05-26 삼성전자주식회사 재배치된 금속 배선들을 갖는 집적회로 패키지들 및 그제조방법들
US7205656B2 (en) * 2005-02-22 2007-04-17 Micron Technology, Inc. Stacked device package for peripheral and center device pad layout device
JP4688526B2 (ja) * 2005-03-03 2011-05-25 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
TWI362102B (en) * 2007-07-11 2012-04-11 Ind Tech Res Inst Three-dimensional dice-stacking package structure and method for manufactruing the same
KR100988262B1 (ko) * 2008-04-25 2010-10-18 주식회사 하이닉스반도체 반도체 패키지 및 이를 갖는 적층 반도체 패키지
JP2010021306A (ja) * 2008-07-10 2010-01-28 Hitachi Ltd 半導体装置
JP5568467B2 (ja) * 2008-08-28 2014-08-06 パナソニック株式会社 半導体装置
KR101013562B1 (ko) * 2009-01-23 2011-02-14 주식회사 하이닉스반도체 큐브 반도체 패키지
KR101069288B1 (ko) * 2009-08-10 2011-10-05 주식회사 하이닉스반도체 반도체 패키지
US8236617B2 (en) * 2010-06-04 2012-08-07 Stats Chippac, Ltd. Semiconductor device and method of forming thermally conductive layer between semiconductor die and build-up interconnect structure

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160037582A (ko) * 2014-09-29 2016-04-06 삼성전자주식회사 반도체 패키지

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