KR102307490B1 - 반도체 패키지 - Google Patents

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Abstract

본 발명은 반도체 패키지를 제공한다. 반도체 패키지는 하부 기판 및 하부 반도체칩을 포함하는 하부 패키지; 상기 하부 패키지의 제1 측에 인접하여 배치되며, 상기 하부 반도체칩의 일부를 덮는 열방출부; 및 상기 하부 패키지 상에 실장되며, 상기 열방출부와 옆으로 배치되는 상부 패키지를 포함할 수 있다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 복수의 반도체칩들을 포함하는 반도체 패키지에 관한 것이다.
전자산업의 발전에 따라, 경량화, 소형화, 고속화 및 고성능화된 전자 제품이 저렴한 가격으로 제공될 수 있다. 반도체 패키지는 반도체 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 반도체 패키지의 신뢰성 향상을 위한 다양한 연구가 요구되고 있다. 특히, 고속화 및 용량증가로 인한 소모 전력의 증가로 인하여, 반도체 패키지의 열적 특성에 대한 중요도가 더욱 높아지고 있다.
본 발명이 해결하고자 하는 일 과제는 반도체 칩의 열 방출을 향상시켜, 신뢰성 있는 반도체 패키지를 제공하는데 있다.
본 발명은 반도체 패키지에 관한 것이다. 본 발명의 개념에 따른 반도체 패키지는 하부 기판 및 하부 반도체칩을 포함하고, 제1 영역 및 제2 영역을 갖는 하부 패키지; 상기 하부 패키지의 상기 제1 영역 상에 제공되며, 상기 하부 반도체칩의 일부를 덮는 열방출부; 및 상기 하부 패키지의 제2 영역 상에 제공되는 상부 패키지를 포함하되, 상기 제1 영역은 상기 하부 기판의 제1 측과 인접하며, 상기 제2 영역은 상기 제1 측과 대향되는 제2 측과 인접할 수 있다.
실시예에 따르면, 상기 상부 패키지는 상기 제1 영역과 평면적 관점에서 중첩되지 않을 수 있다.
실시예에 따르면, 상기 하부 반도체칩은 그 내부에 핫 스팟을 포함하고, 상기 핫 스팟은 상기 제1 영역 상에 배치되며, 평면적 관점에서 상기 열방출부와 중첩될 수 있다.
실시예에 따르면, 상기 핫 스팟은 상기 하부 반도체칩의 일 측과 인접하여 배치되며, 상기 일 측은 상기 하부 기판의 상기 제1 측을 향할 수 있다.
실시예에 따르면, 상기 하부 패키지의 상기 제2 영역 상에서, 상기 하부 패키지 및 상기 상부 패키지 사이에 제공되는 인터포저 기판을 더 포함할 수 있다.
실시예에 따르면, 상기 하부 기판 및 상기 인터포저 기판 사이에 제공되는 연결부들; 및 상기 인터포저 기판 및 상기 상부 패키지 사이에 제공되는 인터포저들을 더 포함하되, 평면적 관점에서, 상기 인터포저들의 배치는 상기 연결부들의 배치와 다를 수 있다.
실시예에 따르면, 상기 하부 기판 상에 제공되며, 상기 상부 패키지를 상기 하부 패키지와 전기적으로 연결시키는 연결부들을 더 포함하되, 상기 연결부들은 상기 제2 영역 상에 제공되며, 상기 제1 영역 상에 제공되지 않을 수 있다.
실시예에 따르면, 상기 하부 반도체칩은 제1 하부 반도체칩 및 상기 제1 하부 반도체칩과 다른 종류의 제2 하부 반도체칩을 포함할 수 있다.
실시예에 따르면, 상기 상부 패키지는 상부 기판 및 상기 상부 기판 상에 실장된 복수개의 상부 반도체칩들을 포함할 수 있다.
실시예에 따르면, 상기 열방출부는: 상기 하부 반도체칩 상의 히트 슬러그; 및 상기 하부 반도체칩 및 상기 히트 슬러그 사이를 채우는 열전달물질층을 포함할 수 있다.
본 발명의 반도체 패키지는 하부 기판 및 하부 반도체칩을 포함하는 하부 패키지; 상기 하부 패키지 상에 실장되며, 상기 하부 반도체칩의 일부를 노출시키는 상부 패키지; 및 상기 하부 기판의 제1 측에 인접하고, 상기 하부 반도체칩의 노출된 일부 상에 배치되는 열방출부를 포함할 수 있다.
실시예에 따르면, 상기 하부 반도체칩은 그 내부에 핫 스팟을 포함하되, 상기 열방출부는 상기 핫 스팟과 평면적 관점에서 중첩될 수 있다.
실시예에 따르면, 상기 하부 반도체칩 및 상기 하부 기판의 상기 제1 측 사이의 간격은 상기 하부 반도체칩 및 상기 하부 기판의 제2 측 사이의 거리보다 짧고, 상기 제2 측은 상기 제1 측과 대향될 수 있다.
실시예에 따르면, 상기 열방출부는 상기 상부 패키지보다 높은 열전도율을 가질 수 있다.
실시예에 따르면, 상기 하부 패키지는 상기 하부 기판 상에서 상기 하부 반도체칩의 측면들을 덮는 하부 몰딩막을 더 포함하되, 상기 하부 몰딩막은 상기 하부 반도체칩의 상면을 노출시킬 수 있다.
실시예에 따르면, 상기 열방출부는: 상기 하부 반도체칩 상의 히트 슬러그; 및 상기 하부 반도체칩 및 상기 히트 슬러그 사이 그리고 상기 하부 반도체칩 및 상기 상부 패키지 사이를 채우는 열전달물질층을 포함할 수 있다.
실시예에 따르면, 상기 열방출부 및 상기 상부 패키지 사이의 갭 영역을 채우는 상부 열전달물질층을 더 포함할 수 있다.
본 발명의 반도체 패키지는 핫 스팟 영역을 갖는 하부 패키지; 상기 하부 패키지의 상기 핫 스팟 영역 상에 배치되는 열 방출부; 및 상기 하부 패키지 상에서 상기 핫 스팟 영역과 옆으로 이격 배치된 상부 패키지를 포함할 수 있다.
실시예에 따르면, 상기 하부 패키지는 하부 기판 및 상기 하부 기판 상에 실장된 하부 반도체칩을 포함하고, 상기 핫 스팟 영역은 상기 하부 반도체칩 내에서, 상기 하부 기판의 제1 측에 인접하여 배치될 수 있다.
실시예에 따르면, 상기 하부 패키지는 복수개의 하부 반도체칩들을 포함하고, 상기 상부 패키지는 복수개의 상부 반도체칩들을 포함할 수 있다.
본 발명의 반도체 패키지는 하부 패키지 상에 배치된 열방출부 및 상부 패키지를 포함할 수 있다. 열방출부는 하부 반도체칩의 핫 스팟과 평면적 관점에서 중첩될 수 있다. 반도체 패키지 동작 시, 하부 반도체칩에서 발생한 열은 열방출부를 통하여 외부로 빠르게 방출될 수 있다. 이에 따라, 하부 반도체칩의 열적 특성 및 동작 신뢰성이 향상될 수 있다.
상부 패키지는 평면적 관점에서 하부 반도체칩의 핫 스팟과 중첩되지 않을 수 있다. 이에 따라, 반도체 패키지 동작 시, 하부 반도체 패키지에서 발생한 열이 상부 반도체칩에 전달되지 않을 수 있다. 이에 따라, 상부 반도체칩의 동작 신뢰성이 향상될 수 있다. 더불어, 열에 민감한 반도체칩이 상부 반도체칩으로 사용될 수 있다.
본 발명의 보다 완전한 이해와 도움을 위해, 참조가 아래의 설명에 첨부도면과 함께 주어져 있고 참조번호가 이래에 나타나 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 1b는 도 1a를 Ⅰ-Ⅰ' 선을 따라 자른 단면도이다.
도 2a 및 2b는 본 발명의 다른 실시예들에 따른 반도체 패키지들을 도시한 단면도들이다.
도 3a는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 3b는 도 3a를 Ⅰ-Ⅰ' 선을 따라 자른 단면도이다.
도 4a 내지 도 4c는 본 발명의 다른 실시예들에 따른 반도체 패키지들을 도시한 단면도들이다.
도 5a 내지 도 5c는 실시예들에 따른 패키지 모듈들을 도시한 단면도들이다.
도 6a는 본 발명의 실시예에 따른 반도체 패키지를 포함하는 전자 시스템의 예를 보여주는 블럭도이다.
도 6b는 본 발명의 실시예에 따른 반도체 패키지를 포함하는 메모리 카드의 예를 보여주는 블럭도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은, 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 당해 기술분야에서 통상의 기술을 가진 자는 본 발명의 개념이 어떤 적합한 환경에서 수행될 수 있다는 것을 이해할 것이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.
본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 1b는 도 1a를 Ⅰ-Ⅰ' 선을 따라 따라 자른 단면도이다.
도 1a 및 도 1b를 참조하면, 반도체 패키지(1)는 하부 패키지(100), 상부 패키지(200), 및 열방출부(300)를 포함할 수 있다. 하부 패키지(100)는 하부 기판(110), 하부 반도체칩(120), 및 하부 몰딩막(130)을 포함할 수 있다. 하부 기판(110)은 회로패턴을 가지는 인쇄회로기판(PCB)일 수 있다. 하부 패키지(100)는 평면적 관점에서, 제1 영역(R1) 및 제2 영역(R2)을 가질 수 있다. 제1 영역(R1)은 하부 기판(110)의 제1 측(110a)에 인접하고, 제2 영역(R2)은 제2 측(110b)에 인접할 수 있다. 이 때, 제2 측(110b)은 제1 측(110a)과 대향될 수 있다. 외부 단자(105)가 하부 기판(110)의 하면 상에 배치될 수 있다. 외부 단자(105)는 전도성 물질을 포함하며, 솔더볼의 형상을 가질 수 있다.
하부 반도체칩(120)이 하부 기판(110)의 상면 상에 실장될 수 있다. 하부 반도체칩(120)은 집적회로, 예를 들어, 로직 회로를 포함할 수 있다. 연결 단자들(115)이 하부 기판(110) 및 하부 반도체칩(120) 사이에 제공되어, 하부 반도체칩(120)이 하부 기판(110)과 전기적으로 연결될 수 있다. 연결 단자들(115)은 금속과 같은 전도성 물질을 포함하며, 솔더, 범프, 또는 필라의 형상을 가질 수 있다. 다른 예로, 하부 반도체칩(120)은 본딩와이어(미도시)에 의하여 하부 기판(110)과 전기적으로 연결될 수 있다.
하부 반도체칩(120)은 하부 기판(110)의 제1 측(110a)에 인접하여 배치될 수 있다. 예를 들어, 하부 반도체칩(120) 및 하부 기판(110)의 제1 측(110a) 사이의 간격(A1)은 하부 반도체칩(120) 및 하부 기판(110)의 제2 측(110b) 사이의 간격(A2)보다 짧을 수 있다. 하부 반도체칩(120)은 복수 개의 발열원들(125)을 포함할 수 있다. 하부 반도체칩(120)의 동작 시, 발열원들(125) 중에서 가장 많은 열을 발생하는 것이 핫 스팟(HS)으로 정의될 수 있다. 발열원들(125)은 중앙 처리 장치(CPU), 메모리 인터페이스, 및 범용 직렬 버스(USB) 등과 같은 IP 블럭(IP Block)일 수 있다. IP 블럭은 반도체 직접회로를 구성하기 위해 필요한 기능을 하드웨어 또는 소프트웨어 상태로 정리한 블럭을 의미한다. 도 1a와 같이 평면적 관점에서, 핫 스팟(HS)은 하부 기판(110)의 제1 영역(R1)과 중첩될 수 있다. 핫 스팟(HS)은 하부 반도체칩(120)의 일 측(120a) 및 하부 기판(110)의 제1 측(110a)에 인접하여 배치될 수 있다. 하부 반도체칩(120)의 일 측(120a)은 하부 기판(110)의 제1 측(110a)을 향할 수 있다. 예를 들어, 핫 스팟(HS) 및 하부 기판(110)의 제1 측(110a) 사이의 간격(B1)은 핫 스팟(HS) 및 하부 기판(110)의 제2 측(110b) 사이의 간격(B2)보다 짧을 수 있다. 핫 스팟(HS) 및 하부 반도체칩(120)의 일 측(120a) 사이의 간격은 핫 스팟(HS) 및 하부 반도체칩(120)의 타 측(120b) 사이의 간격보다 짧을 수 있다.
연결부들(150)이 하부 기판(110) 및 상부 기판(210) 사이에 제공될 수 있다. 상부 패키지(200)는 연결부들(150)에 의해 하부 기판(110)과 전기적으로 연결될 수 있다. 하부 반도체칩(120)이 제1 측(110a)에 인접하여 배치됨에 따라, 연결부들(150)은 하부 기판(110)의 상면 상에서, 제2 내지 제4 측들(110b, 110c, 110d) 중에서 적어도 하나에 인접하여 배열될 수 있다. 이 때, 제3 측(110c) 및 제4 측(110d)은 제2 측(110b)에 이웃할 수 있다. 평면적 관점에서 연결부들(150)은 하부 기판(110)의 제2 영역(R2)의 가장자리에 배치되며, 제1 영역(R1)에는 제공되지 않을 수 있다. 연결부들(150)은 하부 반도체칩(120)과 옆으로 이격되며, 하부 반도체칩(120)을 둘러싸을 수 있다. 연결부들(150)은 금속과 같은 전도성 물질을 포함할 수 있다.
하부 몰딩막(130)은 하부 기판(110)의 상면 상에서 연결부들(150) 사이 및 연결단자들(115) 사이를 채울 수 있다. 하부 몰딩막(130)은 에폭시 몰딩 컴파운드(epoxy molding compound)와 같은 절연성 고분자 물질을 포함할 수 있다. 다른 예로, 하부 기판(110) 및 하부 반도체칩(120) 사이에 언더필막(미도시)가 더 제공될 수 있다. 하부 몰딩막(130)은 하부 반도체칩(120)의 상면을 덮지 않아, 하부 반도체칩(120)의 상면이 열방출부(300) 및 공기에 노출될 수 있다.
열방출부(300)가 하부 패키지(100)의 제1 영역(R1) 상에 배치될 수 있다. 예를 들어, 열방출부(300)는 하부 기판(110)의 제1 측(110a)에 인접하여 배치될 수 있다. 열방출부(300)는 상부 반도체칩(220)의 상면을 덮으며, 차례로 적층된 열전달물질(Thermal interface material, TIM)층(310) 및 히트 슬러그(heat slug) (320)를 포함할 수 있다.
도 1a에 도시된 바와 같이 열방출부(300)는 평면적 관점에서 하부 반도체칩(120)의 핫 스팟(HS)과 중첩될 수 있다. 히트 슬러그(320)는 공기보다 열전도율이 큰 물질, 예를 들어, 금속을 포함할 수 있다. 일 예로, 히트 슬러그(320)는 구리를 포함할 수 있는데, 구리는 대략 401W/mk의 열전도율을, 공기는 대략 0.025W/mk의 열전도율을 가질 수 있다. 도 1b에 도시된 바와 같이, 하부 반도체칩(120)의 동작 시, 핫 스팟(HS)에서 발생한 열이 열방출부(300)를 통하여 외부로 빠르게 전달될 수 있다. 열전달물질층(310)은 접착물질(예를 들어, 폴리머) 및/또는 열전도율이 큰 입자(예를 들어, 금속)를 포함할 수 있다. 열전달물질층(310)이 생략된 경우, 하부 반도체칩(120) 및 히트 슬러그(320) 사이의 계면에 공기가 제공될 수 있다. 열전달물질층(310)이 공기보다 높은 열전도율을 가지며, 하부 반도체칩(120) 및 히트 슬러그(320) 사이의 갭을 채울 수 있다. 예를 들어, 열전달물질층(310)은 대략 2W/mk 내지 3W/mk의 열전도율을, 공기는 대략 0.025W/mk의 열전도율을 가질 수 있다. 실시예에 따르면, 하부 반도체칩(120)에서 발생한 열은 열전달물질층(310)에 의해 히트 슬러그(320)로 보다 원활하게 전달할 수 있다. 이에 따라, 하부 반도체칩(120)의 동작 신뢰성이 향상될 수 있다. 열방출부(300)는 상부 패키지(200)와 실질적으로 동일한 높이를 가질 수 있다. 히트 슬러그(320)는 상부 패키지(200)보다 높은 열전도율을 가질 수 있다. 상부 패키지(200)는 히트 슬러그(300)의 상면 상에 배치되지 않을 수 있다. 상부 패키지(200)가 열방출부(300)와 옆으로 이격 배치됨에 따라, 열방출부(300)로 전달된 열은 그 상면을 통해 외부로 용이하게 빠져나갈 수 있다.
상부 패키지(200)가 하부 패키지(100) 상에 배치될 수 있다. 도 1a에 도시된 바와 같이 상부 패키지(200)는 하부 패키지(100)의 제2 영역(R2)과 중첩되며, 제1 영역(R1)과는 중첩되지 않을 수 있다. 상부 패키지(200)가 하부 패키지(100)보다 작은 평면적을 가짐에 따라, 열방출부(300)가 하부 패키지(100)의 제1 영역(R1) 상에 제공될 수 있다. 상부 패키지(200)는 열방출부(300)와 수평적으로 이격 배치될 수 있다. 상부 패키지(200)는 상부 기판(210), 상부 반도체칩(220), 및 상부 몰딩막(230)을 포함할 수 있다. 상부 기판(210)은 인쇄회로기판(PCB)일 수 있다. 상부 반도체칩(220)은 상부 기판(210) 상에 실장될 수 있다. 상부 반도체칩(220)은 집적회로, 예를 들어, 메모리 회로를 포함할 수 있다. 일 예로, 상부 반도체칩(220)은 디램(DRAM) 또는 플래시 메모리를 포함할 수 있다. 상부 반도체칩(220)은 다이 본딩 또는 플립칩 본딩에 의하여 상부 기판(210) 상에 실장될 수 있다. 이와 달리, 상부 반도체칩(220)은 와이어 본딩(미도시)에 의해 상부 기판(210)과 전기적으로 연결될 수 있다. 상부 몰딩막(230)이 상부 기판(210) 상에서 상부 반도체칩(220)을 덮을 수 있다.
하부 반도체칩(120)에서 발생한 열이 상부 반도체칩(220)에 전달되면, 상부 반도체칩(220)의 신뢰성이 저하되거나, 상부 반도체칩(220)의 동작 속도가 감소할 수 있다. 실시예에 따르면, 상부 패키지(200)는 평면적 관점에서, 핫 스팟(HS) 및 열방출부(300)와 중첩되지 않을 수 있다. 히트 슬러그(320)는 상부 패키지(200)보다 높은 열전도율을 가지며, 상부 패키지(200)와 옆으로 이격 배치될 수 있다. 이에 따라, 반도체 패키지(1) 동작 시, 하부 반도체칩(120)의 핫 스팟(HS)에서 발생한 열은 상부 패키지(200)로 전달되지 않을 수 있다. 이에 따라, 상부 반도체칩(220)의 신뢰성이 향상될 수 있다. 더불어, 상부 반도체칩(220)의 종류에 대한 제약이 감소할 수 있다. 예를 들어, 플래시 메모리 칩과 같이 열에 민감한 반도체칩이 상부 반도체칩(220)으로 사용될 수 있다.
도 2a 및 2b는 본 발명의 다른 실시예들에 따른 반도체 패키지들을 도시한 단면도들로, 도 1a의 Ⅰ-Ⅰ' 선을 따라 자른 단면에 대응된다. 이하, 앞서 설명한 바와 중첩되는 내용은 생략한다.
도 2a 및 도 2b를 참조하면, 반도체 패키지(도 2a의 2, 도 2b의 3)는 하부 패키지(100), 상부 패키지(200), 및 열방출부(300)를 포함할 수 있다. 하부 패키지(100)는 앞서 도 1a 및 도 1b에서 설명한 바와 같은 하부 기판(110), 하부 반도체칩(120), 및 하부 몰딩막(130)을 포함할 수 있다. 평면적 관점에서, 열방출부(300)는 하부 패키지(100)의 제1 영역(R1) 상에 제공되어, 하부 반도체칩(120)의 핫 스팟(HS)과 중첩될 수 있다. 상부 패키지(200)는 앞서 도 1a 및 도 1b에서 설명한 바와 같은 상부 기판(210), 상부 반도체칩(220), 및 상부 몰딩막(230)을 포함할 수 있다. 도 1a를 참조하면, 상부 패키지(200)는 핫 스팟(HS)과 평면적 관점에서 중첩되지 않을 수 있다. 열방출부(300)는 하부 패키지(100)의 제1 영역(R1) 및 제2 영역(R2)의 일부 상에 제공될 수 있다.
도 2a를 도 1a와 함께 참조하면, 열전달물질층(310)은 하부 반도체칩(120)의 상면을 덮을 수 있다. 예를 들어, 열전달물질층(310)은 하부 반도체칩(120) 및 히트 슬러그(320) 사이 그리고 하부 반도체칩(120) 및 상부 패키지(200) 사이에 채워질 수 있다. 열전달물질층(310)은 연결부들(150)과 옆으로 이격될 수 있다. 실시예에 따르면, 하부 반도체칩(120)의 제2 영역(R2) 상에 배치된 발열원들(도 1a에서 125)에서 발생한 열이 열전달물질층(310)을 통하여 히트 슬러그(320)로 보다 빠르게 전달될 수 있다. 상부 열전달물질층(315)은 히트 슬러그(320) 및 상부 패키지(200) 사이에 채워질 수 있다. 상부 열전달물질층(315)은 열전달물질층(310)과 연결될 수 있다. 상부 패키지(200)에서 발생한 열이 열전달물질층(310) 및 상부 열전달물질층(315)를 통하여 히트 슬러그(320)로 전달될 수 있다. 다른 예로, 상부 열전달물질층(315)이 생략되고, 상부 패키지(200)는 히트 슬러그(320)와 이격될 수 있다. 또 다른 예로, 열전달물질층(310)은 하부 패키지(100)의 제2 영역(R2) 상에는 제공되지 않으며, 상부 열전달물질층(315)은 하부 반도체칩(120) 및 히트 슬러그(320) 사이의 열전달물질층(310)과 연결될 수 있다.
도 2b를 참조하면, 열전달물질층(310) 및 히트 슬러그(320)는 하부 패키지(100)의 제1 영역(R1) 상에 배치될 수 있다. 열전달물질층(310) 및 히트 슬러그(320)는 제2 영역(R2)의 하부 반도체칩(120) 및 상부 패키지(200) 사이에 제공될 수 있다. 예를 들어, 히트 슬러그(320)는 하부 패키지(100)의 제1 영역(R1) 및 제2 영역(R2)의 하부 반도체칩(120)의 상면을 덮을 수 있다. 열전달물질층(310)은 하부 패키지(100) 및 히트 슬러그(320) 사이에 개재될 수 있다. 열전달물질층(310)의 배치는 앞서 도 2a에서 설명한 바와 동일 또는 유사할 수 있다. 실시예에 따르면, 하부 반도체칩(120)의 핫 스팟(HS) 및 발열원들(125)에서 발생한 열이 열전달물질층(310)을 통하여 히트 슬러그(320)로 보다 빠르게 전달될 수 있다. 상부 패키지(200)는 열방출부(300)와 이격되어, 공극이 상부 패키지(200) 및 열방출부(300) 사이에 제공될 수 있다. 이 경우, 하부 반도체칩(120)의 핫 스팟(HS)에서 발생한 열은 상부 패키지(200)로 전달되지 않을 수 있다. 다른 예로, 열방출부(300) 및 하부 패키지(100) 사이에 상부 열전달물질층(315)이 더 제공되고, 공극이 생략될 수 있다. 이 경우, 상부 패키지(200)에서 발생한 열이 열방출부(300)로 전달될 수 있다.
도 3a는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 도시한 평면도이다. 도 3b는 도 3a를 Ⅰ-Ⅰ' 선을 따라 자른 단면도이다. 이하, 앞서 설명한 바와 중첩되는 내용은 생략한다.
도 3a 및 도 3b를 참조하면, 반도체 패키지(4)는 앞서 도 1a 및 도 1b에서 설명한 바와 같은 하부 패키지(100), 상부 패키지(200), 및 열방출부(300)를 포함할 수 있다. 열방출부(300)는 하부 패키지(100)의 제1 영역(R1) 상에 배치되고, 상부 패키지(200)는 하부 패키지(100)의 제2 영역(R2) 상에 배치될 수 있다. 열방출부(300)는 차례로 적층된 열전달물질층(310) 및 히트 슬러그(320)를 포함할 수 있다.
하부 반도체칩(120)이 제1 측(110a)에 인접하여 배치됨에 따라, 도 1a에 도시된 바와 같이, 하부 기판(110)의 제1 측(110a)에 인접한 상면 상에는 연결부들(150)이 배치되지 않을 수 있다. 예를 들어, 연결부들(150)은 하부 기판(110)의 상면 상에서, 제2 내지 제4 측들(100b, 100c, 110d) 중에서 적어도 하나에 인접하여 배열될 수 있다. 평면적 관점에서 연결부들(150)은 하부 기판(110)의 제2 영역(R2)의 가장자리에 배치되며, 제1 영역(R1)에는 제공되지 않을 수 있다.
인터포저들(201)은 상부 기판(210)의 하면 상에 배치되어, 상부 패키지(200)를 하부 패키지(100)와 전기적으로 연결시킬 수 있다. 인터포저들(201)의 개수는 연결부들(150)의 개수와 다를 수 있다. 예를 들어, 인터포저들(201)의 개수는 연결부들(150)의 개수보다 많을 수 있다. 인터포저들(201)은 평면적 관점에서 연결부들(150)과 중첩되지 않을 수 있다. 인터포저들(201)은 도전성 물질을 포함할 수 있다.
인터포저 기판(400)이 하부 패키지(100) 및 상부 패키지(200) 사이에 개재될 수 있다. 인터포저들(201)은 인터포저 기판(400)을 통하여 연결부들(150)과 전기적으로 연결될 수 있다. 이에 따라, 인터포저들(201) 및 상부 기판(210)의 회로 구성에 대한 제약이 감소할 수 있다. 인터포저들(201)의 개수 및 평면적 배치는 연결부들(150)의 개수 및 평면적 배치로부터 자유로울 수 있다. 예를 들어서, 인터포저들(201)은 제2 영역(R2)의 코어부분 및 제1 영역(R1)에 인접한 제2 영역(R2)의 부분에 배치될 수 있다.
도 4a 내지 도 4c는 본 발명의 다른 실시예들에 따른 반도체 패키지들을 도시한 단면도들로, 도 1a의 Ⅰ-Ⅰ' 선을 따라 자른 단면에 대응된다. 이하, 앞서 설명한 바와 중첩되는 내용은 생략한다.
도 4a를 도 1a와 함께 참조하면, 반도체 패키지(5)는 하부 패키지(100), 상부 패키지(200), 및 열방출부(300)를 포함할 수 있다. 하부 패키지(100), 열방출부(300), 상부 기판(210) 및 상부 몰딩막(230)은 앞서 도 1a 및 도 1b에서 설명한 바와 같을 수 있다.
상부 패키지(200)는 복수개의 반도체칩들, 예를 들어, 제1 상부 반도체칩(221) 및 제2 상부 반도체칩(222)을 포함할 수 있다. 제1 상부 반도체칩(221) 및 제2 상부 반도체칩(222)은 서로 다른 종류의 메모리 칩을 포함할 수 있다. 예를 들어, 제1 상부 반도체칩(221)은 디램(DRAM)칩을 포함하고, 제2 상부 반도체칩(222)은 플래시 (FLASH) 메모리 칩을 포함할 수 있다. 핫 스팟(HS)에서 발생한 열은 열방출부(300)를 통하여 외부로 전달되어, 반도체 패키지(5) 동작 시, 하부 반도체칩(120)의 핫 스팟(HS)에서 발생한 열이 상부 반도체칩들(221, 222)에 전달되지 않을 수 있다. 이에 따라, 열에 민감한 반도체칩이 상부 반도체칩들(221, 222)로 사용될 수 있다. 다른 예로, 제1 상부 반도체칩(221)은 제2 상부 반도체칩(222)과 동종의 메모리 칩을 포함할 수 있다.
도 4b를 도 1a와 함께 참조하면, 반도체 패키지(6)는 하부 패키지(100), 상부 패키지(200), 및 열방출부(300)를 포함할 수 있다. 하부 패키지(100)는 복수개의 반도체칩들, 예를 들어, 제1 하부 반도체칩(121) 및 제2 하부 반도체칩(122)을 포함할 수 있다. 제1 하부 반도체칩(121)은 앞서 도 1a 및 도 1a에서 설명한 하부 반도체칩(120)과 동일 또는 유사한 종류일 수 있다. 일 예로, 제1 하부 반도체칩(121)은 로직 칩일 수 있다. 제2 하부 반도체칩(122)은 하부 기판(110) 상에 실장되며, 제1 하부 반도체칩(121)과 옆으로 배치될 수 있다. 제2 하부 반도체칩(122)은 메모리 칩, 통신 칩, 및 센싱 칩 중에서 어느 하나일 수 있다. 하부 패키지(100) 동작 시, 제1 하부 반도체칩(121)은 제2 하부 반도체칩(122)보다 열이 많이 발생할 수 있다. 예를 들어, 하부 패키지(100) 동작 시, 제1 하부 반도체칩(121)의 핫 스팟(HS)은 제2 하부 반도체칩(122)의 핫 스팟(미도시) 보다 높은 온도를 가질 수 있다. 하부 몰딩막(130) 및 상부 패키지(200)은 핫 스팟(HS)에 대응되는 위치의 하부 반도체칩(120)의 상면을 덮지 않을 수 있다. 이에 따라, 열방출부(300)가 제1 하부 반도체칩(121)의 핫 스팟(HS) 상에 배치되어, 제1 하부 반도체칩(121)의 핫 스팟(HS)에서 발생하는 열이 열방출부(300)로 용이하게 전달될 수 있다. 상부 패키지(200)가 열방출부(300) 상에 제공되지 않아, 열방출부(300)로 전달된 열은 외부로 용이하게 빠져나갈 수 있다.
상부 패키지(200)는 앞서 도 2e의 예에서 설명한 바와 같이, 제1 상부 반도체칩(221) 및 제2 상부 반도체칩(222)을 포함할 수 있다. 상부 반도체칩들(221, 222) 중에서 어느 하나는 하부 반도체칩들(121, 122)보다 전기적 연결이 단순할 수 있다. 이에 따라, 연결부들(150)의 배치 및 개수에 대한 제약이 감소할 수 있다. 그러나, 반도체칩들(221, 222)의 특성은 이에 제한되지 않을 수 있다. 다른 예로, 도 3a 및 도 3b에서 설명한 바와 같은 인터포저 기판(400)이 하부 패키지(100) 및 상부 패키지(200) 사이에 더 제공될 수 있다.
도 4c를 도 1a와 함께 참조하면, 반도체 패키지(7)는 하부 패키지(100), 상부 패키지(200), 및 열방출부(300)를 포함할 수 있다. 하부 패키지(100)는 제1 하부 반도체칩(121) 및 제2 하부 반도체칩(122)을 포함할 수 있다. 도 4b와 달리, 제2 하부 반도체칩(122)은 복수 개로 제공되며, 상부 반도체칩(220)은 동종의 반도체칩을 포함할 수 있다. 다른 예로, 상부 반도체칩(220)은 단수 개로 제공될 수 있다. 제2 하부 반도체칩(122)은 제1 하부 반도체칩(121) 상에 배치될 수 있다. 제1 하부 반도체칩(121)은 로직 칩, 통신 칩, 및 이들이 결합된 칩 중에서 어느 하나를 포함할 수 있다. 제2 하부 반도체칩(122)은 메모리 칩, 통신칩, 및 센싱 칩 중에서 어느 하나를 포함할 수 있다.
열방출부(300)는 차례로 적층된 제1 열전달물질층(311), 제1 히트 슬러그(321), 제2 열전달물질층(312), 및 제2 히트 슬러그(322)를 포함할 수 있다. 제1 히트 슬러그(321)의 상면은 하부 패키지(100)의 상면과 실질적으로 동일한 레벨에 배치될 수 있다. 제1 열전달물질층(311)이 하부 반도체칩(120) 및 제1 히트 슬러그(321) 사이에 개재될 수 있다. 제2 히트 슬러그(322)는 1 히트 슬러그(321) 상에서 상부 패키지(200)와 옆으로 이격배치될 수 있다. 제2 열전달물질층(312)은 제1 및 제2 히트 슬러그들(321, 322) 사이에 개재될 수 있다. 제1 및 제2 히트 슬러그들(321, 322)는 금속과 같은 물질을 포함하여, 공기보다 높은 열전달계수(대략 401W/mK)을 가질 수 있다.
하부 반도체칩들(121, 122) 및 상부 반도체칩들(221, 222)의 종류는 반도체칩들의 특성에 따라 다양하게 조절될 수 있다. 예를 들어, 상부 반도체칩들(221, 222)은 하부 반도체칩(121, 122)보다 전기적 연결이 단순할 수 있다. 이에 따라, 연결부들(150)의 배치가 단순화될 수 있다. 다른 예로, 상부 반도체칩들(221, 222)은 제2 하부 반도체칩들(121, 122)보다 열에 민감할 수 있다. 그러나, 하부 반도체칩들(121, 122) 및 상부 반도체칩들(221, 222)의 특성은 이에 제한되지 않고, 다양할 수 있다.
제2 하부 반도체칩이 제1 하부 반도체칩 상에 배치됨에 따라, 보조 히트 슬러그가 하부 반도체칩 및 히트 슬러그 사이에 더 제공될 수 있다.
이하, 본 발명의 실시예들에 따른 패키지 모듈을 설명한다.
도 5a 내지 도 5c는 실시예들에 따른 패키지 모듈들을 도시한 단면도들이다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 5a를 참조하면, 패키지 모듈(1001)은 패키지 기판(20), 반도체 패키지(10), 제1 전자 소자(11), 및 제2 전자 소자(12)를 포함할 수 있다. 반도체 패키지(10), 제1 전자 소자(11), 및 제2 전자 소자(12)는 패키지 기판(20) 상에 실장될 수 있다. 반도체 패키지(10)는 앞서 도 1a 내지 3c에서 설명한 반도체 패키지들(1, 2, 3, 4) 중에서 어느 하나일 수 있다. 예를 들어, 반도체 패키지(10)는 하부 패키지(100), 하부 패키지(100) 상의 상부 패키지(200), 및 하부 패키지(100) 상에서 상부 패키지(200)와 옆으로 이격 배치된 열방출부(300)를 포함할 수 있다. 상부 패키지(200)가 하부 패키지(100) 상에 적층되지 않은 경우, 상부 패키지(200)는 패키지 기판(20) 상에서 하부 패키지(100)와 옆으로 배치될 수 있다. 실시예에 따르면, 반도체 패키지(10)가 적층된 하부 패키지(100) 및 상부 패키지(200)를 포함함에 따라, 패키지 모듈(1001)이 소형화될 수 있다. 제1 전자 소자(11)는 메모리 칩, 통신칩, 및 센싱 칩 중에서 적어도 하나를 포함할 수 있다. 제2 전자 소자(12)는 메모리 칩과 같은 반도체칩을 포함할 수 있다.
도 5b를 참조하면, 패키지 모듈(1002)은 패키지 기판(20) 상에 실장된 반도체 패키지(10) 및 제1 전자 소자(11)를 포함할 수 있다. 이 경우, 앞서 도 5a에서 설명한 제2 전자 소자(12)가 상기 반도체 패키지(10)에 포함될 수 있다. 반도체 패키지(10)는 앞서 도 4a 및 도 4b에서 설명한 반도체 패키지들(5, 6) 중에서 어느 하나일 수 있다. 예를 들어, 반도체 패키지(10)는 하부 패키지(100), 상부 패키지(200), 및 열방출부(300)를 포함할 수 있다 반도체 패키지(10)는 도 4a와 같이, 복수개의 상부 반도체칩들(221, 222)을 포함할 수 있다. 다른 예로, 반도체 패키지(10)는 도 4b와 같이 복수개의 하부 반도체칩들(121, 122) 및 복수개의 상부 반도체칩들(221, 222)을 포함할 수 있다. 이에 따라, 패키지 기판(20) 상에 실장되는 전자 소자(11) 또는 패키지의 개수가 감소하여, 패키지 모듈(1002)이 더 소형화될 수 있다.
도 5c를 참조하면, 패키지 모듈(1003)은 패키지 기판(20) 상에 실장된 반도체 패키지(10)를 포함할 수 있다. 반도체 패키지(10)은 앞서 도 5c에서 설명한 반도체 패키지(6)일 수 있다. 예를 들어, 반도체 패키지(10)는 하부 패키지(100), 하부 패키지(100) 상의 상부 패키지(200) 및 열방출부(300)를 포함할 수 있다 이 경우, 앞서 도 5b에서 설명한 제1 전자 소자(11)가 반도체 패키지(10)에 포함될 수 있다. 예를 들어, 제1 전자소자(도 5b에서 11)는 별도의 반도체칩의 형태로 반도체 패키지(10) 내에 제공되거나, 제1 하부 반도체칩(121) 내에 내장될 수 있다. 이에 따라, 패키지 모듈(1003)이 더욱 소형화될 수 있다.
<응용예>
도 6a는 본 발명의 실시예에 따른 반도체 패키지를 포함하는 전자 시스템의 예를 보여주는 블럭도이다. 도 6b는 본 발명의 실시예에 따른 반도체 패키지를 포함하는 메모리 카드의 예를 보여주는 블럭도이다.
도 6a를 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명의 실시예들에 따른 반도체 패키지들(1, 2) 중 적어도 어느 하나를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Xpplication Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 전자 시스템(1300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1300)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 6b를 참조하면, 메모리 카드(1400)는 비휘발성 기억 소자(1410) 및 메모리 제어기(1420)를 포함할 수 있다. 상기 비휘발성 기억 소자(1410) 및 상기 메모리 제어기(1420)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 소자(1410)는 본 발명의 실시예들에 따른 반도체 패키지들(1, 2) 중 적어도 어느 하나를 포함할 수 있다. 상기 메모리 제어기(1420)는 호스트(host)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 비휘발성 기억 소자(1410)를 제어할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 하부 기판 및 하부 반도체칩을 포함하고, 제1 영역 및 제2 영역을 갖는 하부 패키지;
    상기 하부 패키지의 상기 제1 영역 상에 제공되며, 상기 하부 반도체칩의 일부를 덮는 열방출부;
    상기 하부 패키지의 상기 제2 영역 상에 제공되고, 상부 반도체칩을 포함하는 상부 패키지; 및
    상기 하부 패키지의 상기 제2 영역의 상기 하부 기판 상에 배치되고, 상기 상부 패키지를 상기 하부 기판과 전기적으로 연결시키는 연결부를 포함하되,
    상기 제1 영역은 상기 하부 기판의 제1 측과 인접하며, 상기 제2 영역은 상기 제1 측과 대향되는 제2 측과 인접하고,
    상기 하부 반도체칩은 상기 제1 영역의 적어도 일부 및 상기 제2 영역의 적어도 일부와 수직적으로 중첩되고,
    상기 열방출부는 상기 하부 반도체칩의 상면의 제1 부분을 덮되, 상기 하부 반도체칩의 상기 상면의 제2 부분을 노출시키고,
    상기 상부 패키지는 평면적 관점에서 상기 제1 영역과 옆으로 이격 배치되고,
    상기 연결부의 상면은 상기 상부 패키지의 하면과 동일하거나 더 낮은 레벨에 제공되고,
    상기 연결부는 상기 하부 기판의 상기 제1 영역과 평면적 관점에서 이격되는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 상부 패키지는 상기 제1 영역과 평면적 관점에서 중첩되지 않는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 하부 반도체칩은 그 내부에 핫 스팟을 포함하고,
    상기 핫 스팟은 상기 제1 영역 상에 배치되며, 평면적 관점에서 상기 열방출부와 중첩되는 반도체 패키지.
  4. 제3 항에 있어서,
    상기 핫 스팟은 상기 하부 반도체칩의 일 측과 인접하여 배치되며, 상기 일 측은 상기 하부 기판의 상기 제1 측을 향하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 하부 패키지의 상기 제2 영역 상에서, 상기 하부 패키지 및 상기 상부 패키지 사이에 제공되는 인터포저 기판을 더 포함하는 반도체 패키지.
  6. 제5 항에 있어서,
    상기 인터포저 기판 및 상기 상부 패키지 사이에 제공되는 인터포저들을 더 포함하되,
    상기 연결부는 상기 하부 기판 및 상기 인터포저 기판 사이에 제공되며, 상기 상부 패키지는 상기 인터포저들 및 상기 인터포저 기판을 통해 상기 연결부와 전기적으로 연결되고,
    평면적 관점에서, 상기 인터포저들의 배치는 상기 연결부들의 배치와 다른 반도체 패키지.
  7. 제 1항에 있어서,
    상기 연결부들은 상기 제1 영역 상에 제공되지 않는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 하부 반도체칩은 제1 하부 반도체칩 및 상기 제1 하부 반도체칩과 다른 종류의 제2 하부 반도체칩을 포함하는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 상부 패키지는 상부 기판을 더 포함하고,
    상기 상부 반도체칩은 복수개로 제공되며, 상기 상부 기판 상에 실장된 반도체 패키지.
  10. 제1 항에 있어서,
    상기 열방출부는:
    상기 하부 반도체칩 상의 히트 슬러그; 및
    상기 하부 반도체칩 및 상기 히트 슬러그 사이를 채우는 열전달물질층을 포함하는 반도체 패키지.
  11. 하부 기판 및 하부 반도체칩을 포함하는 하부 패키지;
    상기 하부 반도체칩의 상면 상에 배치되고, 상기 하부 반도체칩의 상기 상면의 일부를 노출시키는 상부 패키지; 및
    상기 하부 기판의 제1 측에 인접하고, 상기 하부 반도체칩의 노출된 상기 상면의 상기 일부 상에 배치되는 열방출부를 포함하고,
    상기 상부 패키지는 상부 반도체칩 및 상기 상부 반도체칩을 덮는 상부 몰딩막을 포함하고,
    상기 열방출부 및 상기 상부 몰딩막은 서로 옆으로 배치된 반도체 패키지.
  12. 제11 항에 있어서,
    상기 하부 반도체칩은 그 내부에 핫 스팟을 포함하되,
    상기 열방출부는 상기 핫 스팟과 평면적 관점에서 중첩되는 반도체 패키지.
  13. 제11 항에 있어서,
    상기 하부 반도체칩 및 상기 하부 기판의 상기 제1 측 사이의 간격은 상기 하부 반도체칩 및 상기 하부 기판의 제2 측 사이의 거리보다 짧고, 상기 제2 측은 상기 제1 측과 대향되는 반도체 패키지.
  14. 제11 항에 있어서,
    상기 열방출부는 상기 상부 패키지보다 높은 열전도율을 갖는 반도체 패키지.
  15. 제11 항에 있어서,
    상기 하부 패키지는 상기 하부 기판 상에서 상기 하부 반도체칩의 측면들을 덮는 하부 몰딩막을 더 포함하되,
    상기 하부 몰딩막은 상기 하부 반도체칩의 상면을 노출시키는 반도체 패키지.
  16. 제11 항에 있어서,
    상기 열방출부는:
    상기 하부 반도체칩 상의 히트 슬러그; 및
    상기 하부 반도체칩 및 상기 히트 슬러그 사이 그리고 상기 하부 반도체칩 및 상기 상부 패키지 사이를 채우는 열전달물질층을 포함하는 반도체 패키지.
  17. 제11 항에 있어서,
    상기 열방출부 및 상기 상부 패키지 사이의 갭 영역을 채우는 상부 열전달물질층을 더 포함하는 반도체 패키지.
  18. 핫 스팟 영역을 갖는 하부 패키지;
    상기 하부 패키지의 상기 핫 스팟 영역 상에 배치되는 열 방출부; 및
    상기 하부 패키지 상에서 상기 핫 스팟 영역과 옆으로 이격 배치된 상부 패키지를 포함하고,
    상기 하부 패키지는 하부 기판 및 상기 하부 기판 상에 실장된 하부 반도체칩을 포함하고,
    상기 열방출부는 상기 하부 반도체칩의 상면의 제1 부분을 덮고, 상기 하부 반도체칩의 상기 상면의 제2 부분과 이격되고,
    상기 상부 패키지는 상기 하부 반도체칩의 상기 상면의 상기 제2 부분 상에 배치되고, 상부 기판 및 상기 상부 기판 상에 실장된 상부 반도체칩을 포함하고,
    상기 열방출부 및 상기 상부 기판은 서로 옆으로 배치된 반도체 패키지.
  19. 제18 항에 있어서,
    상기 핫 스팟 영역은 상기 하부 반도체칩 내에서, 상기 하부 기판의 제1 측에 인접하여 배치되는 반도체 패키지.
  20. 제18 항에 있어서.
    상기 하부 반도체칩은 복수개로 제공되고,
    상기 상부 반도체칩은 복수개로 제공되는 반도체 패키지.
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