JP7161069B1 - 記憶装置及び記憶装置モジュール - Google Patents

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Abstract

記憶装置は、第１面と、第１面の反対側の第２面と、多層配線層とを有する配線基板と、配線基板内に埋め込まれると共に、多層配線層と接続された複数の電極パッドが配置された第１素子面と、第１素子面の反対側の第２素子面とを有する制御素子と、配線基板の第１面における制御素子と重なる領域に配置された第１放熱部材と、制御素子の第２素子面と対向し、配線基板の第２面から露出する放熱構造と、配線基板の第１面における制御素子と重ならない領域に配置され、多層配線層と接続された少なくとも１つのメモリ素子とを備える。多層配線層は、制御素子と、メモリ素子または外部接続端子とを電気的に接続する信号パターンと、制御素子と第１放熱部材との間の放熱経路を形成する放熱導体パターンとを有する。

Description

本発明は、記憶装置及び記憶装置モジュールに関する。
ＳＳＤ（Solid State Drive）は、ＮＡＮＤ型メモリ素子と、このメモリ素子を制御する制御素子（コントローラ）とを配線基板上に実装した構成を有する。近年の記憶容量の大容量化や高速動作化の進展により制御素子の高性能化が進み、発熱量も増大している。この制御素子の熱によりメモリ素子の温度も上昇すると、メモリ素子の動作速度（書き込み速度や読み込み速度）を落とさなければならない場合がある。
特許第５７６７３３８号公報 特許第６５８４２５８号公報
本発明は、制御素子の放熱性を高めた記憶装置及び記憶装置モジュールを提供することを目的とする。
本発明の一態様によれば、記憶装置は、第１面と、前記第１面の反対側の第２面と、多層配線層とを有する配線基板と、前記配線基板内に埋め込まれると共に、前記多層配線層と接続された複数の電極パッドが配置された第１素子面と、前記第１素子面の反対側の第２素子面とを有する制御素子と、前記配線基板の前記第１面における前記制御素子と重なる領域に配置された第１放熱部材と、前記制御素子の前記第２素子面と対向し、前記配線基板の前記第２面から露出する放熱構造と、前記配線基板の前記第１面における前記制御素子と重ならない領域に配置され、前記多層配線層と接続された少なくとも１つのメモリ素子と、を備える。前記多層配線層は、前記制御素子と、前記メモリ素子または外部接続端子とを電気的に接続する信号パターンと、前記制御素子と前記第１放熱部材との間の放熱経路を形成する放熱導体パターンとを有する。
第１実施形態の記憶装置の模式断面図である。 第１実施形態の記憶装置における制御素子及び第１放熱部材が配置された部分の詳細な模式断面図である。 第１実施形態の記憶装置における配線基板の配線層の模式平面図である。 第１実施形態の記憶装置における配線基板の配線層の模式平面図である。 第１実施形態の記憶装置における配線基板の配線層の模式平面図である。 第１実施形態の記憶装置における配線基板の配線層の模式平面図である。 第１実施形態の記憶装置における制御素子の第１素子面の模式平面図である。 第１実施形態の記憶装置における制御素子の第２素子面の模式平面図である。 第１実施形態の記憶装置における放熱構造の模式平面図である。 第１実施形態の記憶装置における放熱構造の模式平面図である。 第１実施形態の記憶装置における放熱構造の模式平面図である。 第１実施形態の記憶装置における制御素子の第１素子面の模式平面図である。 第１実施形態の記憶装置における制御素子の第１素子面の模式平面図である。 第２実施形態の記憶装置の模式断面図である。 第３実施形態の記憶装置の模式断面図である。 第４実施形態の記憶装置モジュールの模式上面図である。 第５実施形態の記憶装置の模式断面図である。 第６実施形態の記憶装置モジュールの模式上面図である。
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ構成には同じ符号を付している。
［第１実施形態］
図１は、第１実施形態の記憶装置１の模式断面図である。
記憶装置１は、配線基板１０と、制御素子２０と、少なくとも１つのメモリ素子４０と、第１放熱部材３１と、放熱構造３２とを備える。なお、図示はしていないが、接続コネクタ、チップコンデンサー等が配線基板１０には搭載されている。例えば、接続コネクタは、外部回路と電気的に接続される外部接続端子として機能する。
配線基板１０は、第１面１１と、第１面１１の反対側の第２面１２と、多層配線層５０と、絶縁層１３とを有する。多層配線層５０は、金属層であり、例えば銅からなる。多層配線層５０の層間に絶縁層１３が設けられている。絶縁層１３は、例えばエポキシ樹脂からなる樹脂層である。
制御素子２０は、配線基板１０内に埋め込まれている。制御素子２０は、例えば樹脂モールドされていないシリコンチップ半導体素子であり、数百の電極パッドが配された第１素子面２１と、第１素子面２１の反対側の第２素子面２２とを有する。第１素子面２１は配線基板１０の第１面１１側に向けられ、第２素子面２２は配線基板１０の第２面１２側に向けられている。制御素子２０の側面は、配線基板１０の絶縁層１３で覆われている。
図７は、制御素子２０の第１素子面２１の模式平面図である。
制御素子２０には、メモリ素子４０の読み出し/書き込みを制御するための集積回路が形成されている。第１素子面２１には、集積回路と電気的に接続された複数の電極パッド５４ａ、５４ｂ、５４ｃが配置されている。電極パッド５４ａ、５４ｂ、５４ｃは、配線基板１０の多層配線層５０と電気的に接続されている。
制御素子２０の電極パッドは、図７において"PW"が付された複数の電源パッド５４ａと、図７において"GND"が付された複数のグランドパッド５４ｂとを含む。電源パッド５４ａには電源電位が与えられ、グランドパッド５４ｂにはグランド電位が与えられる。電極パッドは、さらに複数の信号パッド５４ｃを含む。信号パッド５４ｃを通じて、制御素子２０とメモリ素子４０との間、および／または制御素子２０と外部からの入力信号が入力される外部接続端子との間で各種信号がやりとりされる。
図１に示すように、配線基板１０の第１面１１における制御素子２０と重なる領域に、第１放熱部材３１が配置されている。例えば、第１放熱部材３１は、複数のフィンを有する金属部材である。第１放熱部材３１の上面３１ａ及び側面３１ｂ、３１ｃは、第１面１１上で配線基板１０から露出している。第１放熱部材３１の下面は、多層配線層５０を介して、制御素子２０の第１素子面２１に対向している。第１放熱部材３１の高さは、メモリ素子４０の高さよりも高い。
制御素子２０の第２素子面２２に対向して、放熱構造３２が配置されている。放熱構造３２における第２素子面２２と対向する面の反対側の面は、配線基板１０の第２面１２から露出している。
配線基板１０の第１面１１における制御素子２０と重ならない領域に複数のメモリ素子４０が配置されている。第１放熱部材３１からメモリ素子４０に向かう第１方向は、制御素子２０から第１放熱部材３１に向かう第２方向に対して直交している。また、制御素子２０からメモリ素子４０に向かう第３方向は、上記第１方向及び第２方向に対して傾いている。
メモリ素子４０は、基板４２上に積層された複数のメモリチップ４１を樹脂４４で封止したパッケージ構造を有する。メモリチップ４１は、例えばＮＡＮＤ型メモリである。メモリチップ４１と、基板４２に形成された配線層とを、金属ワイヤ４５が電気的に接続している。樹脂４４は、複数のメモリチップ４１及び金属ワイヤ４５を覆っている。基板４２の裏面には、基板４２の配線層と電気的に接続された複数の端子（例えばはんだボール）４３が配置されている。端子４３は、配線基板１０の多層配線層５０と電気的に接続されている。このメモリ素子４０は、約８０℃を超えると書き込み/読み出しの動作速度を低下させ、動作品質を維持すべくパフォーマンスを落としながら高温でも動作することができる。
図２は、記憶装置１における制御素子２０及び第１放熱部材３１が配置された部分の詳細な模式断面図である。
制御素子２０の第１素子面２１と第１放熱部材３１との間に、例えば３層の配線層（導体パターンＬ１ａ～ｂ、Ｌ２ａ～ｃ、Ｌ３ａ～ｃ）が設けられている。各配線層は複数のビアを介して層間接続されている。なお、制御素子２０と第１放熱部材３１との間の配線層の層数はこれに限らず、２層または４層以上であってもよい。
多層配線層５０は、制御素子２０とメモリ素子４０とを電気的に接続する信号パターンＬ２ｃ、Ｌ３ｃと、制御素子２０と第１放熱部材３１とを熱的に接続する放熱導体パターンＬ１ａ、Ｌ１ｂ、Ｌ２ａ、Ｌ２ｂ、Ｌ３ａ、Ｌ３ｂとを有する。放熱導体パターンＬ１ａ、Ｌ１ｂ、Ｌ２ａ、Ｌ２ｂ、Ｌ３ａ、Ｌ３ｂは、制御素子２０と第１放熱部材３１との間の放熱経路を形成する。
図３は、配線基板１０の第１面１１側の最上層の配線層の模式平面図である。最上層の配線層は、第１電源パターンＬ１ａと第１グランドパターンＬ１ｂとを含む。第１電源パターンＬ１ａは、電源電位が与えられる電源パターンと、第１放熱部材３１と熱的に接続される放熱導体パターンとを兼ねる。第１グランドパターンＬ１ｂは、グランド電位が与えられるグランドパターンと、第１放熱部材３１と熱的に接続される放熱導体パターンとを兼ねる。
第１電源パターンＬ１ａの幅及び第１グランドパターンＬ１ｂの幅は、信号パターンの幅よりも広く、第１電源パターンＬ１ａ及び第１グランドパターンＬ１ｂは板状に形成されている。
図２に示すように、第１電源パターンＬ１ａ上及び第１グランドパターンＬ１ｂ上に第１放熱部材３１が設けられている。第１電源パターンＬ１ａと第１放熱部材３１との間、及び第１グランドパターンＬ１ｂと第１放熱部材３１との間に、熱伝導性の絶縁部材１４が設けられている。
最表層の信号パターンは、絶縁保護膜（ソルダレジスト）１５に覆われている。
図４は、図３に示す配線層の下の層の配線層の模式平面図である。図４に示す層には、第２電源パターンＬ２ａ、第２グランドパターンＬ２ｂ、及び第２信号パターンＬ２ｃが設けられている。
第２信号パターンＬ２ｃは、複数のライン状に形成されている。第２信号パターンＬ２ｃは、制御素子２０の信号パッド５４ｃと、メモリ素子４０および／または外部からの入力信号が入力される外部接続端子とを電気的に接続している。
第２電源パターンＬ２ａは、第２信号パターンＬ２ｃよりも幅が広い板状に形成され、メモリ素子４０が配置された領域にも延びている。第２電源パターンＬ２ａは、複数のビア５１ａを介して、第１電源パターンＬ１ａと電気的に接続されている。第２電源パターンＬ２ａは、電源パターンと、放熱導体パターンとを兼ねる。
第２グランドパターンＬ２ｂは、複数の島状に形成されている。それぞれの第２グランドパターンＬ２ｂは、ビア５１ｂを介して、第１グランドパターンＬ１ｂと電気的に接続されている。第２グランドパターンＬ２ｂは、グランドパターンと、放熱導体パターンとを兼ねる。
図５及び図６は、図４に示す配線層の下の層の配線層の模式平面図である。図５及び図６に示す層には、第３電源パターンＬ３ａ、第３グランドパターンＬ３ｂ、及び第３信号パターンＬ３ｃが設けられている。
第３信号パターンＬ３ｃは、複数のライン状に形成されている。第３信号パターンＬ３ｃは、制御素子２０の信号パッド５４ｃと、メモリ素子４０および／または外部からの入力信号が入力される外部接続端子とを電気的に接続している。
第３電源パターンＬ３ａは、第３信号パターンＬ３ｃよりも幅が広い板状に形成されている。第３電源パターンＬ３ａは、複数のビア５２ａを介して、第２電源パターンＬ２ａと電気的に接続されている。第３電源パターンＬ３ａは、電源パターンと、放熱導体パターンとを兼ねる。
第３グランドパターンＬ３ｂは、第３信号パターンＬ３ｃよりも幅が広い板状に形成されている。第３グランドパターンＬ３ｂは、ビア５２ｂを介して、第２グランドパターンＬ２ｂと電気的に接続されている。第３グランドパターンＬ３ｂは、グランドパターンと、放熱導体パターンとを兼ねる。第３グランドパターンＬ３ｂの一部は、ライン状に形成され、メモリ素子４０が配置された領域にも延びている。
第３電源パターンＬ３ａ、第３グランドパターンＬ３ｂ、及び第３信号パターンＬ３ｃが設けられた層の下に、図７に示す制御素子２０の第１素子面２１が位置する。第３電源パターンＬ３ａ、第３グランドパターンＬ３ｂ、及び第３信号パターンＬ３ｃは、それぞれ、図６において破線で示すビア５３ａ、ビア５３ｂ、及びビア５３ｃを介して、制御素子２０の電極パッドと接続されている。
第３電源パターンＬ３ａは、ビア５３ａを介して、制御素子２０の電源パッド５４ａと電気的に接続されている。第３グランドパターンＬ３ｂは、ビア５３ｂを介して、制御素子２０のグランドパッド５４ｂと電気的に接続されている。第３信号パターンＬ３ｃは、ビア５３ｃを介して、制御素子２０の信号パッド５４ｃと電気的に接続されている。異なる層の信号パターン間はビアで電気的に接続されている。
制御素子２０が発する熱は、電源パターンＬ３ａ、Ｌ２ａ、Ｌ１ａ、グランドパターンＬ３ｂ、Ｌ２ｂ、Ｌ１ｂ、ビア５３ａ、５２ａ、５１ａ、５３ｂ、５２ｂ、５１ｂ、及び熱伝導性の絶縁部材１４を介して、第１放熱部材３１に伝達し、第１放熱部材３１から記憶装置１の外部に放熱される。
なお、電源パターンのみによって、制御素子２０と第１放熱部材３１とを熱的に接続してもよい。または、グランドパターンのみによって、制御素子２０と第１放熱部材３１とを熱的に接続してもよい。この場合、グランドパターンは、絶縁部材を介さずに、第１放熱部材３１と接続させることができる。
一方で、図２に示すように、制御素子２０の第２素子面２２には、放熱構造３２が形成されている。放熱構造３２は、例えば、複数の金属層６０、Ｌ４、Ｌ５、Ｌ５と、これら金属層間を接続する複数のヒートビア６１、６２、６３とを含む。金属層及びヒートビアは、多層配線層５０と同様の材料（例えば銅）からなる。
図８は、制御素子２０の第２素子面２２の模式平面図である。
制御素子２０の第２素子面２２には電極パッドが配置されず、例えばシリコンの表面が全面に広がっている。その第２素子面２２に第１金属層６０が設けられている。第１金属層６０は、制御素子２０の集積回路とは電気的に接続されていない。第１金属層６０は、第２素子面２２の全面を覆っている。
第１金属層６０には複数の第１ヒートビア６１が接続されている。複数の第１ヒートビア６１の数は、制御素子２０の第１素子面２１に配置された電極パッドの数よりが多い。第１ヒートビア６１は、放熱パスとして機能する。第１ヒートビア６１は、制御素子２０の集積回路との電気的接続を考慮せずに配置できる。そのため、第１素子面２１に配置される電極パッドよりも数が多い第１ヒートビア６１により、第２素子面２２側からの放熱性を高めることができる。
図９は、第１金属層６０の下の第２金属層Ｌ４の模式平面図である。第２金属層Ｌ４は、配線基板１０の絶縁層１３内を、制御素子２０の第２素子面２２よりも広い面積で広がっている。第２金属層Ｌ４は、前述した複数の第１ヒートビア６１によって、第１金属層６０と接続されている。
また、第２金属層Ｌ４における第１金属層６０と接続された面の反対側の面には、複数の第２ヒートビア６２が接続されている。
図１０は、第２金属層Ｌ４の下の第３金属層Ｌ５の模式平面図である。第３金属層Ｌ５は、配線基板１０の絶縁層１３内を、制御素子２０の第２素子面２２よりも広い面積で広がっている。第３金属層Ｌ５は、前述した複数の第２ヒートビア６２によって、第２金属層Ｌ４と接続されている。
第２金属層Ｌ４の面積及び第３金属層Ｌ５の面積を制御素子２０の第２素子面２２よりも広くしているため、これらを接続する第２ヒートビア６２の数を、制御素子２０の第２素子面２２と接続する第１ヒートビア６１よりも多くすることができる。これにより、放熱パスを多くして、放熱性を高めることができる。
図１１は、第３金属層Ｌ５の下の第４金属層Ｌ６の模式平面図である。第４金属層Ｌ６は、配線基板１０の絶縁層１３内を、制御素子２０の第２素子面２２よりも広い面積で広がっている。第４金属層Ｌ６は、複数の第３ヒートビア６３によって、第３金属層Ｌ５と接続されている。
第３金属層Ｌ５の面積及び第４金属層Ｌ６の面積を制御素子２０の第２素子面２２よりも広くしているため、これらを接続する第３ヒートビア６３の数を、制御素子２０の第２素子面２２と接続する第１ヒートビア６１よりも多くすることができる。これにより、放熱パスを多くして、放熱性を高めることができる。
図２に示すように、配線基板１０の第２面１２側には絶縁保護膜（ソルダレジスト）１６が形成され、第４金属層Ｌ６の表面は保護膜１６から露出している。
制御素子２０が発する熱は、金属層６０、Ｌ４、Ｌ５、Ｌ６、ヒートビア６１～６３を介して、記憶装置１の外部に放熱される。なお、放熱構造３２に含まれる金属層の層数は、図２に示す層数に限らない。
本発明の実施形態によれば、制御素子２０を配線基板１０内に埋め込むことで、制御素子２０の両面（第１素子面２１及び第２素子面２２）のそれぞれを第１放熱部材３１と放熱構造３２に、配線基板１０の両面への放熱経路を形成するように接続させることができる。したがって、制御素子２０が発する熱を、両面から第１放熱部材３１と放熱構造３２を通じて効率的に放熱することができる。また、制御素子２０から第１放熱部材３１及び放熱構造３２への放熱経路に、メモリ素子４０が位置しない。このような本実施形態によれば、制御素子２０の熱がメモリ素子４０に伝達することを抑制できる。これにより、メモリ素子４０が、書き込み速度や読み込み速度の低下をまねき得る温度（例えば８０℃以上）に上昇するのを抑制することができる。
図１２及び図１３に示す例によれば、制御素子２０の第１素子面２１に、制御素子２０の回路、電極パッド、及び配線基板１０の信号パターンとは接続されず、配線基板１０の放熱導体パターンを介して第１放熱部材３１と接続された金属パターン７１、７２が形成されている。
図１２に示す例では、制御素子２０の第１素子面２１における複数の電極パッド５４ａ、５４ｂ、５４ｃが配置された領域を囲むヒートリング７１が形成されている。ヒートリング７１は、例えば銅からなる。
図１３に示す例では、制御素子２０の第１素子面２１における複数の電極パッド５４ａ、５４ｂ、５４ｃ以外の領域にヒートプレーン７２が形成されている。ヒートプレーン７２に複数の開口が形成され、その開口に電極パッド５４ａ、５４ｂ、５４ｃが位置する。ヒートプレーン７２は、例えば銅からなる。
制御素子２０の第１素子面２１に電極パッド５４ａ、５４ｂ、５４ｃ以外の金属パターン７１、７２を形成し、この金属パターン７１、７２を配線基板１０の放熱導体パターンを介して第１放熱部材３１と接続させることで、制御素子２０の第１素子面２１側の放熱性をさらに高めることができる。
［第２実施形態］
図１４は、第２実施形態の記憶装置２の模式断面図である。
第２実施形態の記憶装置２は、制御素子２０の第２素子面２２側の放熱構造として、第２素子面２２に接続された第２放熱部材１３２を備える。第２放熱部材１３２は、例えば、半田ペースト１３４によって第２素子面２２に接合される。第２放熱部材１３２は、例えば銅からなる金属体である。第２放熱部材１３２は、配線基板１０の絶縁層１３内に埋め込まれ、一方の面は制御素子２０の第２素子面２２に接し、他方の面は配線基板１０の第２面１２から露出している。第２放熱部材１３２は、コイン形状の銅でも良い。
［第３実施形態］
図１５は、第３実施形態の記憶装置３の模式断面図である。
第３実施形態の記憶装置３では、メモリ素子１４０の複数のメモリチップ４１を配線基板１０の第１面１１上に、基板等を介さずに直接積層している。そして、配線基板１０の第１面１１上には、複数のメモリチップ４１及び金属ワイヤ４５を覆う樹脂部材１５０が設けられている。
樹脂部材１５０は、第１放熱部材３１の側面３１ｂ、３１ｃを覆っている。第１放熱部材３１の表面３１ａ（配線基板１０の第１面１１に対向する面の反対側の面）は樹脂部材１５０から露出している。なお、第１放熱部材３１の側面３１ｂ、３１ｃも樹脂部材１５０から露出させてもよい。
［第４実施形態］
図１６は、第４実施形態の記憶装置モジュール４の模式上面図である。
この記憶装置モジュール４は、前述した第１実施形態の複数の記憶装置１と、冷却部材１００とを備える。なお、記憶装置モジュール４が備える複数の記憶装置は、第２または第３実施形態の構成であってもよい。
複数の記憶装置１は、図１６において横方向に並べられ、例えばデータセンター向けの大容量で複数のＳＳＤ搭載のメモリーストレージを構成する。隣り合う配線基板１０同士において、一方の配線基板１０の第１面１１を他方の配線基板１０の第２面１２に対向させている。
図１６において紙面奥行き方向にモジュール基板が設けられている。各配線基板１０の紙面奥行き方向にコネクタが設けられ、そのコネクタがモジュール基板のソケットに差し込まれる。
複数の記憶装置１は、隣り合う記憶装置１における一方の記憶装置１の放熱構造３２の配線基板１０から露出する面３２ａに、他方の記憶装置１の第１放熱部材３１の表面３１ａを接続させて並べられている。
冷却部材１００は、複数の記憶装置１が並ぶ方向に沿って延び、各記憶装置１の第１放熱部材３１の側面３１ｃ（モジュール基板に差し込まれた側の反対側の面）に接続している。冷却部材１００は、例えば、ヒートシンク等の金属部材、ファン等の空冷装置、水冷装置、ガス冷装置またはこれらの組み合わせを含む。
本実施形態によれば、各記憶装置１の両面の放熱部材３１、３２が他の記憶装置１の放熱部材３１および放熱構造３２と連続して接触することにより、より大きな金属体を構成し、この金属体の全体をカバーするように冷却部材１００を接続するので、モジュール全体で非常に高い放熱性が得られる。
以上説明した各実施形態において、メモリ素子４０、１４０を配線基板１０の第２面１２に実装せず、第１放熱部材３１の実装面と同じ第１面１１に実装することで、記憶装置及び記憶装置モジュール全体の厚さを薄くすることができる。
配線基板１０の第２面１２においてメモリ素子４０と重なる領域に、他の素子やさらなるメモリ素子を実装してもよい。また、図１、図１４、図１５に示すように、配線基板１０の第２面１２側において、多層配線層１５０をメモリ素子４０と重なる領域に形成してもよい。多層配線層１５０は、例えば、ＩＶＨ（interstitial via hole）を介して、第１面１１側の多層配線層５０と電気的に接続される。
［第５実施形態］
図１７は、第５実施形態の記憶装置５の模式断面図である。
第５実施形態の記憶装置５における、制御素子２０の第２素子面２２側の放熱構造１３０は、図１４に示す第２実施形態と同様、第２素子面２２に接続された第２放熱部材１３２を備える。さらに、放熱構造１３０は、第２放熱部材１３２における配線基板１０の第２面１２から露出する面１３２ａに接続された第３放熱部材１３３を備える。第３放熱部材１３３は、配線基板１０の第２面１２側において配線基板１０の外部に露出し、配線基板１０に埋め込まれた第２放熱部材１３２よりも厚くすることができる。第３放熱部材１３３は、例えば複数のフィンを有する金属部材である。
また、第５実施形態の記憶装置５は両面実装構造を有する。配線基板１０の第２面１２においてメモリ素子４０と重なる領域に、他のメモリ素子２４０が実装されている。メモリ素子２４０は、例えばＤＲＡＭチップ２４１を含む。
また、配線基板１０の第２面１２においてメモリ素子４０と重なる領域に、例えば抵抗やコンデンサなどの受動素子２５０や、第１面１１に実装されたメモリ素子４０と同じメモリ素子４０を実装することもできる。配線基板１０の第２面１２から突出する第３放熱部材１３３の高さは、メモリ素子４０の高さ、メモリ素子２４０の高さ、及び受動素子２５０の高さよりも高い。
配線基板１０の第２面１２側に、制御素子２０と電気的に接続された多層配線層１５０が形成されている。また、多層配線層１５０は、例えばＩＶＨを介して、第１面１１側の多層配線層５０と電気的に接続されている。第２面１２に実装されたメモリ素子２４０、受動素子２５０、及びメモリ素子４０は、多層配線層１５０と電気的に接続される。
［第６実施形態］
図１８は、第６実施形態の記憶装置モジュール６の模式上面図である。
この記憶装置モジュール６は、上記第５実施形態の複数の記憶装置５と、冷却部材１００とを備える。
複数の記憶装置５は、図１８において横方向に並べられ、例えばデータセンター向けの大容量で複数のＳＳＤ搭載のメモリーストレージを構成する。隣り合う配線基板１０同士において、一方の配線基板１０の第１面１１を他方の配線基板１０の第２面１２に対向させている。
図１８において紙面奥行き方向にモジュール基板が設けられている。各配線基板１０の紙面奥行き方向にコネクタが設けられ、そのコネクタがモジュール基板のソケットに差し込まれる。
複数の記憶装置５は、隣り合う記憶装置５における一方の記憶装置５の第３放熱部材１３３に、他方の記憶装置５の第１放熱部材３１を接続させて並べられている。
冷却部材１００は、複数の記憶装置５が並ぶ方向に沿って延び、各記憶装置５の第１放熱部材３１の側面３１ｃ及び第３放熱部材１３３の側面１３３ｃに接続している。冷却部材１００は、例えば、ヒートシンク等の金属部材、ファン等の空冷装置、水冷装置、ガス冷装置またはこれらの組み合わせを含む。
本実施形態によれば、各記憶装置５の両面の放熱部材３１、１３３が他の記憶装置５の放熱部材３１、１３３と連続して接触することにより、より大きな金属体を構成し、この金属体の全体をカバーするように冷却部材１００を接続するので、モジュール全体で非常に高い放熱性が得られる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、請求の範囲に記載された発明とその均等の範囲に含まれる。
１～３,５…記憶装置、４,６…記憶装置モジュール、１０…配線基板、１１…第１面、１２…第２面、１３…絶縁層、２０…制御素子、２１…第１素子面、２２…第２素子面、３１…第１放熱部材、３２,１３０…放熱構造、４０…メモリ素子、５０…多層配線層、１００…冷却部材、１３２…第２放熱部材、１３３…第３放熱部材

Claims (9)

  1. 第１面と、前記第１面の反対側の第２面と、多層配線層とを有する配線基板と、
    前記配線基板内に埋め込まれると共に、前記多層配線層と接続された複数の電極パッドが配置された第１素子面と、前記第１素子面の反対側の第２素子面とを有する制御素子と、
    前記配線基板の前記第１面における前記制御素子と重なる領域に配置された第１放熱部材と、
    前記制御素子の前記第２素子面と対向し、前記配線基板の前記第２面から露出する放熱構造と、
    前記配線基板の前記第１面における前記制御素子と重ならない領域に配置され、前記多層配線層と接続された少なくとも１つのメモリ素子と、
    を備え、
    前記多層配線層は、前記制御素子と、前記メモリ素子または外部接続端子とを電気的に接続する信号パターンと、前記制御素子と前記第１放熱部材との間の放熱経路を形成する放熱導体パターンとを有する記憶装置。
  2. 前記配線基板の前記第２面における前記制御素子と重ならない領域に、前記多層配線層と接続された少なくとも１つのメモリ素子がさらに配置された請求項１に記載の記憶装置。
  3. 前記放熱構造は、前記配線基板の前記第２面から突出する第３放熱部材を含む請求項２に記載の記憶装置。
  4. 前記制御素子の前記電極パッドは、電源パッドとグランドパッドとを含み、
    前記放熱導体パターンは、前記電源パッドと接続され、前記信号パターンよりも幅が広い電源パターン、及び前記グランドパッドと接続され、前記信号パターンよりも幅が広いグランドパターンの少なくともいずれかを含む請求項１または２に記載の記憶装置。
  5. 前記制御素子の前記第１素子面に、前記制御素子の前記電極パッド及び前記配線基板の前記信号パターンとは接続されず、前記放熱導体パターンと接続された金属パターンが設けられている請求項１または２に記載の記憶装置。
  6. 前記放熱構造は、前記制御素子の前記第２素子面に設けられた金属層と、
    前記金属層に接続され、前記電極パッドよりも数が多い複数のヒートビアと、
    を含む請求項１または２に記載の記憶装置。
  7. 前記放熱構造は、前記配線基板に埋め込まれた第２放熱部材を含む請求項１または２に記載の記憶装置。
  8. 請求項１に記載の複数の記憶装置と、冷却部材と、を備え、
    前記複数の記憶装置は、隣り合う記憶装置における一方の記憶装置の前記放熱構造の前記配線基板から露出する面に、他方の記憶装置の前記第１放熱部材を接続させて並べられ、
    前記冷却部材は、前記複数の記憶装置が並ぶ方向に沿って延び、前記第１放熱部材の側面に接続している記憶装置モジュール。
  9. 請求項３に記載の複数の記憶装置と、冷却部材と、を備え、
    前記複数の記憶装置は、隣り合う記憶装置における一方の記憶装置の前記放熱構造の前記配線基板から露出する前記第３放熱部材に、他方の記憶装置の前記第１放熱部材を接続させて並べられ、
    前記冷却部材は、前記複数の記憶装置が並ぶ方向に沿って延び、前記第１放熱部材の側面及び前記第３放熱部材の側面に接続している記憶装置モジュール。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016207785A (ja) * 2015-04-20 2016-12-08 株式会社東芝 半導体装置
JP2020150192A (ja) * 2019-03-15 2020-09-17 ルネサスエレクトロニクス株式会社 電子装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5081578B2 (ja) 2007-10-25 2012-11-28 ローム株式会社 樹脂封止型半導体装置
DE102010060855A1 (de) 2010-11-29 2012-05-31 Schweizer Electronic Ag Elektronisches Bauteil, Verfahren zu dessen Herstellung und Leiterplatte mit elektronischem Bauteil
KR101928005B1 (ko) 2011-12-01 2019-03-13 삼성전자주식회사 열전 냉각 패키지 및 이의 열관리 방법
KR102134133B1 (ko) * 2013-09-23 2020-07-16 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
KR102254104B1 (ko) 2014-09-29 2021-05-20 삼성전자주식회사 반도체 패키지
KR102307490B1 (ko) * 2014-10-27 2021-10-05 삼성전자주식회사 반도체 패키지
KR102522322B1 (ko) * 2016-03-24 2023-04-19 삼성전자주식회사 반도체 패키지
US9978731B1 (en) * 2016-12-28 2018-05-22 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package module
US10643919B2 (en) * 2017-11-08 2020-05-05 Samsung Electronics Co., Ltd. Fan-out semiconductor package
JP2019110201A (ja) 2017-12-18 2019-07-04 ルネサスエレクトロニクス株式会社 電子装置および電子機器
KR102451167B1 (ko) * 2018-01-23 2022-10-06 삼성전자주식회사 반도체 패키지
KR102397902B1 (ko) * 2018-01-29 2022-05-13 삼성전자주식회사 반도체 패키지

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016207785A (ja) * 2015-04-20 2016-12-08 株式会社東芝 半導体装置
JP2020150192A (ja) * 2019-03-15 2020-09-17 ルネサスエレクトロニクス株式会社 電子装置

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