KR102451167B1 - 반도체 패키지 - Google Patents

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이경수
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    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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Abstract

기판 및 상기 기판에 실장되는 하부 반도체 칩을 갖는 하부 패키지, 상기 하부 패키지 상에 제공되는 인터포저 기판, 상기 인터포저 기판에 실장되는 제 1 상부 패키지와 제 2 상부 패키지, 및 상기 제 1 상부 패키지와 상기 제 2 상부 패키지 사이에 배치되어, 상기 제 1 및 제 2 상부 패키지들을 격리시키는 열 전달부를 포함하는 반도체 패키지를 제공하되, 상기 열 전달부는 제 1 연결 단자들을 통해 상기 인터포저 기판에 접착될 수 있다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다.
전자 제품이 소형화, 슬림화, 고밀도화 되는 추세에 따라 인쇄회로 기판도 함께 소형화와 슬림화가 동시에 진행되고 있다. 또한, 전자기기의 휴대화와 더불어 다기능, 고용량의 데이터 송수신 등으로 인쇄 회로 기판의 설계가 복잡해지고 고난이도의 기술이 요구되고 있다. 이에 따라 전원회로, 접지회로 및 신호회로 등이 형성되는 다층 인쇄회로 기판에 대한 수요가 증대되고 있다.
다층 인쇄회로 기판 상에 중앙처리 장치나 전력 집적 회로와 같은 다양한 반도체 칩들이 장착된다. 이러한 반도체 칩들에서는 동작 중에 고온의 열이 발생될 수 있다. 이러한 고온의 열에 의해 반도체 칩에 과부하가 발생하여 오동작을 유발할 수 있다.
한편, 인쇄회로 기판 상에 복수개의 반도체 칩들 및 반도체 장치들이 내장됨에 따라, 이들 사이에 전자파 간섭(Electromagnetic interference: EMI)가 발생할 수 있다. 이 전자기 간섭에 의해 인접한 반도체 칩들 및 반도체 장치들에 역시 오동작이 유발될 수 있다.
본 발명이 해결하고자 하는 과제는 방열 효율이 향상된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 전기적 특성이 향상된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 신뢰성이 향상된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 기판 및 상기 기판에 실장되는 하부 반도체 칩을 갖는 하부 패키지, 상기 하부 패키지 상에 제공되는 인터포저 기판, 상기 인터포저 기판에 실장되는 제 1 상부 패키지와 제 2 상부 패키지, 및 상기 제 1 상부 패키지와 상기 제 2 상부 패키지 사이에 배치되어, 상기 제 1 및 제 2 상부 패키지들을 격리시키는 열 전달부를 포함할 수 있다. 상기 열 전달부는 제 1 연결 단자들을 통해 상기 인터포저 기판에 접착될 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 하부 패키지 기판 및 상기 하부 패키지 기판 상에 실장되는 반도체 칩을 포함하는 하부 패키지, 상기 하부 패키지 상에 제공되는 인터포저 기판, 상기 인터포저 기판은 상호 이격되는 제 1 영역 및 제 2 영역을 갖고, 상기 인터포저 기판의 상기 제 1 영역 상에 실장되는 제 1 상부 패키지, 상기 제 1 상부 패키지를 덮되, 상기 제 1 상부 패키지의 측면 및 상면을 둘러싸는 제 1 열 전달부, 상기 인터포저 기판의 상기 제 2 영역 상에 실장되는 제 2 상부 패키지, 및 상기 제 2 상부 패키지를 덮되, 상기 제 2 상부 패키지의 측면 및 상면을 둘러싸는 제 2 열 전달부를 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 하부 반도체 칩에서 발생한 열이 인터포저 기판의 도전 배선을 거쳐, 열전도도가 높은 열 전달부로 전달될 수 있다. 이에 따라, 반도체 패키지의 방열 효율이 향상되어, 제 1 상부 패키지 및 제 2 상부 패키지에 전달되는 열이 감소할 수 있으며, 상부 반도체 칩들이 손상되는 것을 방지할 수 있다. 즉, 본 발명의 실시예들에 따른 반도체 패키지의 열적 안정성이 향상될 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 열 전달부는 제 1 상부 패키지 및 제 2 상부 패키지 사이의 전자파 간섭(electromagnetic interference: EMI)을 차폐할 수 있다. 열 전달부는 전자파를 흡수하여 접지 회로를 통해 외부로 방출시킬 수 있다. 이에 따라, 반도체 패키지의 전기적 특성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 분해사시도이다.
도 3 및 4는 인터포저 기판을 설명하기 위한 평면도들이다.
도 5는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 6은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 분해사시도이다.
도 7은 열 전달부를 설명하기 위한 사시도이다.
도 8은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 9 및 10은 열 전달부를 설명하기 위한 사시도들이다.
도 11은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 12는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 13은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 14는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 15 내지 20은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 패키지를 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 2는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 분해사시도로, 도 1은 도 2의 A-A'선에 대응된다. 설명의 편의를 위하여, 도 2에서 일부 구성은 생략되었다.
도 1 및 도 2를 참조하여, 하부 패키지(100)가 제공될 수 있다. 하부 패키지(100)는 하부 패키지 기판(110) 및 하부 패키지 기판(110) 상에 실장되는 하부 반도체 칩(120)을 포함할 수 있다.
하부 패키지 기판(110)은 상면에 신호 패턴들을 가지는 인쇄 회로 기판(printed circuit board, PCB)일 수 있다. 또는, 하부 패키지 기판(110)은 절연막과 배선층이 교차로 적층된 구조일 수 있다. 하부 패키지 기판(110)은 그의 상면에 제공되는 하부 기판 패드(112)를 포함할 수 있다.
하부 패키지 기판(110)의 아래에 외부 단자들(114)이 배치될 수 있다. 상세하게는, 외부 단자들(114)은 하부 패키지 기판(110)의 하면 상에 배치되는 단자 패드들(116) 상에 배치될 수 있다. 외부 단자들(114)은 솔더 볼들 또는 솔더 패드를 포함할 수 있고, 외부 단자들(114)의 종류에 따라 반도체 패키지(10)는 볼 그리드 어레이(ball grid array, BGA), 파인 볼 그리드 어레이(fine ball-grid array, FBGA) 또는 랜드 그리드 어레이(land grid array, LGA) 형태를 포함할 수 있다. 외부 단자들(114)은 하부 패키지 기판(110)을 통하여 하부 기판 패드(112)와 전기적으로 연결될 수 있다. 이하에서, 전기적으로 연결된다는 것은 직접 또는 간접적으로 연결되는 것을 포함할 수 있다.
하부 반도체 칩(120)은 하부 패키지 기판(110)의 상면 상에 실장될 수 있다. 예를 들어, 하부 반도체 칩(120)은 플립칩 본딩(flip chip bonding) 방식으로 하부 패키지 기판(110)에 실장될 수 있다. 즉, 하부 반도체 칩(120)은 솔더 볼들이나 솔더 범프와 같은 하부 칩 단자들(122)에 의해 하부 패키지 기판(110)과 전기적으로 연결될 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니며, 하부 반도체 칩(120)은 본딩 와이어(미도시)에 의해 하부 패키지 기판(110)과 전기적으로 연결될 수 있다. 하부 반도체 칩(120)은 예를 들어, 로직 칩 또는 메모리 칩일 수 있다. 로직 칩은 로직 부분 및 메모리 부분을 포함할 수 있다. 예를 들어, 메모리 칩은 DRAM, NAND flash, NOR flash, PRAM, ReRAM 또는 MRAM일 수 있다. 하부 반도체 칩(120)은 외부 단자들(114)과 전기적으로 연결될 수 있다. 도 1에서는 하나의 하부 반도체 칩(120)을 포함하는 것을 도시하였으나, 하부 반도체 칩(120)은 복수로 제공될 수도 있다.
하부 몰드막(130)은 하부 패키지 기판(110) 상에 배치되어, 하부 반도체 칩(120)을 감쌀 수 있다. 예를 들어, 하부 몰드막(130)은 하부 반도체 칩(120)의 상면을 노출하거나, 도시된 바와는 다르게, 하부 몰드막(130)은 하부 반도체 칩(120)의 상면을 덮도록 제공될 수도 있다. 더하여, 하부 몰드막(130)은 그를 관통하는 접합 홀들(132)을 가질 수 있다. 접합 홀들(132)은 하부 기판 패드(112)를 노출시킬 수 있다. 접합 홀들(132)은 하부 반도체 칩(120)과 이격되어 제공될 수 있다. 하부 몰드막(130)은 에폭시 몰딩 컴파운드(EMC)와 같은 절연성 고분자 물질을 포함할 수 있다.
제 1 연결 단자들(140)은 접합 홀들(132)에 제공되어 하부 패키지 기판(110)과 접촉할 수 있다. 제 1 연결 단자들(140)은 하부 패키지 기판(110)의 상면 상에 제공되는 하부 기판 패드(112)에 접속될 수 있다. 제 1 연결 단자들(140)은 하부 패키지 기판(110)의 상면 상에 제공되어 하부 패키지 기판(110) 및 하부 반도체 칩(120)과 전기적으로 연결될 수 있다.
하부 패키지(100) 상에 인터포저(interposer) 기판(200)이 제공될 수도 있다. 예를 들어, 하부 반도체 칩(120) 및 하부 몰드막(130) 상에 인터포저 기판(200)이 배치될 수 있다. 인터포저 기판(200)의 하면(210a)은 하부 반도체 칩(120)의 상면 및 하부 몰드막(130)의 상면과 접할 수 있다. 인터포저 기판(200)은 서로 이격된 제 1 영역 및 제 2 영역을 가질 수 있다. 인터포저 기판(200)은 베이스층(210), 베이스 층(210)의 하면(실질적으로 인터포저 기판(200)의 하면과 동일, 210a)에 제공되는 제 1 회로 패턴(220), 및 베이스 층(210)의 상면(실질적으로 인터포저 기판(200)의 상면과 동일, 210b)에 제공되는 제 2 및 제 3 회로 패턴(230, 240)을 포함할 수 있다. 제 1 회로 패턴(220)은 제 1 연결 단자들(140)이 접속될 수 있다. 인터포저 기판(200)의 상면(200b)에 제 2 회로 패턴(230) 및 제 3 회로 패턴(240)이 배치될 수 있다. 제 2 회로 패턴(230) 및 제 3 회로 패턴(240)은 상호 전기적으로 절연될 수 있다. 제 1 회로 패턴(220)은 인터포저 기판(200)의 내부 회로를 통해 제 2 회로 패턴(230)과 전기적으로 연결되고, 제 3 회로 패턴(240)과 전기적으로 절연될 수 있다. 제 3 회로 패턴(240)은 인터포저 기판(200) 내의 접지 회로와 전기적으로 연결될 수 있다. 이하, 도 3 및 도 4를 참조하여 인터포저 기판(200)의 제 2 및 제 3 회로 패턴(230, 240)에 대해 상세히 설명한다.
도 3 및 도 4는 인터포저 기판을 설명하기 위한 평면도들이다. 도 3 및 도 4는 예시적인 것으로, 본 발명의 기술적 사상은 도 3 및 도 4에 도시된 회로 패턴에 한정되지 않는다
도 1 및 도 3을 참조하여, 인터포저 기판(200)은 제 2 회로 패턴(230) 및 제 3 회로 패턴(240)을 포함할 수 있다. 제 2 회로 패턴(230)은 제 1 및 제 2 상부 패키지들(300, 400)이 실장될 수 있다. 제 3 회로 패턴(240)은 후술되는 열 전달부(500)가 실장되는 제 1 부분(242) 및 제 1 부분(242)으로부터 연장되는 제 2 부분(244)을 가질 수 있다. 제 1 부분(242)은 제 2 방향(D2)으로 연장될 수 있다. 제 2 부분(244)은 인터포저 기판(200)의 중심부로부터 인터포저 기판(200)의 외측으로 연장될 수 있다. 예를 들어, 제 2 부분(244)은 제 1 부분(242)의 중간 부분(242a)으로부터 제 1 방향(D1)으로 연장되거나, 제 1 방향(D1)의 사선 방향으로 연장될 수 있다. 즉, 제 2 부분(244)은 평면적으로 제 1 부분(242)으로부터 인터포저 기판(200)의 외측을 향하여 연장될 수 있다. 제 2 부분(244)의 평면 형상은 제 1 부분(242)으로부터 연장되는 방사형일 수 있다. 인터포저 기판(200)은 평면적으로 그의 중심부와 오버랩되는 하부 반도체 칩(120)에 의하여 외각부에 비하여 중심부에 많은 열이 제공될 수 있으며, 제 2 부분(244)은 인터포저 기판(200)의 중심부의 열을 인터포저 기판(200)의 외측으로 방출할 수 있다. 인터포저 기판(200)의 외곽을 따라 형성되는 제 3 부분(246)을 더 가질 수 있다. 도 3에서는 제 1 부분(242)의 양단으로부터 제 1 방향(D1)으로 연장되는 제 3 부분(246)을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
다른 실시예들에 따르면, 도 1 및 도 4를 참조하여, 제 2 부분(244)은 제 1 부분(242)의 일측에만 배치될 수 있다. 일 예로, 제 2 부분(244)은 후술되는 제 1 상부 패키지(300)아래에만 배치될 수 있다. 제 1 상부 패키지(300)에서 발생하는 열의 양이 제 2 상부 패키지(400)에서 발생하는 열의 양보다 많은 경우, 제 2 부분(244)은 제 1 상부 패키지(300)에서 발생하는 열이 제 2 상부 패키지(400)로 전달되는 것을 방지하고, 제 1 상부 패키지(300)에서 발생하는 열을 인터포저 기판(200)의 외측으로 배출할 수 있다.
도 1 및 도 2를 다시 참조하여, 인터포저 기판(200) 상에 제 1 상부 패키지(300) 및 제 2 상부 패키지(400)가 배치될 수 있다. 제 1 상부 패키지(300) 및 제 2 상부 패키지(400)는 제 1 방향(D1)으로 상호 이격될 수 있다. 제 1 상부 패키지(300) 및 제 2 상부 패키지(400)는 각각 인터포저 기판(200)에 실장될 수 있다. 예를 들어, 제 1 상부 패키지(300)는 인터포저 기판(200)의 제 1 영역(AR1)에 실장되고, 제 2 상부 패키지(400)는 인터포저 기판(200)의 제 2 영역(AR2)에 실장될 수 있다. 제 1 상부 패키지(300)는 제 1 상부 접속 단자들(305)에 의해 인터포저 기판(200)의 제 2 회로 패턴(230)과 전기적으로 연결되고, 제 2 상부 패키지(400)는 제 2 상부 접속 단자들(405)에 의해 인터포저 기판(200)의 제 2 회로 패턴(230)과 전기적으로 연결될 수 있다.
제 1 상부 패키지(300)는 제 1 상부 패키지 기판(310), 제 1 상부 반도체 칩(320) 및 제 1 상부 몰드막(330)을 포함할 수 있다. 제 1 상부 패키지 기판(310)은 회로 패턴을 갖는 인쇄회로기판(PCB)일 수 있다. 제 1 상부 반도체 칩(320)은 제 1 상부 패키지 기판(310)의 상면 상에 플립 칩 본딩(flip chip bonding) 방법 또는 와이어 본딩(wire bonding) 방법으로 실장될 수 있다. 제 1 상부 반도체 칩(320)은 로직 칩 또는 메모리 칩일 수 있다. 제 1 상부 몰드막(330)은 제 1 상부 패키지 기판(310) 상에 배치되어, 제 1 상부 반도체 칩(320)을 감쌀 수 있다. 제 1 상부 몰드막(330)은 에폭시 몰딩 컴파운드(EMC)와 같은 절연성 고분자 물질을 포함할 수 있다.
제 2 상부 패키지(400)는 제 2 상부 패키지 기판(410), 제 2 상부 반도체 칩(420) 및 제 2 상부 몰드막(430)을 포함할 수 있다. 제 2 상부 패키지 기판(410)은 회로 패턴을 갖는 인쇄회로기판(PCB)일 수 있다. 제 2 상부 반도체 칩(420)은 제 2 상부 패키지 기판(410)의 상면 상에 플립 칩 본딩 방법 또는 와이어 본딩 방법으로 실장될 수 있다. 제 2 상부 반도체 칩(420)은 로직 칩 또는 메모리 칩일 수 있다. 제 2 상부 몰드막(430)은 제 2 상부 패키지 기판(410) 상에 배치되어, 제 2 상부 반도체 칩(420)을 감쌀 수 있다. 제 2 상부 몰드막(430)은 에폭시 몰딩 컴파운드(EMC)와 같은 절연성 고분자 물질을 포함할 수 있다.
제 1 상부 패키지(300)와 제 2 상부 패키지(400) 사이에 열 전달부(500)가 배치될 수 있다. 열 전달부(500)는 인터포저 기판(200) 상에서 제 1 영역(AR1)과 제 2 영역(AR2)을 구획화하는 격벽(partition) 형상을 가질 수 있다. 평면적 관점에서, 열 전달부(500)는 제 2 방향(D2)으로 연장되어, 제 1 상부 패키지(300)와 제 2 상부 패키지(400)를 격리시킬 수 있다. 열 전달부(500)는 열 전도도가 높은 금속 물질을 포함할 수 있다. 인터포저 기판(200)은 평면적으로 그의 중심부와 오버랩되는 하부 반도체 칩(120)에 의하여 외각부에 비하여 중심부에 많은 열이 제공될 수 있으며, 열 전달부(500)는 인터포저 기판(200)의 중심부의 열을 흡수하여 반도체 패키지(10) 외부로 방출할 수 있다.
열 전달부(500)는 제 2 연결 단자들(502)에 의하여 인터포저 기판(200)에 실장될 수 있다. 예를 들어, 제 2 연결 단자들(502)은 열 전달부(500)와 인터포저 기판(200)의 제 3 회로 패턴(240)을 전기적으로 연결하며, 열 전달부(500)와 인터포저 기판(200)을 견고하게 접착할 수 있다. 제 2 연결 단자들(502)은 솔더 볼들 또는 솔더 범프를 포함할 수 있다. 본 발명의 실시예들에서, 전도성 접착 패턴이 제 2 연결 단자들(502)을 대체할 수도 있다. 전도성 접착 패턴은 열 전도도가 높은 물질을 포함할 수 있다. 일 예로, 전도성 접착 패턴은 서멀 그리스(thermal grease)와 같은 접촉 열전도제(thermal interface material, TIM)를 포함할 수 있다.
하부 패키지(100)의 하부 반도체 칩(120)은 그의 상면이 인터포저 기판(200)의 하면(210a)에 직접 접할 수 있다. 인터포저 기판(200)은 그의 내부에 전기 배선을 위한 도전 배선들을 포함할 수 있으며, 하부 반도체 칩(120)에서 발생한 열이 열전도도가 높은 인터포저 기판(200)의 도전 배선을 통하여 제 1 상부 패키지(300) 및 제 2 상부 패키지(400)로 전달될 수 있다. 상부 패키지 기판들(310, 410) 및 상부 몰드막들(330, 430)은 열 전도도가 낮은 절연성 물질로 이루어질 수 있다. 따라서, 제 1 상부 패키지(300) 및 제 2 상부 패키지(400)에 많은 열이 전달되는 경우, 상부 패키지 기판들(310, 410) 및 상부 몰드막들(330, 430) 사이에 열이 누적되어, 상부 반도체 칩들(320, 420)이 손상될 수 있다.
본 발명의 실시예들에 따르면, 상기 인터포저 기판(200)에 전달된 열이 열 전달부(500)를 통하여 외부로 방출될 수 있다. 상세하게는, 하부 반도체 칩(120)에서 발생한 열이 인터포저 기판(200)의 도전 배선을 거쳐, 열전도도가 높은 열 전달부(500)로 전달될 수 있다. 이에 따라, 반도체 패키지(10)의 방열 효율이 향상되어, 제 1 상부 패키지(300) 및 제 2 상부 패키지(400)에 전달되는 열이 감소할 수 있으며, 상부 반도체 칩들(320, 420)이 손상되는 것을 방지할 수 있다. 즉, 본 발명의 실시예들에 따른 반도체 패키지(10)의 열적 안정성이 향상될 수 있다.
본 발명에 따르면, 하부 반도체 칩(120)에서 발생하는 열은 인터포저 기판(200)으로 전달될 수 있다. 상기 열은 인터포저 기판(200)의 제 2 부분(244) 또는 제 3 부분(246)을 따라 인터포저 기판(200)의 외측으로 전달 및 방출될 수 있다. 이에 따라, 반도체 패키지(10)의 열 방출 효율이 향상될 수 있으며, 평면적 관점에서 하부 패키지(100)의 열적 불균형을 해소할 수 있다.
더하여, 본 발명에 따르면, 열 전달부(500)는 제 1 상부 패키지(300) 및 제 2 상부 패키지(400) 사이의 전자파 간섭(electromagnetic interference(EMI))을 차폐할 수 있다. 예를 들어, 금속 물질의 열 전달부(500)는 제 1 및 제 2 상부 패키지들(300, 400)의 내부로부터 방출되어 상호 영향을 줄 수 있는 전자파를 차폐할 수 있다. 열 전달부(500)는 전자파를 흡수하여 인터포저 기판(200)의 접지 회로를 통해 외부로 방출시킬 수 있다. 이에 따라, 반도체 패키지(10)의 전기적 특성이 향상될 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 6은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 분해사시도이다. 도 7은 열 전달부를 설명하기 위한 사시도이다. 설명의 편의를 위하여, 도 6에서 일부 구성은 생략되었다. 이하의 실시예들에서, 도 1 및 도 2의 실시예에서 설명된 구성 요소들은 동일한 참조부호들을 사용하며, 설명의 편의를 위하여 이에 대한 설명들은 생략되거나 간략히 설명한다. 즉, 도 1 및 도 2의 실시예와 아래의 실시예들 간의 차이점들을 중심으로 설명한다.
도 5 내지 도 7을 참조하여, 열 전달부(500)는 제 1 상부 패키지(300)의 상면 및 제 2 상부 패키지(400)의 상면 상으로 연장될 수 있다. 상세하게는, 열 전달부(500)는 제 1 상부 패키지(300)와 제 2 상부 패키지(400) 사이의 격벽부(510) 및 격벽부(510)의 상단으로부터 연장되는 연장부(520)를 가질 수 있다. 연장부(520)는 열 전달부의 상부로부터 제 1 및 제 2 방향과 평행한 평면상으로 연장될 수 있다. 예를 들어, 열 전달부(500)의 연장부(520)는 제 1 상부 패키지(300)의 상면 및 제 2 상부 패키지(400)의 상면을 전체적으로 덮을 수 있다. 열 전달부(500)의 연장부(520)는 제 1 상부 패키지(300) 및 제 2 상부 패키지(400)에서 발생하는 열을 흡수하여 외부로 방출할 수 있다.
연장부(520)와 제 1 상부 패키지(300)의 상면 사이, 또는 연장부(520)와 제 2 상부 패키지(400)의 상면 사이에 열 전달 물질막(504)이 제공될 수 있다. 열 전달 물질막(504)은 서멀 그리스(thermal grease)와 같은 접촉 열전도제(TIM)를 포함할 수 있다. 연장부(520)는 열 전달 물질막(504)을 통해 제 1 상부 패키지(300) 및 제 2 상부 패키지(400)의 열을 외부로 효율적으로 방출시킬 수 있다.
본 발명의 실시예들에 따르면, 열 전달부(500)는 넓은 면적의 연장부(520)를 통해 효과적으로 열을 방출할 수 있다. 더하여, 열 전달부(500)의 연장부(520)는 제 1 상부 패키지(300) 및 제 2 상부 패키지(400)와 접할 수 있으며, 연장부(520)는 제 1 상부 패키지(300) 및 제 2 상부 패키지(400)에서 발생하는 열을 흡수하여 외부로 방출할 수 있다. 이에 따라, 반도체 패키지의 열적 안정성이 향상될 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이고, 도 9 및 10은 열 전달부를 설명하기 위한 사시도들이다. 도 8 내지 도 10에 도시된 바와 같이, 열 전달부(500)는 제 1 상부 패키지(300)의 측면 및 제 2 상부 패키지(400)의 측면 상으로 연장될 수 있다. 상세하게는, 열 전달부(500)는 제 1 상부 패키지(300)와 제 2 상부 패키지(400) 사이의 격벽부(510) 및 격벽부(510)의 상단으로부터 연장되는 연장부(520)에 더하여, 인터포저 기판(200)의 외곽을 따라 제 1 상부 패키지(300)의 측면 및 제 2 상부 패키지(400)의 측면을 덮는 측부(530)를 더 가질 수 있다. 측부(530)는 연장부(520)의 외각 상에서 격벽부(510)와 평행하기 배치되는 격벽(partition) 형상일 수 있다. 예를 들어, 도 9에 도시된 바와 같이, 측부(530)는 연장부(520)의 제 1 방향(D1)의 양측에 제공될 수 있다. 이 경우, 측부(530)는 제 1 상부 패키지(300)의 제 2 방향(D2)의 측면 및 제 2 상부 패키지(400)의 제 2 방향(D2)의 측면을 덮을 수 있다. 예를 들어, 도 10에 도시된 바와 같이, 측부(530)는 제 1 측부(532) 및 제 2 측부(534)를 포함할 수 있다. 제 1 측부(532)는 연장부(520)의 제 1 방향(D1)의 양측에 제공되고, 제 2 측부(534)는 연장부(520)의 제 2 방향(D2)의 양측에 제공될 수 있다. 이 경우, 제 1 측부(532)는 제 1 상부 패키지(300)의 제 2 방향(D2)의 측면 및 제 2 상부 패키지(400)의 제 2 방향(D2)의 측면을 덮고, 제 2 측부(534)는 제 1 상부 패키지(300)의 제 1 방향(D1)의 측면 및 제 2 상부 패키지(400)의 제 1 방향(D1)의 측면을 덮을 수 있다. 측부(530)는 제 2 연결 단자들(502)에 의하여 인터포저 기판(200)에 실장될 수 있다. 예를 들어, 측부(530)는 제 2 연결 단자들(502)을 통해 제 3 회로 패턴(240)의 제 3 부분(246)에 접속될 수 있다. 제 2 연결 단자들(502)은 측부(530)와 인터포저 기판(200)의 제 3 회로 패턴(240)을 전기적으로 연결하며, 열 전달부(500)와 인터포저 기판(200)을 견고하게 접착할 수 있다. 또는, 측부(530)는 전도성 접착 패턴에 의하여 인터포저 기판(200)에 접착될 수 있다.
본 발명의 실시예들에 따르면, 열 전달부(500)는 제 1 상부 패키지(300)의 측면 및 상면과 제 2 상부 패키지(400)의 측면 및 상면을 모두 둘러쌀 수 있다. 금속 물질을 포함하는 열 전달부(500)는 제 1 상부 패키지(300) 및 제 2 상부 패키지(400)를 전자파 간섭(EMI)을 차폐할 수 있다. 예를 들어, 열 전달부(500)는 제 1 및 제 2 상부 패키지들(300, 400)의 외부로부터 인가되는 전자파 또는 제 1 및 제 2 상부 패키지들(300, 400)의 내부로부터 방출되는 전자파를 차폐할 수 있다. 열 전달부(500)는 인터포저 기판(200)의 제 3 회로 패턴(240) 및 접지 회로를 통해 접지될 수 있다. 열 전달부(500)는 전자파를 흡수하여 접지 회로를 통해 외부로 방출시킬 수 있다. 이에 따라, 반도체 패키지의 전기적 특성이 향상될 수 있다.
도 11은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 11에 도시된 바와 같이, 열 전달부(500)는 연장부(520)의 상면 상에 방열 핀들(522)을 가질 수 있다. 방열 핀들(522)은 연장부(520)의 상면 상으로 돌출되는 형상을 가질 수 있다. 방열 핀들(522)은 제 1 방향(D1)으로 이격되고, 제 2 방향(D2)으로 연장되는 형상을 가질 수 있다.
본 발명에 따르면, 그들의 상면 상에 방열 핀들(522)을 갖는 열 전달부(500)는 공기와의 접촉 면적이 넓을 수 있다. 이에 따라, 열 전달부(500)는 연장부(520)의 상면을 통한 열 방출 효율이 향상될 수 있다.
도 12는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 12에 도시된 바와 같이, 열 전달부(500)는 연장부(520)와 제 2 상부 패키지(400) 사이의 돌출부들(524)을 가질 수 있다. 돌출부들(524)은 연장부(520)로부터 제 2 상부 패키지(400)를 향하여 돌출된 형상을 가질 수 있다. 예를 들어, 돌출부들(524)은 연장부(520)의 하면으로부터 멀어질수록 폭이 줄어드는 뿔 형상일 수 있다. 또는, 돌출부들(524)은 직육면체 형상을 갖거나, 반구 형상을 가질 수 있다.
본 발명에 따르면, 열 전달부(500)는 돌출부들(524)에 의해 제 2 상부 패키지(400)와의 접촉 면적이 적을 수 있다. 이에 따라, 열 전달부(500)와 제 2 상부 패키지(400) 간의 열 전달이 어려울 수 있다. 제 1 상부 패키지(300)에서 발생하는 열의 양이 제 2 상부 패키지(400)에서 발생하는 열의 양보다 많은 경우, 돌출부들(524)은 제 1 상부 패키지(300)에서 발생하는 열이 제 2 상부 패키지(400)로 전달되는 것을 방지할 수 있다. 즉, 제 1 상부 패키지(300) 및 제 2 상부 패키지(400) 사이의 열의 불균형에 따른, 상부 반도체 칩들(320, 420)의 손상을 방지할 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 13에 도시된 바와 같이, 열 전달부는 복수로 제공될 수 있다. 열 전달부는 제 1 열 전달부(1500) 및 제 2 열 전달부(2500)를 포함할 수 있다. 제 1 열 전달부(1500)는 제 1 상부 패키지(300)를 덮고, 제 2 열 전달부(2500)는 제 2 상부 패키지(400)를 덮을 수 있다. 제 1 열 전달부(1500) 및 제 2 열 전달부(2500)는 제 2 연결 단자들(502)을 통해 인터포저 기판(200)의 제 3 회로 패턴(240)에 접속될 수 있다. 제 1 열 전달부(1500)는 하부 패키지(100) 및 제 1 상부 패키지(300)에서 발생하는 열을 외부로 방출하고, 제 2 열 전달부(2500)는 하부 패키지(100) 및 제 2 상부 패키지(400)에서 발생하는 열을 외부로 방출할 수 있다. 제 1 열 전달부(1500)는 제 1 상부 패키지(300)의 전자파 간섭(EMI)을 차폐하고, 제 2 열 전달부(2500)는 제 2 상부 패키지(400)의 전자파 간섭(EMI)을 차폐할 수 있다. 예를 들어, 제 1 및 제 2 열 전달부들(1500, 2500)은 인터포저 기판(200)의 접지 회로들에 각각 접속될 수 있다. 제 1 및 제 2 열 전달부들(1500, 2500)은 전자파를 흡수하여 접지 회로를 통해 외부로 방출시킬 수 있다. 이때, 제 1 및 제 2 열 전달부들(1500, 2500)이 접속되는 접지 회로들은 서로 전기적으로 독립될 수 있다. 즉, 제 1 및 제 2 열 전달부들(1500, 2500)은 제 1 상부 패키지(300) 및 제 2 상부 패키지(400)를 각각 별개로 전자파 간섭(EMI)을 차폐할 수 있다. 제 1 열 전달부(1500) 및 제 2 열 전달부(2500) 사이에 절연층(600)이 제공될 수 있다.
본 발명에 따르면, 제 1 상부 패키지(300) 및 제 2 상부 패키지(400) 각각에 별개의 열 전달부들(1500, 2500)을 형성할 수 있다. 따라서, 상부 패키지들(300, 400) 간의 열 전달을 방지할 수 있으며, 상부 반도체 칩들(320, 420)의 손상을 방지할 수 있다. 또한, 상부 패키지들(300, 400)을 개별적으로 전자파 간섭 차폐를 할 수 있으며, 반도체 패키지의 전기적 특성이 향상되고, 오작동이 줄어 반도체 패키지의 신뢰성이 향상될 수 있다.
도 14는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 14에 도시된 바와 같이, 하부 패키지는 팬-아웃(fan-out) 구조를 가질 수 있다. 예를 들어, 하부 패키지(100)는 재배선 기판(150), 연결 기판(160) 및 하부 반도체 칩(120)을 포함할 수 있다.
재배선 기판(150)은 절연 패턴들(152) 및 도전 패턴들(154)을 포함할 수 있다. 도전 패턴들(154)은 재배선 기판(150) 상에 실장되는 하부 반도체 칩(120)을 재배선할 수 있다. 보호층(156)이 재배선 기판(150)의 하면 상에 배치될 수 있다. 외부 단자들(114)이 재배선 기판(150)의 하면 상에 배치될 수 있다. 외부 단자들(114)은 도전 패턴들(154)과 전기적으로 연결될 수 있다.
재배선 기판(150) 상에 연결 기판(160)이 배치될 수 있다. 연결 기판(160)은 내부를 관통하는 홀(162)을 가질 수 있다. 평면적 관점에서, 홀(162)은 하부 반도체 칩(120)에 상응하는 평면 형상을 가질 수 있다. 연결 기판(160)은 그의 내부에 제공되는 도전 비아(164)를 가질 수 있다. 도전 비아(164)는 연결 기판(160)을 관통하여 재배선 기판(150) 및 인터포저 기판(200)의 제 1 회로 패턴(220)을 전기적으로 연결할 수 있다.
하부 반도체 칩(120)이 재배선 기판(150) 상에 배치될 수 있다. 하부 반도체 칩(120)은 연결 기판(160)의 홀(162) 내에 배치될 수 있다. 하부 반도체 칩(120)의 하면은 재배선 기판(150)의 상면과 접하여, 재배선 기판(150)의 도전 패턴들(154)과 전기적으로 연결될 수 있다.
도 5 내지 도 14에서 설명의 편의를 위하여 각 도면을 나누어 설명하였으나, 각 도면에 서술되어 있는 실시예들을 병합하여 새로운 실시예를 구현하도록 설계하는 것도 가능하다. 또한, 반도체 패키지는 상술한 바와 같이 설명된 실시예들의 구성과 방법이 한정되게 적용될 수 있는 것이 아니라, 상술한 실시예들은 다양한 변형이 이루어질 수 있도록 각 실시 예들의 전부 또는 일부가 선택적으로 조합되어 구성될 수도 있다.
도 15 내지 20은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다. 이하, 도 7의 반도체 패캐지를 제조하는 방법을 기준으로 설명하나, 본 발명이 이에 한정되는 것을 아니다.
도 15를 참조하여, 하부 패키지(100)가 제공될 수 있다. 하부 패키지(100)는 하부 패키지 기판(110), 하부 패키지 기판(110) 상에 실장되는 하부 반도체 칩(120), 하부 반도체 칩(120)을 감싸는 하부 몰드막(130), 및 하부 몰드막(130)의 접합 홀들(132)에 제공되는 제 1 솔더 볼들(142)을 포함할 수 있다. 본 명세서에서 “솔더”라 함은 가령 주석, 금, 은, 구리와 같은 도전체 혹은 이들의 합금(일 에로, Sn-Ag, Sn-In, Sn-Au, Sn-Cu, Sn-Bi) 등을 의미하며, “솔더 볼들”은 구(sphere) 혹은 이와 유사한 형태의 도전체를 의미할 수 있다.
도 16을 참조하여, 인터포저 기판(200)이 제공될 수 있다. 인터포저 기판(200)은 베이스층(210), 베이스 층(210)의 하면(210a)에 형성되는 제 1 회로 패턴(220), 및 베이스 층(210)의 상면(210b)에 형성되는 제 2 및 제 3 회로 패턴(230, 240)을 가질 수 있다. 제 1 회로 패턴(220) 상에 제 2 솔더 볼들(144)이 제공될 수 있다.
도 17을 참조하여, 인터포저 기판(200)이 하부 패키지(100) 상에 실장될 수 있다. 예를 들어, 제 1 솔더 볼들(142) 및 제 2 솔더 볼들(144)이 서로 대응되도록 인터포저 기판(200)이 하부 패키지(100) 상에 정렬될 수 있다. 이후, 제 1 솔더 볼들(142) 및 제 2 솔더 볼들(144)이 결합되어 제 1 연결 단자들(140)이 형성될 수 있다. 상기 제 1 연결 단자들(140)의 형성은 리플로우(reflow) 공정을 통해 수행될 수 있다. 인터포저 기판(200)은 하부 반도체 칩(120)의 상면 및 하부 몰드막(130)의 상면과 접할 수 있다.
도 18을 참조하여, 제 1 및 제 2 상부 패키지들(300, 400)이 제공될 수 있다. 제 1 상부 패키지(300)는 제 1 상부 패키지 기판(310), 제 1 상부 패키지 기판(310) 상에 실장되는 제 1 상부 반도체 칩(320), 제 1 상부 반도체 칩(320)을 덮는 제 1 상부 몰드막(330), 및 제 1 상부 패키지 기판(310)의 하면 상에 제공되는 제 1 상부 접속 단자들(305)을 포함할 수 있다. 제 2 상부 패키지(400)는 제 2 상부 패키지 기판(410), 제 2 상부 패키지 기판(410) 상에 실장되는 제 2 상부 반도체 칩(420), 제 2 상부 반도체 칩(420)을 덮는 제 2 상부 몰드막(430), 및 제 2 상부 패키지 기판(410)의 하면 상에 제공되는 제 2 상부 접속 단자들(405)을 포함할 수 있다.
도 19를 참조하여, 제 1 및 제 2 상부 패키지들(300, 400)이 인터포저 기판(200) 상에 실장될 수 있다. 예를 들어, 제 1 상부 접속 단자들(305)이 인터포저 기판(200)의 제 2 회로 패턴(230)의 일부에 대응되고, 제 2 상부 접속 단자들(405)이 인터포저 기판(200)의 제 2 회로 패턴(230)의 다른 일부에 대응되도록 제 1 및 제 2 상부 패키지들(300, 400)이 인터포저 기판(200) 상에 정렬될 수 있다. 리플로우 공정이 수행되어, 제 1 상부 접속 단자들(305)이 제 2 회로 패턴(230)의 일부에 접속되고, 제 2 상부 접속 단자들(405)이 제 2 회로 패턴(230)의 다른 일부에 접속될 수 있다.
도 20을 참조하여, 제 1 및 제 2 상부 패키지들(300, 400) 상에 열 전달부(500)가 제공될 수 있다. 열 전달부(500)는 제 1 방향(D1)으로 연장되는 격벽(partition) 형상을 가질 수 있다. 열 전달부(500)는 제 2 방향(D2)으로 연장되는 격벽 형상의 격벽부(510), 격벽부(510)의 상부로부터 제 1 및 제 2 방향(D1, D2)과 평행한 평면상으로 연장되는 연장부(520), 및 연장부(520)의 외각에 배치되는 격벽 형상의 측부(530)를 더 포함할 수 있다. 격벽부(510)의 하단 및 측부(530)의 하단에 제 3 솔더 볼들(506)이 제공될 수 있다.
도 8을 참조하여, 인터포저 기판(200) 상에 열 전달부(500)가 실장될 수 있다. 예를 들어, 제 3 솔더 볼들(506)이 제 3 회로 패턴(240)에 대응되도록 열 전달부(500)가 인터포저 기판(200) 상에 정렬될 수 있다. 이후, 제 3 솔더 볼들(506)이 제 3 회로 패턴(240)에 결합되어 제 2 연결 단자들(502)이 형성될 수 있다. 상기 제 2 연결 단자들(502)의 형성은 리플로우(reflow) 공정을 통해 수행될 수 있다.
도시된 바와는 다르게, 열 전달부(500)는 전도성 접착 패턴을 이용하여 인터포저 기판(200) 상에 접착될 수도 있다. 예를 들어, 격벽부(510)의 하단 및 측부(530)의 하단에 전도성 접착 패턴이 제공될 수 있다. 전도성 접착 패턴은 서멀 그리스(thermal grease)와 같은 접촉 열전도제(TIM)를 포함할 수 있다.
본 발명에 따르면, 열 전달부(500)가 사전에 제조된 후, 인터포저 기판(200) 상에 솔더링을 통하여 실장되거나, 전도성 접착 패턴에 의하여 접착될 수 있다. 즉, 간단한 공정을 통해 열 전달부(500)가 인터포저 기판(200) 상에 실장될 수 있으며, 열 전달부(500)의 실장 공정 중 제 1 및 제 2 상부 패키지들(300, 400)의 손상이 적을 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 반도체 패키지
100: 하부 패키지 200: 인터포저 기판
300: 제 1 상부패키지 400: 제 2 상부 패키지
500: 열 전달부

Claims (10)

  1. 하부 기판 및 상기 하부 기판에 실장되는 하부 반도체 칩을 갖는 하부 패키지;
    상기 하부 패키지 상에 제공되는 인터포저 기판;
    상기 인터포저 기판에 실장되는 제 1 상부 패키지와 제 2 상부 패키지; 및
    상기 제 1 상부 패키지와 상기 제 2 상부 패키지 사이에 배치되어, 상기 제 1 및 제 2 상부 패키지들을 격리시키는 열 전달부를 포함하되,
    상기 열 전달부는 제 1 연결 단자들을 통해 상기 인터포저 기판에 접착되고,
    상기 인터포저 기판은:
    상기 제 1 및 상기 제 2 상부 패키지들이 접속되는 제 1 회로 패턴; 및
    상기 제 1 회로 패턴과 전기적으로 절연되고, 상기 열 전달부가 접속되는 제 2 회로 패턴을 갖고,
    평면적 관점에서, 상기 제 2 회로 패턴은 상기 인터포저 기판의 중심부로부터 외측으로 연장되는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 하부 반도체 칩의 상면은 상기 인터포저 기판에 접하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 열 전달부는 상기 인터포저 기판에 접속되어 상기 인터포저 기판의 접지 회로에 전기적으로 연결되는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 열 전달부는 상기 제 1 상부 패키지의 상면 및 상기 제 2 상부 패키지의 상면 상으로 연장되는 연장부를 갖는 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 연장부는 상기 연장부의 상면 상으로 돌출되고 일 방향으로 연장되는 방열 핀들을 갖는 반도체 패키지.
  6. 제 4 항에 있어서,
    상기 연장부는 상기 제 2 상부 패키지 상에서 상기 제 2 상부 패키지의 상면으로 돌출되는 돌출부들을 갖는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 열 전달부는 상기 제 1 상부 패키지의 측면들 및 상기 제 2 상부 패키지의 측면들을 둘러싸는 측부를 갖는 반도체 패키지.

  8. 하부 기판 및 상기 하부 기판 상에 실장되는 반도체 칩을 포함하는하부 패키지;
    상기 하부 패키지상의 인터포저, 상기 인터포저는 수평으로 서로 이격되는 제 1 영역 및 제 2 영역을 갖고;
    상기 인터포저의 상기 제 1 영역 상의 제 1 상부 패키지;
    상기 인터포저의 상기 제 2 영역 상의 제 2 상부 패키지; 및
    상기 제 1 및 제 2 상부 패키지들을 서로 분리하는 격벽부, 상기 제 1 및 제 2 상부 패키지들의 상면들을 덮는 연장부, 및 상기 인터포저의 가장자리를 따라 상기 제 1 및 제 2 상부 패키지들의 측면들을 둘러싸는 측부를 포함하는 열 전달부를 포함하는 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 인터포저 상의 복수의 연결 단자들을 더 포함하되,
    상기 열 전달부는 상기 복수의 연결 단자들을 통해 상기 인터포저에 접착되는 반도체 패키지.
  10. 제 8 항에 있어서,
    상기 인터포저는:
    베이스층;
    상기 베이스층 상에 제공되고, 상기 제 1 및 제 2 상부 패키지들과 연결되는 제 1 회로 패턴; 및
    상기 베이스층 상에 제공되고, 상기 반도체 패키지 내에서 상기 제1 회로 패턴과 전기적으로 절연되는 제 2 회로 패턴을 포함하고,
    평면적 관점에서, 상기 제 2 회로 패턴은 상기 베이스층의 중심부로부터 상기 베이스층의 외곽부를 향하여 연장되는 반도체 패키지.
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