KR20190130444A - 반도체 패키지 시스템 - Google Patents

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Abstract

본 발명에 따르면, 반도체 패키지 시스템이 제공된다. 실시예들에 따른 반도체 패키지 시스템은 기판; 상기 기판의 상면 상에 실장되고, 제1 반도체칩을 포함하는 제1 반도체 패키지, 상기 제1 반도체칩은 로직 회로들을 포함하고; 상기 제1 반도체 패키지 상에 제공된 제1 열전도층; 상기 기판의 상기 상면 상에 실장된 제2 반도체 패키지; 상기 기판의 상기 상면 상에 실장된 제1 수동 소자; 및 상기 제1 열전도층, 상기 제2 반도체 패키지, 및 상기 제1 수동 소자 상에 제공된 방열 구조체를 포함할 수 있다.

Description

반도체 패키지 시스템{Semiconductor package system}
본 발명은 반도체 패키지 시스템, 보다 구체적으로 방열 구조체가 제공된 반도체 패키지 시스템에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 반도체 패키지가 고속화 및 고용량화됨에 따라, 반도체 패키지의 소모 전력의 증가되고 있다. 반도체 패키지의 열적 특성에 대한 중요도가 더욱 높아지고 있다.
본 발명이 해결하고자 하는 과제는 열적 특성이 향상된 패키지 시스템 및 이를 포함하는 반도체 모듈을 제공하는 것에 있다.
본 발명에 따르면, 반도체 패키지 시스템은 기판; 상기 기판의 상면 상에 실장되고, 제1 반도체칩을 포함하는 제1 반도체 패키지, 상기 제1 반도체칩은 로직 회로들을 포함하고; 상기 제1 반도체 패키지 상에 제공된 제1 열전도층; 상기 기판의 상기 상면 상에 실장된 제2 반도체 패키지; 상기 기판의 상기 상면 상에 실장된 제1 수동 소자; 및 상기 제1 열전도층, 상기 제2 반도체 패키지, 및 상기 제1 수동 소자 상에 제공된 방열 구조체를 포함할 수 있다. 상기 방열 구조체는: 상기 제1 열전도층과 물리적으로 접촉하는 제1 하면; 및 상기 제1 하면보다 높은 레벨에 배치된 제2 하면을 갖고, 상기 제2 하면은 상기 제2 반도체 패키지 및 상기 제1 수동 소자 중에서 적어도 하나 상에 제공될 수 있다.
본 발명에 따르면, 반도체 패키지 시스템은 기판; 상기 기판 상에 실장된 제1 반도체 패키지; 상기 기판 상에 실장된 제2 반도체 패키지; 상기 기판 상에 실장된 수동 소자; 상기 제1 패키지, 상기 제2 패키지, 및 상기 수동 소자 상에 제공된 방열 구조체; 및 상기 방열 구조체와 각각 물리적으로 접촉하는 복수의 열전도층들을 포함하되 상기 열전도층들은 상기 제1 반도체 패키지의 상면 상에 제공된 제1 열전도층을 포함하고, 상기 제1 열전도층은 상기 열전도층들 중에서 가장 얇은 두께를 갖고, 상기 방열 구조체의 제1 하면 상에 트렌치가 제공되고, 상기 트렌치는 상기 제2 반도체 패키지 및 상기 제1 수동 소자 중 적어도 하나와 평면적 관점에서 중첩될 수 있다.
본 발명에 따르면, 제1 열전도층은 제1 반도체 패키지 상에 제공될 수 있다. 트렌치는 수동 소자, 제2 및 제3 반도체 패키지들 중에서 적어도 하나와 평면적 관점에서 중첩될 수 있다. 이에 따라, 제1 열전도층이 제2 및 제3 열전도층들보다 작은 높이를 가질 수 있다. 제1 열전도층의 높이가 감소할수록, 제1 반도체 패키지의 열적 특성이 향상될 수 있다. 제1 반도체 패키지의 열적 특성이 향상됨에 따라, 패키지 시스템의 열적 특성이 향상될 수 있다.
도 1a는 실시예들에 따른 패키지 시스템을 도시한 평면도이다.
도 1b는 실시예들에 따른 패키지 시스템을 도시한 평면도이다.
도 1c는 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면이다.
도 1d는 도 1a의 Ⅲ-Ⅲ'선을 따라 자른 단면이다.
도 1e는 도 1c의 A영역을 확대 도시한 도면이다.
도 1f는 도 1c의 B영역을 확대 도시한 도면이다.
도 1g는 실시예에 따른 제1 반도체 패키지를 설명하기 위한 도면이다.
도 1h는 도 1f의 Ⅰ'-Ⅱ'선을 따라 자른 단면이다.
도 1i 및 도 1j는 실시예들에 따른 제1 반도체 패키지를 도시한 도면이다.
도 k 및 도 1l는 각각 실시예들에 따른 제2 반도체 패키지를 도시한 도면들이다.
도 1m 및 도 1n는 실시예들에 따른 제3 반도체 패키지를 도시한 도시한 도면들이다.
도 2a는 실시예들에 따른 패키지 시스템을 도시한 평면도이다.
도 2b는 도 2a의 Ⅰ-Ⅱ선을 따라 자른 단면이다.
도 2c는 실시예들에 따른 패키지 시스템을 도시한 평면도이다.
도 2d는 도 2c의 Ⅰ-Ⅱ선을 따라 자른 단면이다.
도 2e는 실시예들에 따른 패키지 시스템을 도시한 단면도이다.
도 3a 내지 도 3d는 각각 실시예들에 따른 패키지 시스템을 도시한 단면도들이다.
도 4는 실시예들에 따른 패키지 시스템을 도시한 단면도이다.
도 5a는 실시예들에 따른 반도체 모듈을 도시한 단면도이다.
도 5b는 실시예들에 따른 제2 수동 소자를 설명하기 위한 도면으로, 도 5a의 C영역을 확대 도시한 단면이다.
도 5c는 실시예들에 따른 하부 패드들 및 도전 단자들을 설명하기 위한 도면이다.
도 5d는 실시예들에 따른 하부 패드들을 설명하기 위한 도면이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 이하, 본 발명에 따른 패키지 시스템 및 이를 포함하는 반도체 모듈을 설명한다. 반도체 패키지 시스템은 패키지 시스템 또는 상기 패키지 시스템을 포함하는 반도체 모듈일 수 있다.
도 1a는 실시예들에 따른 패키지 시스템을 도시한 평면도이다. 도 1b는 실시예들에 따른 패키지 시스템을 도시한 평면도이다. 도 1c는 도 1a의 Ⅰ-Ⅱ선을 따라 자른 단면이다. 도 1d는 도 1a의 Ⅲ-Ⅲ'선을 따라 자른 단면이다. 도 1e는 도 1c의 A영역을 확대 도시한 도면이다. 도 1f는 도 1c의 B영역을 확대 도시한 도면이다.
도 1a, 도 1b, 도 1c, 및 도 1d를 참조하면, 패키지 시스템(1)은 기판(500), 제1 반도체 패키지(100), 제2 반도체 패키지(200), 제3 반도체 패키지(300), 제1 수동 소자(400), 방열 구조체(600), 및 제1 열전도층(710)을 포함할 수 있다. 일 예로, 회로 패턴을 갖는 인쇄회로기판(PCB)이 기판(500)으로 사용될 수 있다. 도전 단자들(550)이 기판(500)의 하면 상에 제공될 수 있다. 도전 단자들(550)은 솔더볼들, 범프들, 및 필라들 중에서 적어도 하나를 포함할 수 있다. 도전 단자들(550)은 금속을 포함할 수 있다.
제1 반도체 패키지(100)가 기판(500)의 상면(500a) 상에 실장될 수 있다. 제1 반도체 패키지(100)는 후술할 바와 같이 시스템 온 칩 또는 로직 칩을 포함할 수 있다. 제1 연결 단자들(150)이 기판(500) 및 제1 반도체 패키지(100) 사이에 개재될 수 있다. 제1 반도체 패키지(100)는 제1 연결 단자들(150)을 통해 기판(500)과 전기적으로 연결될 수 있다. 본 명세서에서, 기판(500)과 전기적으로 연결된다는 것은 기판(500) 내의 배선들(505)과 전기적으로 연결된다는 것을 의미한다. 제1 연결 단자들(150)은 솔더볼, 필라, 범프, 또는 볼그리드 어레이를 포함할 수 있다. 실장된 제1 반도체 패키지(100)의 높이(H1)는 제1 연결 단자들(150)의 높이를 포함하는 것으로 정의될 수 있다.
제2 반도체 패키지(200)가 기판(500)의 상면(500a) 상에 실장될 수 있다. 제2 반도체 패키지(200)는 평면적 관점에서 제1 반도체 패키지(100)와 이격 배치될 수 있다. 제2 반도체 패키지(200)는 제1 반도체 패키지(100)와 다른 종류의 반도체 패키지일 수 있다. 제2 연결 단자들(250)이 기판(500) 및 제2 반도체 패키지(200) 사이에 개재될 수 있다. 제2 반도체 패키지(200)는 제2 연결 단자들(250)을 통해 기판(500)과 전기적으로 연결될 수 있다. 제2 연결 단자들(250)은 솔더볼, 필라, 범프, 또는 볼그리드 어레이를 포함할 수 있다. 실장된 제2 반도체 패키지(200)의 높이(H2)는 제2 연결 단자들(250)의 높이를 포함할 수 있다. 실장된 제1 반도체 패키지(100)의 높이(H1)는 실장된 제2 반도체 패키지(200)의 높이(H2)보다 더 클 수 있다. 예를 들어, 제1 반도체 패키지(100)의 상면(100a)은 제2 반도체 패키지(200)의 상면(200a)보다 높은 레벨에 배치될 수 있다. 제2 반도체 패키지(200)는 복수 개로 제공될 수 있다.
제3 반도체 패키지(300)가 기판(500)의 상면(500a) 상에 실장될 수 있다. 제3 반도체 패키지(300)는 평면적 관점에서 제1 반도체 패키지(100) 및 각 제2 반도체 패키지(200)와 이격 배치될 수 있다. 제3 반도체 패키지(300)는 제1 및 제2 반도체 패키지들(100, 200)과 다른 종류의 반도체 패키지일 수 있다. 제3 반도체 패키지(300)는 도 1a와 같이 단수 개로 제공될 수 있다. 다른 예로, 제3 반도체 패키지(300)는 도 1b와 같이 복수 개로 제공될 수 있다. 이 경우, 제3 반도체 패키지들(300)은 서로 이격 배치될 수 있다. 제3 반도체 패키지들(300)의 개수 및 평면적 배열은 다양하게 변형될 수 있다. 제3 연결 단자들(350)이 도 1c와 같이, 기판(500) 및 각 제3 반도체 패키지(300) 사이에 개재될 수 있다. 제3 반도체 패키지(300)는 제3 연결 단자들(350)을 통해 기판(500)과 전기적으로 연결될 수 있다. 제3 연결 단자들(350)은 솔더볼, 필라, 범프, 또는 볼그리드 어레이를 포함할 수 있다. 실장된 제3 반도체 패키지(300)의 높이(H3)는 제3 연결 단자들(350)의 높이를 포함할 수 있다. 실장된 제1 반도체 패키지(100)의 높이(H1)는 실장된 제3 반도체 패키지(300)의 높이(H3)보다 더 클 수 있다. 예를 들어, 제1 반도체 패키지(100)의 상면(100a)은 제3 반도체 패키지(300)의 상면(300a)보다 높은 레벨에 배치될 수 있다.
제1 반도체 패키지(100)는 기판(500)의 배선(505)을 통해 제2 및 제3 반도체 패키지들(200, 300), 및 도전 단자들(550)과 전기적으로 연결될 수 있다. 제2 반도체 패키지(200)는 기판(500)을 통해 제1 및 제3 반도체 패키지(100, 300) 및 도전 단자들(550)과 전기적으로 연결될 수 있다. 제3 반도체 패키지(300)는 기판(500)을 통해 제1 및 제2 반도체 패키지(100, 200) 및 도전 단자들(550)과 전기적으로 연결될 수 있다.
제1 수동 소자(400)가 기판(500)의 상면(500a) 상에 실장될 수 있다. 제1 수동 소자(400)는 제1 내지 제3 반도체 패키지들(100, 200, 300)과 평면적 관점에서 이격 배치될 수 있다. 제1 수동 소자(400)는 인덕터, 저항기, 및 캐패시터 중에서 어느 하나를 포함할 수 있다. 도 1d와 같이 제1 연결 단자부들(410이 기판(500) 및 제1 수동 소자(400) 사이에 더 제공될 수 있다. 이 경우, 실장된 제1 수동 소자(410)의 높이(H4)는 제1 연결 단자부들(410)의 높이를 포함하는 것으로 정의될 수 있다. 예를 들어, 실장된 제1 수동 소자(410)의 높이(H4)는 제1 연결 단자부들(410)의 높이(H41) 및 실장되기 이전의 제1 수동 소자(400')의 높이(H40)의 합과 동일할 수 있다. 제1 연결 단자부들은 솔더, 필라, 또는 범프를 포함할 수 있다. 도 1d를 제외한 도면들에 있어서, 간소화를 위해 제1 연결 단자부들(401)을 생략하여 도시하였으나, 본 발명이 이에 제한되는 것은 아니다.
방열 구조체(600)가 제1 내지 제3 반도체 패키지들(100, 200, 300) 및 제1 수동 소자(400) 상에 제공될 수 있다. 방열 구조체(600)는 기판(500)과 이격될 수 있다. 방열 구조체(600)는 서로 대향하는 상면(600a) 및 제1 하면(601b)을 가질 수 있다. 방열 구조체(600)의 제1 하면(601b)은 기판(500)의 상면(500a)과 나란할 수 있다. 방열 구조체(600)의 제1 하면(601b)은 제1 반도체 패키지(100), 제2 반도체 패키지(200), 및 제3 반도체 패키지(300) 상에 제공될 수 있다. 방열 구조체(600)는 열전도성 물질을 포함할 수 있다. 열전도성 물질은 금속(예를 들어, 구리 및/또는 알루미늄 등) 또는 탄소 함유 물질(예를 들어, 그래핀, 그라파이트, 및/또는 탄소 나노튜브 등)을 포함할 수 있다. 방열 구조체(600)는 비교적 높은 열전도율을 가질 수 있다. 일 예로, 단일 금속층 또는 적층된 복수의 금속층들이 방열 구조체(600)로 사용될 수 있다. 다른 예로, 방열 구조체(600)는 히트 싱크(heat sink) 또는 히트 파이프(heatpipe)를 포함할 수 있다. 또 다른 예로, 방열 구조체(600)는 수냉(water cooling) 방식을 이용할 수 있다.
제1 열전도층(710)이 제1 반도체 패키지(100) 및 방열 구조체(600) 사이에 개재될 수 있다. 제1 열전도층(710)은 제1 반도체 패키지(100)의 상면(100a) 및 방열 구조체(600)의 제1 하면(601b)과 물리적으로 접촉할 수 있다. 제1 열전도층(710)은 열 인터페이스 물질(Thermal interface material, TIM)을 포함할 수 있다. 열 인터페이스 물질은 예를 들어, 폴리머 및 열전도성 입자들을 포함할 수 있다. 상기 열전도성 입자들은 폴리머 내에 분산될 수 있다. 제1 반도체 패키지(100)의 동작 시, 제1 반도체 패키지(100)에서 발생한 열은 제1 열전도층(710) 및 방열 구조체(600)을 통해 외부로 방출될 수 있다.
제2 열전도층(720)이 제2 반도체 패키지(200) 및 방열 구조체(600) 사이에 제공될 수 있다. 제2 열전도층(720)은 제2 반도체 패키지(200)의 상면(200a) 및 방열 구조체(600)의 제1 하면(601b)과 물리적으로 접촉할 수 있다. 제2 열전도층(720)은 예를 들어, 열 인터페이스 물질(Thermal interface material, TIM)을 포함할 수 있다. 제2 반도체 패키지(200)의 동작 시, 제2 반도체 패키지(200)에서 발생한 열은 제2 열전도층(720)을 통해 방열 구조체(600)로 전달될 수 있다.
제3 열전도층(730)이 제3 반도체 패키지(300) 및 방열 구조체(600) 사이에 제공될 수 있다. 제3 열전도층(730)은 제3 반도체 패키지(300)의 상면(300a) 및 방열 구조체(600)의 제1 하면(601b)과 물리적으로 접촉할 수 있다. 제3 열전도층(730)은 예를 들어, 열 인터페이스 물질(Thermal interface material, TIM)을 포함할 수 있다. 제3 반도체 패키지(300)의 동작 시, 제3 반도체 패키지(300)에서 발생한 열은 제3 열전도층(730)을 통해 방열 구조체(600)로 전달될 수 있다.
패키지 시스템(1)의 동작 시, 제1 반도체 패키지(100)에서 많은 열이 발생될 수 있다. 예를 들어, 제1 반도체 패키지(100)는 제2 반도체 패키지(200), 제3 반도체 패키지(300), 및 제1 수동 소자(400)보다 많은 열을 발생시킬 수 있다. 제1 반도체 패키지(100)의 열적 특성은 제2 및 제3 반도체 패키지들(200, 300)의 열적 특성보다 패키지 시스템(1)의 동작 성능에 큰 영향을 미칠 수 있다. 제1 반도체 패키지(100)의 열적 특성이 향상될수록, 패키지 시스템(1)의 동작 특성이 향상될 수 있다. 제1 내지 제3 열전도층들(710, 720, 730)은 방열 구조체(600)보다 낮은 열전도율을 가질 수 있다. 제1 열전도층(710)의 높이(A1)가 감소할수록, 제1 반도체 패키지(100)에서 발생한 열이 방열 구조체(600)로 더 빠르게 방출될 수 있다. 실시예들에 따르면, 제1 열전도층(710)의 높이(A1)는 방열 구조체(600)의 하면(예를 들어, 제1 하면(601b))과 접촉하는 열전도층들의 높이들 중에서 가장 작을 수 있다. 이 때, 열전도층들은 제1 내지 제3 열전도층들(710, 720, 730)을 포함할 수 있다. 다른 예로, 열전도층은 도 2a 내지 도 2b에서 후술할 접착 패턴들(741, 742)을 더 포함할 수 있다. 예를 들어, 제1 열전도층(710)의 높이(A1)는 제2 열전도층(720)의 높이(A2) 및 제3 열전도층(730)의 높이(A3)보다 작을 수 있다. 이에 따라, 제1 반도체 패키지(100)에서 발생하는 열이 방열 구조체(600)로 보다 빠르게 전달될 수 있다. 패키지 시스템(1)은 향상된 동작 특성을 나타낼 수 있다.
방열 구조체(600)는 트렌치를 가질 수 있다. 트렌치는 방열 구조체(600)의 제1 하면(601b)으로부터 상면(600a)을 향해 연장될 수 있다. 트렌치는 평면적 관점에서 제1 수동 소자(400), 제2 반도체 패키지(200), 및 제3 반도체 패키지(300) 중 적어도 하나와 중첩될 수 있다. 실시예들에 따르면, 상기 트렌치는 방열 구조체(600)의 제1 하면(601b) 상에 제공된 제1 트렌치(691)일 수 있다. 제1 트렌치(691)가 제공되어, 방열 구조체(600)는 제2 하면(602b)을 가질 수 있다. 방열 구조체(600)의 제2 하면(602b)은 제1 트렌치(691)의 바닥면에 해당할 수 있다. 제2 하면(602b)은 제1 하면(601b)보다 더 높은 레벨에 배치되고, 상면(600a)보다 낮은 레벨에 배치될 수 있다. 방열 구조체(600)의 제2 하면(602b)은 제1 수동 소자(400) 상에 제공되며, 제2 수동 소자(400)와 평면적 관점에서 중첩될 수 있다. 방열 구조체(600)의 제2 하면(602b)은 제1 수동 소자(400)의 상면과 마주볼 수 있다. 제1 수동 소자(400)의 상면은 제2 하면(602b)과 동일하거나 더 낮은 레벨에 제공될 수 있다.
실시예들에 따르면, 실장된 제1 수동 소자(400)의 높이(H4)는 실장된 제1 반도체 패키지(100)의 높이(H1) 및 제1 열전도층(710)의 높이(A1)의 합과 동일하거나 더 클 수 있다. 제1 수동 소자(400)의 상면은 제1 열전도층(710)의 상면과 동일하거나 더 높은 레벨에 배치될 수 있다. 방열 구조체(600)가 제1 트렌치(691)를 갖지 않는 경우, 제1 수동 소자(400)의 실장으로 인해 기판(500)의 상면(500a) 및 방열 구조체(600)의 제1 하면(601b) 사이의 거리가 증가될 수 있다. 이 경우, 제1 열전도층(710)의 높이(A1), 제2 열전도층(720)의 높이(A2), 및 제3 열전도층(730)의 높이(A3)가 증가될 수 있다. 실시예들에 따르면, 도 1a와 같이 제1 트렌치(691)는 평면적 관점에서 제1 수동 소자(400)와 중첩될 수 있다. 제1 수동 소자(400)가 기판(500)의 상면(500a) 상에 실장되더라도, 제1 열전도층(710)은 작은 높이(A1)를 가질 수 있다. 이에 따라, 제1 반도체 패키지(100)의 열적 특성이 향상될 수 있다. 마찬가지로, 제2 및 제3 반도체 패키지들(200, 300)의 열적 특성이 향상될 수 있다. 방열 구조체(600)의 제2 하면(602b)의 레벨은 실장된 제1 수동 소자(400)의 높이(H4)에 따라 조절될 수 있다.
제1 수동 소자(400)는 복수로 제공될 수 있다. 제1 수동 소자들(400)은 서로 이격될 수 있다. 도 1a 및 도 1d와 같이, 제1 트렌치(691)는 복수의 제1 수동 소자들(400)과 중첩될 수 있다. 제1 수동 소자들(400)은 제1 서브 수동 소자(401), 제2 서브 수동 소자(402), 및 제3 서브 수동 소자(403)를 포함할 수 있다. 실장된 제1 서브 수동 소자(401)의 높이(H4), 실장된 제2 서브 수동 소자(402)의 높이(H4'), 실장된 및 제3 서브 수동 소자(403)의 높이(H4'')는 서로 다를 수 있다. 일 예로, 실장된 제1 서브 수동 소자(401)의 높이(H4)는 실장된 제2 서브 수동 소자(402)의 높이(H4'), 및 실장된 제3 서브 수동 소자(403)의 높이(H4'')보다 클 수 있다. 실장된 제1 서브 수동 소자(401)의 높이(H4)는 앞서 설명한 제1 반도체 패키지(100)의 높이(H1) 및 제1 열전도층(710)의 높이(A1)의 합과 동일하거나 더 클 수 있다. 제1 트렌치(691)는 제1 내지 제3 서브 수동 소자들(401, 402, 403)과 평면적 관점에서 중첩될 수 있다. 방열 구조체(600)의 제2 하면(602b)의 레벨은 실장된 제1 내지 제3 서브 수동 소자들(401, 402, 403)의 높이들(H4, H4', H4'') 중에서 가장 높은 것에 의해 결정될 수 있다. 예를 들어, 방열 구조체(600)의 제2 하면(602b)은 제1 서브 수동 소자(401)의 상면과 동일하거나 더 높은 레벨에 배치될 수 있다. 도 1b와 같이, 제1 트렌치(691)는 복수개로 제공될 수 있다. 제1 트렌치들(691)은 제2 반도체 패키지들(200)과 각각 중첩될 수 있다. 이하, 단수의 제1 수동 소자(400) 및 제1 트렌치(691)에 대해 기술한다.
전자 소자(430)가 기판(500)의 상면(500a) 상에 더 제공될 수 있다. 전자 소자(430)는 수정 발진기(Crystal Oscillator)와 같은 오실레이터 또는 실시간 클럭(real-time clock)을 포함할 수 있다. 도 1e와 같이 도전 연결 단자(413)가 전자 소자(430) 및 기판(500)의 상면(500a) 사이에 더 제공되어, 전자 소자(430) 및 기판(500)과 전기적으로 연결될 수 있다. 이 경우, 실장된 전자 소자(430)의 높이(H7)는 도전 연결 단자(413)의 높이(H71)를 포함하는 것으로 정의될 수 있다. 실장된 전자 소자(430)의 높이(H7)는 예를 들어, 도전 연결 단자(413)의 높이(H71) 및 실장되기 이전의 전자 소자(430')의 높이(H70)의 합과 동일할 수 있다. 실장된 제1 반도체 패키지(100)의 높이(H1) 및 제1 열전도층(710)의 높이(A1)의 합은 실장된 전자 소자(430)의 높이보다 더 클 수 있다. 전자 소자(430)의 상면은 제1 열전도층(710)의 상면과 동일하거나 더 낮은 레벨에 제공될 수 있다. 전자 소자(430)가 기판(500)의 상면(500a) 상에 제공되더라도, 제1 반도체 패키지(100)에서 발생된 열이 제1 열전도층(710)을 통해 방열 구조체(600)로 방출될 수 있다. 다른 예로, 전자 소자(430)는 기판(500)의 상면(500a) 상에 제공되지 않을 수 있다. 도 1e를 제외한 도면들에 있어서, 간소화를 위해 도전 연결 단자(403)의 도시를 생략하였으나, 본 발명이 이에 제한되는 것은 아니다.
제1 언더필막(160)이 기판(500) 및 제1 반도체 패키지(100) 사이의 갭에 제공되어, 제1 연결 단자들(150)을 밀봉할 수 있다. 제2 언더필막(260)이 기판(500) 및 제2 반도체 패키지(200) 사이의 갭에 제공되어, 제2 연결 단자들(250)을 밀봉할 수 있다. 제3 언더필막(360)이 기판(500) 및 제2 반도체 패키지(200) 사이의 갭에 제공되어, 제3 연결 단자들(350)을 밀봉할 수 있다. 제1 내지 제3 언더필막들(160, 260, 360)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 제1 내지 제3 언더필막들(160, 260, 360)이 제공됨에 따라, 제1 내지 제3 연결 단자들(150, 250, 350)의 접합 신뢰성이 향상될 수 있다. 도시된 바와 달리, 제1 내지 제3 언더필막들(160, 260, 360) 중 적어도 하나는 생략될 수 있다.
댐(dam) 구조물(590)이 기판(500)의 상면(500a) 상에 더 제공될 수 있다. 댐 구조물(590)은 제3 반도체 패키지(300)와 제1 수동 소자(400) 사이에 배치될 수 있다. 댐(dam) 구조물(590)이 제공되어, 제3 언더필막(360)의 언더필 물질이 흐르더라도, 제1 수동 소자(400)의 실장을 방해하지 않을 수 있다. 댐 구조물(590)은 액상 수지를 포함할 수 있다. 도시되지 않았으나, 기판(500)은 복수의 층들을 포함할 수 있고, 상기 층들 중 최상부층은 솔더 레지스트 물질과 같은 절연성 폴리머를 포함할 수 있다. 일 예로 예로, 댐 구조물(590)은 상기 기판(500)의 최상부층과 일체로 형성될 수 있다. 이 경우, 댐 구조물(590)은 기판(500)의 최상부층과 경계면 없이 연결될 수 있다. 다른 예로, 댐 구조물(590)은 기판(500)과 다른 물질을 포함할 수 있다. 예를 들어, 댐 구조물(590)은 제1 내지 제3 언더필막들(160, 260, 360) 중 어느 하나와 동일한 물질로 형성될 수 있다. 댐 구조물(590)의 높이는 제1 반도체 패키지(100)의 높이(H1) 및 제1 열전도층(710)의 높이(A1)의 합과 동일하거나 더 작을 수 있다.
댐 구조물(590)의 배치 및 개수는 변형될 수 있다. 예를 들어, 댐 구조물(590)은 복수 개로 제공될 수 있다. 다른 예로, 댐 구조물(590)은 제1 반도체 패키지(100) 및 제1 수동 소자(400) 사이에 배치될 수 있다. 또 다른 예로, 댐 구조물(590)은 제2 반도체 패키지(200) 및 제1 수동 소자(400) 사이에 배치될 수 있다.
도 1g는 실시예에 따른 제1 반도체 패키지를 설명하기 위한 도면으로, 도 1a의 Ⅳ영역을 확대 도시한 도면에 대응된다. 도 1h는 도 1g의 Ⅰ'-Ⅱ'선을 따라 자른 단면 및 도 1c의 Ⅴ영역을 확대 도시한 도면이다.
도 1c, 도 1g, 도 1h를 참조하면, 제1 반도체 패키지(100)는 제1 패키지 기판(110), 제1 반도체칩(120), 및 제1 몰딩막(130)을 포함할 수 있다. 일 예로, 인쇄회로기판(PCB) 또는 재배선층이 제1 패키지 기판(110)으로 사용될 수 있다. 제1 반도체칩(120)이 제1 패키지 기판(110) 상에 플립칩 실장될 수 있다. 제1 반도체칩(120) 및 제1 패키지 기판(110) 사이에 인터포저들이 제공될 수 있다. 인터포저들은 솔더볼, 필라, 범프, 또는 볼그리드 어레이를 포함할 수 있다. 인터포저들은 금속과 같은 도전물질을 포함할 수 있다. 제1 반도체칩(120)은 시스템 온 칩(SOC), 로직 칩, 또는 어플리케이션 프로세서(AP) 칩일 수 있다. 제1 반도체칩(120)은 서로 다른 기능을 하는 회로들을 포함할 수 있다. 예를 들어, 제1 반도체칩(120)은 로직 회로 및 메모리 회로를 포함할 수 있다. 제1 반도체칩(120)은 디지털 집적 회로(IC), 무선 초고주파 집적 회로(RFIC), 및 입출력 회로 중에서 적어도 하나를 더 포함할 수 있다. 제1 반도체 패키지(100)의 동작 시, 제1 반도체 패키지(100)에서 열이 발생한다는 것은 제1 반도체칩(120)에서 열이 발생한다는 것을 의미할 수 있다.
제1 몰딩막(130)이 제1 패키지 기판(110) 상에 배치되어, 제1 반도체칩(120)을 밀봉할 수 있다. 제1 몰딩막(130)은 제1 반도체칩(120)의 측면 및 상면을 덮을 수 있다. 이 경우, 제1 반도체 패키지(100)의 상면(100a)은 제1 몰딩막(130)의 상면에 해당할 수 있다. 제1 몰딩막(130)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다. 제1 몰딩막(130)은 제1 패키지 기판(110) 및 제1 반도체칩(120) 사이의 갭으로 더 연장될 수 있다. 도시된 바와 달리, 별도의 언더필 패턴이 제1 패키지 기판(110) 및 제1 반도체칩(120) 사이의 갭에 제공될 수 있다. 언더필 패턴은 비전도성 페이스트 또는 비전도성 필름을 열압착(Thermal Compression)하는 방법 또는 캐필러리 언더필 공정에 의해 형성될 수 있다. 실장된 제1 반도체 패키지(100)의 높이(H1)는 제1 연결 단자들(150)의 높이, 제1 패키지 기판(110)의 높이, 및 제1 몰딩막(130)의 높이의 합과 동일할 수 있다.
제1 마커(marker)(190)가 제1 몰딩막(130) 상에 제공될 수 있다. 예를 들어, 제1 마커(190)는 제1 몰딩막(130)의 상면 상에 제공될 수 있다. 이와 달리, 제1 마커(190)는 제1 몰딩막(130)의 측면 상에 제공될 수 있다. 제1 마커(190)는 제1 몰딩막(130) 상에 리세스된 부분일 수 있다. 제1 마커(190)의 형성은 제1 몰딩막(130)의 일부를 제거하는 것을 포함할 수 있다. 제1 마커(190)가 제1 반도체칩(120) 상에 형성되는 경우, 제1 마커(190)의 형성 과정에서 제1 반도체칩(120)이 손상될 수 있다. 예를 들어, 크렉이 제1 반도체칩(120) 상에 또는 내에 형성될 수 있다. 실시예들에 따르면, 제1 마커(190)가 제1 몰딩막(130) 상에 제공됨에 따라, 제1 마커(190)의 형성 과정에서 제1 반도체칩(120)의 손상이 방지될 수 있다. 제1 마커(190)는 제1 반도체 패키지(100)에 관한 정보를 표시할 수 있다. 도 1g 내지 도 1h를 제외한 도면들에 있어서, 편의를 위해 제1 마커(190)를 생략하여 도시하나, 본 발명이 이에 제한되는 것은 아니다.
제1 열전도층(710)은 제1 반도체 패키지(100)의 상면(100a) 상에 제공될 수 있다. 제1 열전도층(710)의 형성은 열 인터페이스 물질을 제1 반도체 패키지(100) 상에 제공하는 것 및 상기 열 인터페이스 물질을 경화시키는 것을 포함할 수 있다. 경화되기 이전의 열 인터페이스 물질은 유동성을 가질 수 있다. 제1 열전도층(710)의 형성 과정에서, 제1 반도체 패키지(100)의 상면(100a)의 엣지 영역 상의 열 인터페이스 물질이 제1 반도체 패키지(100)의 측면(100c)으로 흘러내리더라도, 제1 반도체 패키지(100)의 상면(100a)의 센터 영역 상의 열 인터페이스 물질은 흘러내리지 않을 수 있다. 제1 열전도층(710)은 제1 반도체 패키지(100)의 상면(100a)의 센터 영역과 방열 구조체(600) 사이의 갭을 양호하게 채울 수 있다. 예를 들어, 제1 반도체 패키지(100)의 센터 영역의 제1 열전도층(710)의 상면(710a)은 방열 구조체(600)와 물리적으로 접촉할 수 있다. 제1 몰딩막(130)이 제공되므로, 제1 반도체 패키지(100)의 센터 영역은 제1 반도체칩(120)이 제공된 영역에 해당될 수 있다. 제1 열전도층(710)의 형성 과정에서 열 인터페이스 물질이 일부 흘러내리더라도, 제1 열전도층(710)은 제 제1 반도체칩(120)에서 발생한 열을 양호하게 전달할 수 있다. 제1 마커(190)가 제1 몰딩막(130) 상에 제공된 경우, 제1 열전도층(710)은 제1 마커(190) 내로 연장될 수 있다.
도 1i는 실시예들에 따른 제1 반도체 패키지를 도시한 도면으로, 도 1c의 Ⅴ 영역을 확대 도시한 단면 및 도 1e의 Ⅰ-Ⅱ선을 따라 자른 단면에 대응된다.
도 1c, 도 1g, 및 도 1i를 참조하면, 제1 반도체 패키지(100)는 제1 패키지 기판(110), 제1 반도체칩(120), 및 제1 몰딩막(130)에 더하여, 제1 열전도층(710) 및 제1 열전도 구조체(140)를 포함할 수 있다.
제1 열전도 구조체(140)는 도 1a 내지 도 1c의 예에서 설명한 열전도성 물질을 포함하며, 비교적 높은 열전도율을 가질 수 있다. 제1 열전도 구조체(140)는 금속층, 히트 싱크, 또는 히트 파이프를 포함할 수 있다. 제1 접착층(141)이 제1 몰딩막(130) 및 제1 열전도 구조체(140) 사이에 제공될 수 있다. 제1 접착층(141)은 제1 열전도 구조체(140)를 제1 몰딩막(130)에 부착시킬 수 있다. 제1 접착층(141)은 열 인터페이스 물질을 포함할 수 있다. 제1 반도체 패키지(100)의 동작 시, 제1 반도체칩(120)에서 발생한 열은 제1 접착층(141), 제1 열전도 구조체(140), 및 제1 열전도층(710)을 통해 방열 구조체(600)로 전달될 수 있다.
실시예들에 따르면, 제1 반도체 패키지(100)의 상면(100a)은 제1 열전도 구조체(140)의 상면에 해당할 수 있다. 실장된 제1 반도체 패키지(100)의 높이(H1)는 제1 연결 단자들(150)의 높이, 제1 패키지 기판(110)의 높이, 제1 몰딩막(130)의 높이, 제1 접착층(141)의 높이, 및 제1 열전도 구조체(140)의 높이의 합과 동일할 수 있다. 일 예로, 제1 몰딩막(130)의 상면이 제2 반도체 패키지(200)의 상면(200a) 및 제3 반도체 패키지(300)의 상면(300a)보다 더 낮은 레벨에 배치되더라도, 제1 접착층(141) 및 제1 열전도 구조체(140)의 제공에 의해, 실장된 제1 반도체 패키지(100)의 높이(H1)는 실장된 제2 반도체 패키지(200)의 높이(H2) 및 실장된 제3 반도체 패키지(300)의 높이(H3)보다 클 수 있다. 이에 따라, 제1 열전도층(710)의 높이(A1)가 제2 열전도층(720)의 높이(A2) 및 제3 열전도층(730)의 높이(A3)보다 더 작을 수 있다. 제1 반도체 패키지(100)의 열적 특성이 향상될 수 있다.
도 1j는 실시예에 따른 제1 반도체 패키지를 설명하기 위한 도면으로, 도 1g의 Ⅰ'-Ⅱ'선을 따라 자른 단면 및 도 1c의 Ⅴ영역을 확대 도시한 도면이다.
도 1c, 도 1g, 및 도 1j를 참조하면, 제1 반도체 패키지(100)는 제1 패키지 기판(110), 제1 반도체칩(120), 및 제1 몰딩막(130)에 더하여, 제1 열전도층(710) 및 제1 열전도 구조체(140)를 포함할 수 있다. 제1 몰딩막(130)은 제1 반도체칩(120)의 측면을 덮되, 상면을 노출시킬 수 있다. 이 경우, 제1 반도체 패키지(100)의 상면(100a)은 제1 몰딩막(130)의 상면 및 상기 제1 몰딩막(130)에 의해 노출된 제1 반도체칩(120)의 상면에 해당할 수 있다. 노출된 제1 반도체칩(100)의 상면은 제1 접착층(141)과 직접 물리적으로 접촉할 수 있다. 이에 따라, 제1 반도체칩(100)의 방열 특성이 보다 향상될 수 있다.
도 1k는 실시예들에 따른 제2 반도체 패키지를 도시한 도면으로, 도 1c의 Ⅴ' 영역을 확대 도시한 단면이다.
도 1c 및 도 1k를 참조하면, 제2 반도체 패키지(200)는 제2 패키지 기판(210), 제2 반도체칩(220), 및 제2 몰딩막(230)을 포함할 수 있다. 인쇄회로기판(PCB) 또는 재배선층이 제2 패키지 기판(210)으로 사용될 수 있다. 제2 반도체칩(220)은 플립칩 방식 또는 와이어 본딩 방식에 의해 실장될 수 있다. 제2 반도체칩(220)은 제1 반도체칩(120)과 다른 종류의 반도체칩일 수 있다. 예를 들어, 제2 반도체칩(220)은 메모리칩으로 기능할 수 있다. 메모리칩은 DRAM 칩을 포함할 수 있다. 다른 예로, 메모리칩은 SRAM, MRAM, 및/또는 낸드(nand) 플래시 메모리를 포함할 수 있다. 제2 반도체 패키지(200)의 동작 시, 제2 반도체 패키지(200)에서 열이 발생한다는 것은 제2 반도체칩(220)에서 열이 발생한다는 것을 의미할 수 있다. 제2 반도체 패키지(200)는 복수개의 제2 반도체칩들(220)을 포함할 수 있다. 다른 예로, 제2 반도체 패키지(200)는 단수의 제2 반도체칩(220)을 포함할 수 있다. 이하, 설명의 간소화를 위해 단수의 제2 반도체칩(220)에 대하여 기술한다.
제2 몰딩막(230)이 제2 반도체칩(220) 상에 제공되어, 제2 반도체칩(220)을 덮을 수 있다. 제2 몰딩막(230)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 제2 반도체칩(220)이 플립칩 실장되는 경우, 제2 몰딩막(230)은 제2 반도체칩(220) 및 제2 패키지 기판(210) 사이의 갭으로 더 연장될 수 있다. 이와 달리, 언더필 패턴(미도시)이 더 제공되어, 제1 패키지 기판(110) 및 제1 반도체칩(120) 사이의 갭에 채워질 수 있다. 제2 몰딩막(230)은 제2 반도체칩(220)의 측벽을 덮되, 상면을 노출시킬 수 있다. 이 경우, 제2 반도체 패키지(200)의 상면(200a)은 제2 몰딩막(230)의 상면에 해당할 수 있다. 다른 예로, 제2 몰딩막(230)은 제2 반도체칩(220)의 측면을 덮되, 상면을 노출시킬 수 있다. 이 경우, 제2 반도체 패키지(200)의 상면(200a)은 제2 몰딩막(230)의 상면 및 상기 제2 몰딩막(230)에 의해 노출된 제2 반도체칩(220)의 상면에 해당할 수 있다. 실장된 제2 반도체 패키지(200)의 높이(H2)는 제2 연결 단자들(250)의 높이, 제2 패키지 기판(210)의 높이, 및 제2 몰딩막(230)의 높이의 합으로 정의될 수 있다.
제2 마커(290)가 제2 몰딩막(230) 상에 더 제공될 수 있다. 제2 마커(290)는 제2 몰딩막(230)의 리세스된 부분일 수 있다. 제2 마커(290)는 제2 반도체 패키지(200)에 관한 정보를 표시할 수 있다.
제2 열전도층(720)은 제2 몰딩막(230)의 상면 상에 형성될 수 있다. 제2 열전도층(720)의 형성은 앞서 제1 열전도층(710)의 형성 예와 동일한 방법에 의해 형성될 수 있다. 제2 열전도층(720)의 형성 과정에서 열 인터페이스 물질이 일부 흘러내리더라도, 제2 열전도층(720)은 제2 반도체 패키지(200)의 상면(200a)의 센터 영역과 방열 구조체(600) 사이의 갭을 양호하게 채울 수 있다. 제2 반도체 패키지(200)의 상면(200a)의 센터 영역은 제2 반도체칩(220)이 제공된 영역에 해당할 수 있다. 이에 따라, 제2 열전도층(720)은 제2 반도체칩(220)에서 발생한 열을 양호하게 전달받을 수 있다. 제2 열전도층(720)은 제2 마커(290) 내로 더 연장될 수 있다.
도 1l는 실시예들에 따른 제2 반도체 패키지를 도시한 도면으로, 도 1c의 Ⅴ' 영역을 확대 도시한 단면이다.
도 1c 및 도 1l를 참조하면, 제2 반도체 패키지(200)는 제2 패키지 기판(210), 제2 반도체칩(220), 및 제2 몰딩막(230)에 더하여, 제2 접착층(241) 및 제2 열전도 구조체(240)를 포함할 수 있다. 제2 열전도 구조체(240)는 열전도성 물질을 포함하여, 비교적 높은 열전도율을 가질 수 있다. 제2 열전도 구조체(240)는 금속층, 히트 싱크, 또는 히트 파이프를 포함할 수 있다. 제2 접착층(241)이 제2 몰딩막(230) 및 제2 열전도 구조체(240) 사이에 제공될 수 있다. 제2 접착층(241)은 열 인터페이스 물질을 포함할 수 있다. 제2 반도체 패키지(200)의 동작 시, 제2 반도체칩(220)에서 발생하는 열은 제2 접착층(241) 및 제2 열전도 구조체(240)를 통해 제2 열전도층(720)으로 전달될 수 있다.
제2 반도체 패키지(200)의 상면(200a)은 제2 열전도 구조체(240)의 상면에 해당할 수 있다. 실장된 제2 반도체 패키지(200)의 높이(H2)는 제2 연결 단자들(250)의 높이, 제2 패키지 기판(210)의 높이, 제2 몰딩막(230)의 높이, 제2 접착층(241)의 높이, 및 제2 열전도 구조체(240)의 높이의 합과 동일할 수 있다.
도 1m는 실시예들에 따른 제3 반도체 패키지를 도시한 도면으로, 도 1c의 Ⅴ'' 영역을 확대 도시한 도면에 해당한다.
도 1c 및 도 1m를 참조하면, 제3 반도체 패키지(300)는 제3 패키지 기판(310), 제3 반도체칩(320), 및 제3 몰딩막(330)을 포함할 수 있다. 재배선층 또는 인쇄회로기판이 제3 패키지 기판(310)으로 사용될 수 있다. 제3 반도체칩(320)은 제1 반도체칩(120) 및 제2 반도체칩(220)과 다른 종류의 반도체칩일 수 있다. 예를 들어, 제3 반도체칩(320)은 전력 관리 집적 회로(Power Management Integrated Circuit, PMIC)를 포함하여, 전력 관리 칩으로 기능할 수 있다. 제3 반도체 패키지(300)의 동작 시, 제3 반도체 패키지(300)에서 열이 발생한다는 것은 제3 반도체칩(320)에서 열이 발생한다는 것을 의미할 수 있다. 제3 몰딩막(330)이 제3 반도체칩(320) 상에 제공되어, 제3 반도체칩(320)을 덮을 수 있다. 제3 몰딩막(330)은 제3 반도체칩(320)의 상면 및 측면을 덮을 수 있다. 제3 반도체 패키지(300)의 상면(300a)은 제3 몰딩막(330)의 상면에 해당할 수 있다. 다른 예로, 제3 몰딩막(330)은 제3 반도체칩(320)의 측면을 덮되, 상면을 노출시킬 수 있다. 제3 반도체 패키지(300)의 상면(300a)은 제3 몰딩막(330)의 상면 및 제3 몰딩막(330)에 의해 노출된 제3 반도체칩(320)의 상면에 해당할 수 있다. 제3 몰딩막(330)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 실장된 제3 반도체 패키지(300)의 높이(H3)는 제3 연결 단자들(350)의 높이, 제3 패키지 기판(310)의 높이, 및 제3 몰딩막(330)의 높이의 합으로 정의될 수 있다.
제3 반도체 패키지(300)는 팬 아웃 패널 레벨 패키지(Fan-out panel level package) 또는 팬 아웃 패널 웨이퍼 레벨 패키지(Fan-out wafer level package)로 제조될 수 있다. 제3 반도체 패키지(300)의 형성은 캐리어 기판(미도시) 상에 제3 반도체칩(320)을 제공하는 것, 제3 반도체칩(320)을 덮는 제3 몰딩막(330)을 형성하는 것, 캐리어 기판을 제거하여, 제3 반도체칩(320)의 하면을 노출시키는 것, 및 상기 노출된 제3 반도체칩(320)의 하면 및 상기 제3 몰딩막(330)의 하면 상에 재배선층을 형성하는 것을 포함할 수 있다. 상기 재배선층이 제3 패키지 기판(310)으로 사용될 수 있다.
도 1n는 실시예들에 따른 제3 반도체 패키지를 도시한 도면으로, 도 1c의 Ⅴ'' 영역을 확대 도시한 도면에 해당한다.
도 1c 및 도 1n를 참조하면, 제3 반도체 패키지(300)는 제3 패키지 기판(310), 제3 반도체칩(320), 및 제3 몰딩막(330)에 더하여, 제3 열전도층(730) 및 제3 열전도 구조체(340)를 포함할 수 있다. 제3 열전도 구조체(340)는 열전도성 물질을 포함하여, 비교적 높은 열전도율을 가질 수 있다. 제3 열전도 구조체(340)는 금속층, 히트 싱크, 또는 히트 파이프를 포함할 수 있다. 제3 접착층(341)이 제3 몰딩막(330) 및 제2 열전도 구조체(240)의 사이에 제공될 수 있다. 제3 접착층(341)은 열 인터페이스 물질을 포함할 수 있다. 제3 반도체 패키지(300)의 동작 시, 제3 반도체칩(320)에서 발생하는 열은 제3 접착층(341) 및 제3 열전도 구조체(340)를 통해 제3 열전도층(730)으로 전달될 수 있다.
제3 반도체 패키지(300)의 상면(300a)은 제3 열전도 구조체(340)의 상면에 해당할 수 있다. 실장된 제3 반도체 패키지(300)의 높이(H3)는 제3 연결 단자들(350)의 높이, 제3 패키지 기판(310)의 높이, 제3 몰딩막(330)의 높이, 제3 접착층(141)의 높이, 및 제3 열전도 구조체(340)의 높이의 합과 동일할 수 있다.
제3 마커(390)가 제3 몰딩막(330) 상에 더 제공될 수 있다. 제3 마커(390)는 제3 몰딩막(330)의 리세스된 부분일 수 있다.
도 1c, 도 1jm 및 도 1n를 참조하면, 제3 열전도층(730)이 제3 반도체 패키지(300)의 상면(300a) 상에 형성될 수 있다. 제3 열전도층(730)의 형성은 앞서 제1 열전도층(710)의 형성 예와 동일한 방법에 의해 형성될 수 있다. 이 때, 제3 반도체 패키지(300)의 상면(300a)의 엣지 영역 상의 열 인터페이스 물질이 일부 흘러내리더라도, 제3 열전도층(730)은 제3 반도체 패키지(300)의 상면(300a)의 센터 영역과 방열 구조체(600) 사이의 갭을 양호하게 채울 수 있다. 제3 반도체 패키지(300)의 상면(300a)의 센터 영역은 제3 반도체칩(320)이 제공된 영역에 해당할 수 있다. 이에 따라, 제3 열전도층(730)은 제3 반도체 패키지(300)에서 발생한 열을 양호하게 전달할 수 있다.
도 2a는 실시예들에 따른 패키지 시스템을 도시한 평면도이다. 도 2b는 도 2a의 Ⅰ-Ⅱ선을 따라 자른 단면이다.
도 2a 및 도 2b를 참조하면, 패키지 시스템(1a)은 기판(500), 제1 내지 제3 반도체 패키지들(100, 200, 300), 제1 수동 소자(400), 제1 내지 제3 열전도층들(710, 720, 730), 및 방열 구조체(600)를 포함할 수 있다. 기판(500), 제1 내지 제3 반도체 패키지들(100, 200, 300), 제1 수동 소자(400), 제1 내지 제3 열전도층들(710, 720, 730), 및 방열 구조체(600)는 앞서 도 1a 내지 도 1n의 설명과 동일할 수 있다.
접지 패드(510G)는 기판(500)의 상면(500a) 상에 제공될 수 있다. 도전 단자들(550) 중 적어도 하나는 접지 단자로 기능할 수 있다. 접지 전압이 접지 단자 및 기판(500)을 통해 접지 패드(510G)에 인가될 수 있다.
방열 구조체(600)는 바디 부분(601) 및 다리 부분(602)을 포함할 수 있다. 방열 구조체(600)의 바디 부분(601)은 앞서 도 1a 내지 도 1c에서 설명한 방열 구조체(600)와 유사할 수 있다. 예를 들어, 상기 바디 부분(601)은 제1 내지 제3 반도체 패키지들(300, 300, 300) 및 제1 수동 소자(400) 상에 제공될 수 있다. 트렌치가 바디 부분(601)의 제1 하면(601b) 상에 형성될 수 있다. 트렌치는 도 1a 내지 도 1c에서 설명한 제1 트렌치(691)일 수 있다. 방열 구조체(600)의 제1 하면(601b) 및 제2 하면(602b)이 바디 부분(601)에 제공될 수 있다. 제1 열전도층(710)은 방열 구조체(600)의 제2 하면(602b)과 물리적으로 접촉할 수 있다.
방열 구조체(600)의 다리 부분(602)은 바디 부분(601)의 엣지 영역 및 기판(500) 사이에 제공될 수 있다. 방열 구조체(600)의 다리 부분(602)은 바디 부분(601)과 연결될 수 있다. 도 2a와 같이, 제1 내지 제3 반도체 패키지들(300, 300, 300) 및 제1 수동 소자(400)는 방열 구조체(600)의 다리 부분(602)과 이격될 수 있다. 다리 부분(602)은 평면적 관점에서 기판(500)의 엣지 영역에 제공될 수 있다.
접착 패턴들(741, 742)이 기판(500)과 방열 구조체(600)의 다리 부분(602) 사이에 제공되어, 방열 구조체(600)를 기판(500)에 고정시킬 수 있다. 접착 패턴들(741, 742)은 도전성 접착 패턴(741) 및 절연성 접착 패턴(742)을 포함할 수 있다. 도전성 접착 패턴(741)은 접지 패드(510G)와 방열 구조체(600)의 다리 부분(602)의 하면 사이에 제공될 수 있다. 방열 구조체(600)는 도전성 접착 패턴(741)을 통해 접지 패드(510G)와 접속할 수 있다.
방열 구조체(600) 내에 일정량 이상의 전하가 축적되면, 상기 전하가 방열 구조체(600)로부터 다른 전기 전도성 구성 요소로 흘러들어가 상기 전기 전도성 구성 요소를 손상시킬 수 있다. 상기 전기 전도성 구성요소는 제1 내지 제3 반도체칩들(310, 320, 330) 내의 집적 회로들과 배선들, 제1 내지 제3 패키지 기판들(310, 320, 330) 내의 배선, 제1 내지 제3 연결 단자들(150, 250, 350), 및 기판(500) 내의 배선들 중에서 적어도 하나를 포함할 수 있다. 실시예들에 따르면, 도전성 접착 패턴(741)에 의해 방열 구조체(600)에 접지 전압이 인가될 수 있다. 이에 따라, 방열 구조체(600)는 정전 방전(Electrostatic discharge, ESD)에 의한 패키지 시스템(1a)의 전기적 손상을 방지할 수 있다.
방열 구조체(600)는 전기 전도성을 가져, 제1 내지 제3 반도체 패키지들(100, 200, 300)의 전자기 간섭(EMI; Electromagnetic Interference)을 차폐시킬 수 있다. 전자기 간섭이란 전기적 요소로부터 방사 또는 전도되는 전자기파가 다른 전기적 요소의 수신/송신 기능에 장애를 유발시키는 것을 의미한다. 방열 구조체(600)에 의해, 제1 내지 제3 반도체 패키지들(100, 200, 300)의 동작들 및 제1 수동 소자(400)의 동작이 다른 패키지의 동작을 방해하거나 또는 다른 패키지에 의해 방해 받지 않을 수 있다.
절연성 접착 패턴(742)은 기판(500)과 방열 구조체(600) 사이에 제공될 수 있다. 이에 따라, 방열 구조체(600)는 (500)과 절연되어, 전기적 쇼트의 발생이 방지될 수 있다. 절연성 접착 패턴(742)의 높이는 도전성 접착 패턴(741)의 높이(A5)와 동일할 수 있다.
도 2b를 참조하면, 방열 구조체(600)의 다리 부분(602)의 높이(B)는 방열 구조체(600)의 내측면의 최대 수직 간격과 동일할 수 있다. 방열 구조체(600)의 다리 부분(602)의 높이(B)는 실장된 제1 반도체 패키지(100)의 높이(H1)보다 작을 수 있다. 이에 따라, 제1 열전도층(710)의 높이(A1)가 접착 패턴들(741, 742)의 높이들(예를 들어, 도전성 접착 패턴(741)의 두께(A5))보다 더 작을 수 있다. 제1 열전도층(710)이 작은 높이(H1)를 가지므로, 제1 반도체 패키지(100)에서 발생한 열이 제1 열전도층(710)을 통해 방열 구조체(600)로 더욱 빠르게 전달될 수 있다.
도 2c는 실시예들에 따른 패키지 시스템을 도시한 평면도이다. 도 2d는 도 2c의 Ⅰ-Ⅱ선을 따라 자른 단면이다.
도 2c 및 도 2d를 참조하면, 패키지 시스템(1b)은 기판(500), 제1 내지 제3 반도체 패키지들(100, 200, 300), 제1 수동 소자(400), 제1 내지 제3 열전도층들(710, 720, 730), 및 방열 구조체(600)를 포함할 수 있다. 방열 구조체(600)는 도 2a 및 도 2b에서 설명과 동일할 수 있다. 예를 들어, 방열 구조체(600)는 바디 부분(601) 및 다리 부분(602)을 포함할 수 있다.
도전성 접착 패턴(741)이 접지 패드(510G) 및 방열 구조체(600)의 다리 부분(602) 사이에 제공되어, 방열 구조체(600) 및 접지 패드(510G)와 전기적으로 연결될 수 있다. 제1 열전도층(710)의 높이(A1)는 도전성 접착 패턴(741)의 높이(A5)보다 작을 수 있다. 도 2a 및 도 2b의 예와 달리 별도의 절연성 접착 패턴(742)이 제공되지 않을 수 있다.
도 2e는 실시예들에 따른 패키지 시스템을 도시한 단면도로, 도 2c의 Ⅰ-Ⅱ선을 따라 자른 단면에 대응된다.
도 2c 및 도 2e를 참조하면, 패키지 시스템(1c)은 기판(500), 제1 내지 제3 반도체칩들(310, 320, 330), 제1 수동 소자(400), 제1 내지 제3 열전도층들(710, 720, 730), 및 방열 구조체(600)를 포함할 수 있다.
방열 구조체(600)는 제1 방열 구조체(610), 제2 방열 구조체(620), 및 방열 접착층(630)을 포함할 수 있다. 제1 방열 구조체(610)는 앞서 도 2a 및 도 2b의 예 또는 도 2c 및 도 2d의 예와 동일할 수 있다. 예를 들어, 제2 방열 구조체(620)는 바디 부분(601) 및 다리 부분(602)을 포함할 수 있다. 제1 트렌치(691)가 제1 방열 구조체(610)는 제1 하면(601b) 상에 제공될 수 있다. 도전성 접착 패턴(741)이 접지 패드(510G) 및 제1 방열 구조체(610) 사이에 제공될 수 있다. 다른 예로, 도 2a 및 도 2b의 예에서 설명한 바와 같은 절연성 접착 패턴(742)이 더 제공될 수 있다.
제2 방열 구조체(620)는 제1 방열 구조체(610) 상에 제공될 수 있다. 제2 방열 구조체(620)는 앞서 도 1a 내지 1c에서 설명한 방열 구조체(600)와 동일할 수 있다. 다만, 제2 방열 구조체(620)는 트렌치를 갖지 않을 수 있다. 제2 방열 구조체(620)의 하면은 편평할 수 있다.
방열 접착층(630)이 제1 방열 구조체(610) 및 제2 방열 구조체(620) 사이에 개재될 수 있다. 제2 방열 구조체(620)는 방열 접착층(630)에 의해 제1 방열 구조체(610)에 부착될 수 있다. 방열 접착층(630)은 예를 들어, 열 인터페이스 물질을 포함할 수 있다.
도 3a는 실시예들에 따른 패키지 시스템을 도시한 단면도로, 도 2c의 Ⅰ-Ⅱ선을 따라 자른 단면에 대응된다.
도 2c 및 도 3a를 참조하면, 패키지 시스템(1d)은 기판(500), 제1 내지 제3 반도체 패키지들(100, 200, 300), 제1 수동 소자(400), 제1 내지 제3 열전도층들(710, 720, 730), 및 방열 구조체(600)를 포함할 수 있다. 제1 방열 구조체(610)의 너비는 제2 방열 구조체(620)의 너비와 동일하거나 더 넓을 수 있다.
실장된 제2 반도체 패키지(200)의 높이(H2)는 실장된 제1 반도체 패키지(100)의 높이(H1)와 동일하거나 더 클 수 있다. 예를 들어, 제2 반도체 패키지(200)의 상면(200a)은 제1 반도체 패키지(100)의 상면(100a)과 동일하거나 더 높은 레벨에 배치될 수 있다.
제2 트렌치(692)가 방열 구조체(600)의 제1 하면(601b) 상에 제공될 수 있다. 방열 구조체(600)는 제1 하면(601b)보다 높은 레벨에 배치된 제3 하면(603b)을 가질 수 있다. 제3 하면(603b)은 제2 트렌치(692)의 바닥면에 해당할 수 있다. 방열 구조체(600)의 제3 하면(603b)은 제2 반도체 패키지(200) 상에 제공될 수 있다. 제2 트렌치(692)는 평면적 관점에서 제2 반도체 패키지(200)와 중첩될 수 있다. 제2 열전도층(720)이 제2 반도체 패키지(200)의 상면(200a) 상에 제공되어, 제2 트렌치(692)의 제3 하면(603b)과 물리적으로 접촉할 수 있다. 제2 열전도층(720)의 측면의 적어도 일부는 제2 트렌치(692)의 측벽과 마주볼 수 있다. 실시예들에 따르면, 제2 반도체 패키지(200)의 높이(H2)가 크더라도, 제2 트렌치(692)가 제공됨에 따라 제1 열전도층(710)의 높이(A1)가 제2 열전도층(720)의 높이(A2)보다 작을 수 있다. 이에 따라, 패키지 시스템(1d)의 열적 특성이 향상될 수 있다.
제2 반도체 패키지들(200)이 복수로 제공된 경우, 제2 트렌치(692)는 복수개로 제공될 수 있다. 제2 트렌치들(692)은 제2 반도체 패키지들(200)과 각각 중첩될 수 있다. 다른 예로, 제2 트렌치들(692)은 적어도 2개 이상의 제2 반도체 패키지들(200)과 중첩될 수 있다.
실장된 제1 반도체 패키지(100)의 높이(H1) 및 제1 열전도층(710)의 높이(A1)의 합은 제1 수동 소자(400)의 높이(H4)보다 클 수 있다. 예를 들어, 제1 열전도층(710)의 상면은 제1 수동 소자(400)의 상면보다 높은 레벨에 배치될 수 있다. 제1 트렌치(691)는 제공되지 않을 수 있다. 제1 수동 소자(400)의 상면은 방열 구조체(600)의 제1 하면(601b)과 마주볼 수 있다.
도 3b는 실시예들에 따른 패키지 시스템을 도시한 단면도로, 도 2c의 Ⅰ-Ⅱ선을 따라 자른 단면에 대응된다.
도 2c 및 도 3b를 참조하면, 패키지 시스템(1e)은 기판(500), 제1 내지 제3 반도체 패키지들(100, 200, 300), 제1 수동 소자(400), 제1 내지 제3 열전도층들(710, 720, 730), 및 방열 구조체(600)를 포함할 수 있다.
실장된 제3 반도체 패키지(300)의 높이(H3)는 실장된 제1 반도체 패키지(100)의 높이(H1)와 동일하거나 더 클 수 있다. 예를 들어, 제3 반도체 패키지(300)의 상면(300a)은 제1 반도체 패키지(100)의 상면(100a)과 동일하거나 더 높은 레벨에 배치될 수 있다.
제3 트렌치(693)가 방열 구조체(600)의 제1 하면(601b) 상에 제공될 수 있다. 방열 구조체(600)는 제1 하면(601b)보다 높은 레벨에 배치된 제4 하면(604b)을 가질 수 있다. 제4 하면(604b)은 제3 트렌치(693)의 바닥면에 해당할 수 있다. 방열 구조체(600)의 제4 하면(604b)은 제3 반도체 패키지(300) 상에 제공될 수 있다. 제3 트렌치(693)는 평면적 관점에서 제3 반도체 패키지(300)와 중첩될 수 있다. 제3 열전도층(730)이 제3 반도체 패키지(300)의 상면(300a) 상에 제공되고, 제3 트렌치(693)의 제4 하면(604b)과 물리적으로 접촉할 수 있다. 제3 열전도층(730)의 측면의 적어도 일부는 제3 트렌치(693)의 측벽과 마주볼 수 있다. 실시예들에 따르면, 제3 반도체 패키지(300)의 높이(H3)가 크더라도, 제3 트렌치(693)가 제공됨에 따라, 제1 열전도층(710)의 높이(A1)는 제3 열전도층(730)의 높이(A3)보다 작을 수 있다. 이에 따라, 패키지 시스템(1e)의 열적 특성이 향상될 수 있다.
제1 반도체 패키지(100)의 높이(H1)는 제2 반도체 패키지(200)의 높이(H2)보다 클 수 있다. 제1 열전도층(710)의 높이(A1)는 제2 열전도층(720)의 높이(A2)보다 작을 수 있다.
실장된 제1 반도체 패키지(100)의 높이(H1) 및 제1 열전도층(710)의 높이(A1)의 합은 제1 수동 소자(400)의 높이(H4)보다 클 수 있다. 제1 트렌치(691)는 제공되지 않고, 제1 수동 소자(400)의 상면은 방열 구조체(600)의 제1 하면(601b)과 마주볼 수 있다.
도 3c는 실시예들에 따른 패키지 시스템을 도시한 단면도로, 도 2c의 Ⅰ-Ⅱ선을 따라 자른 단면에 대응된다. 도 3d는 실시예들에 따른 패키지 시스템을 도시한 단면도로, 도 2c의 Ⅰ-Ⅱ선을 따라 자른 단면에 대응된다.
도 2c, 도 3c, 및 도 3d를 참조하면, 패키지 시스템(1f, 1g)은 기판(500), 제1 내지 제3 반도체 패키지들(100, 200, 300), 제1 수동 소자(400), 제1 내지 제3 열전도층들(710, 720, 730), 및 방열 구조체(600)를 포함할 수 있다.
트렌치는 제1 트렌치(691) 및 제2 트렌치(692)를 포함할 수 있다. 제1 트렌치(691) 및 제2 트렌치(692)는 방열 구조체(600)의 제1 하면(601b) 상에 제공될 수 있다. 이에 따라, 방열 구조체(600)는 제1 하면(601b), 제2 하면(602b), 및 제3 하면(603b)을 가질 수 있다.
실장된 제1 수동 소자(400)의 높이(H4)는 실장된 제1 반도체 패키지(100)의 높이(H1) 및 제1 열전도층(710)의 높이(A1)와 동일하거나 더 클 수 있다. 제1 트렌치(691)가 제공됨에 따라, 제1 수동 소자(400)가 기판(500)의 상면(500a) 상에 실장되더라도, 제1 열전도층(710)의 높이(A1)가 작을 수 있다.
실장된 제2 반도체 패키지(200)의 높이(H2)는 실장된 제1 반도체 패키지(100)의 높이(H1)와 동일하거나 더 클 수 있다. 제2 트렌치(692)는 제2 반도체 패키지(200)와 평면적 관점에서 중첩될 수 있다. 제2 열전도층(720)은 방열 구조체(600)의 제3 하면(603b)과 물리적으로 접촉할 수 있다. 제1 열전도층(710)의 높이(A1)는 제2 열전도층(720)의 높이(A2)보다 작을 수 있다. 방열 구조체(600)의 제3 하면(603b)은 제2 하면(602b)과 동일하거나 다른 레벨에 제공될 수 있다.
실장된 제1 반도체 패키지(100)의 높이(H1)가 실장된 제3 반도체 패키지(300)의 높이(H3)보다 크고, 제3 트렌치(693)는 제공되지 않을 수 있다.
도 3d를 참조하면, 트렌치는 제1 트렌치(691) 및 제2 트렌치(692)에 더하여, 제3 트렌치(693)를 포함할 수 있다. 제1 내지 제3 트렌치들(691, 692, 693), 은 방열 구조체(600)의 제1 하면(601b) 상에 제공될 수 있다. 이에 따라, 방열 구조체(600)는 제1 하면(601b), 제2 하면(602b), 제3 하면(603b), 및 제4 하면(604b)을 가질 수 있다.
실장된 제3 반도체 패키지(300)의 높이(H3)는 실장된 제1 반도체 패키지(100)의 높이(H1)와 동일하거나 더 클 수 있다. 제3 열전도층(730)은 방열 구조체(600)의 제4 하면(604b)과 물리적으로 접촉할 수 있다. 제1 열전도층(710)의 높이(A1)는 제4 열전도층(740)의 높이(A4)보다 작을 수 있다. 방열 구조체(600)의 제4 하면(604b)의 레벨은 실장된 제1 반도체 패키지(100)의 높이(H1), 실장된 제3 반도체 패키지(300)의 높이(H3), 및 제1 열전도층(710)의 높이(A1)에 따라 결정될 수 있다. 방열 구조체(600)의 제4 하면(604b)은 제2 하면(602b)과 다른 레벨에 제공되는 것으로 도시하였으나, 제4 하면(604b)은 제2 하면(602b)과 동일한 레벨에 배치될 수 있다. 이 경우, 제1 트렌치(691) 및 제3 트렌치(693)는 일체로 형성될 수 있다.
실시예들에 따르면, 제1 내지 제3 트렌치들(691, 692, 693)의 제공은 각각 실장된 제1 수동 소자(400)의 높이(H4), 실장된 제2 반도체 패키지(200)의 높이(H2), 실장된 제3 반도체 패키지(300)에 따라 조절될 수 있다. 예를 들어, 실장된 제1 수동 소자(400)의 높이(H4)가 실장된 제1 반도체 패키지(100)의 높이(H1) 및 제1 열전도층(710)의 높이(A1)보가 작은 경우, 제1 트렌치(691)는 제공되지 않을 수 있다. 실장된 제1 반도체 패키지(100)의 높이(H1)가 실장된 제2 반도체 패키지(200)의 높이(H2)보다 큰 경우, 제2 트렌치(692)는 제공되지 않을 수 있다. 실장된 제1 반도체 패키지(100)의 높이(H1)가 실장된 제3 반도체 패키지(300)의 높이(H3)보다 큰 경우, 제3 트렌치(693)는 제공되지 않을 수 있다.
도 4는 실시예들에 따른 패키지 시스템을 도시한 단면도로, 도 2c의 Ⅰ-Ⅱ선을 따라 자른 대응된다.
도 2c 및 도 3b를 참조하면, 패키지 시스템(1i)은 기판(500), 제1 내지 제3 반도체 패키지들(100, 200, 300), 제1 수동 소자(400), 제1 내지 제3 열전도층들(710, 720, 730), 및 방열 구조체(600)에 더하여 제3 열전도층(740)을 포함할 수 있다. 실장된 제1 수동 소자(400)의 높이(H4)는 실장된 제1 반도체 패키지(100)와 동일하거나 더 클 수 있다. 제1 트렌치(691)가 방열 구조체(600)의 제1 하면(601b) 상에 제공될 수 있다.
제4 열전도층(740)은 제1 수동 소자(400)와 방열 구조체(600) 사이에 제공될 수 있다. 제4 열전도층(740)은 열 인터페이스 물질을 포함할 수 있다. 제4 열전도층(740)은 방열 구조체(600)의 제2 하면(602b)과 접촉할 수 있다. 제1 수동 소자(400)에서 발생한 열은 제4 열전도층(740)을 통해 방열 구조체(600)로 전달될 수 있다. 패키지 시스템(1i)의 동작 시, 제1 반도체 패키지(100)는 제1 수동 소자(400)보다 더 많은 열을 방출할 수 있다. 제1 트렌치(691)가 제공되어, 제1 열전도층(710)의 높이(A1)가 제4 열전도층(740)의 높이(A4)보다 더 작을 수 있다.
도시된 바와 달리, 실장된 제1 수동 소자(400)의 높이(H4)가 실장된 제1 반도체 패키지(100)보다 더 작은 경우, 제1 트렌치(691)는 제공되지 않을 수 있다. 이 경우, 제4 열전도층(740)은 방열 구조체(600)의 제1 하면(601b)과 물리적으로 접촉할 수 있다. 다른 예로, 제2 트렌치(692) 또는 제3 트렌치(693)가 방열 구조체(600)의 제1 하면(601b) 상에 더 제공될 수 있다.
도 3a 내지 도 3d 및 도 4의 설명에 있어서, 제2 방열 구조체(620) 및 방열 접착층(630)은 생략될 수 있다. 다른 예로, 제1 방열 구조체(610)의 다리 부분(602)은 제공되지 않고, 제1 방열 구조체(610)는 기판(500)과 이격될 수 있다. 이 경우, 도전성 접착 패턴(741)은 제공되지 않을 수 있다. 또 다른 예로, 제2 방열 구조체(620), 방열 접착층(630), 및 방열 구조체(600)의 다리 부분(602)은 제공되지 않을 수 있다.
도 5a는 실시예들에 따른 반도체 모듈을 도시한 단면도이다. 도 5b는 실시예들에 따른 제2 수동 소자를 설명하기 위한 도면으로, 도 5a의 C영역을 확대 도시한 단면이다. 도 5c는 실시예들에 따른 하부 패드들 및 도전 단자들을 설명하기 위한 도면으로, 도 5a의 Ⅵ영역을 확대 도시하였다. 도 5d는 실시예들에 따른 하부 패드들을 설명하기 위한 도면으로, 도 5a의 Ⅵ영역을 확대 도시한 도면에 대응된다.
도 1a, 도 5a, 및 도 5b를 참조하면, 반도체 모듈(10)은 보드(1000) 및 패키지 시스템(1)을 포함할 수 있다. 예를 들어, 인쇄회로기판이 보드(1000)로 사용될 수 있다. 도전 패드들(1500)이 보드(1000)의 상면(1000a) 상에 제공될 수 있다. 도전 패드들(1500)은 보드(1000)의 내부 배선들과 전기적으로 연결될 수 있다.
도 1a 내지 도 1c에서 설명한 패키지 시스템(1)이 보드(1000) 상에 실장되어, 반도체 모듈(10)이 형성될 수 있다. 다른 예로, 도 2a 및 도 2b의 패키지 시스템(1a), 도 2c 및 도 2d의 패키지 시스템(1b), 도 2e의 패키지 시스템(1c), 도 3a의 패키지 시스템(1d), 도 3b의 패키지 시스템(1e), 도 3c의 패키지 시스템(1f), 도 3d의 패키지 시스템(1g), 또는 도 4의 패키지 시스템(1h)이 보드(1000) 상에 실장되어, 반도체 모듈(10)이 형성될 수 있다. 편의를 위해, 도 1a 내지 도 1c의 패키지 시스템(1)이 보드(1000) 상에 실장된 반도체 모듈(10)에 관하여 도시 및 설명하였으나, 본 발명이 이에 제한되는 것은 아니다.
패키지 시스템(1)의 실장은 도전 단자들(550)이 보드(1000)를 향하도록 패키지 시스템(1)을 보드(1000) 상에 제공하는 것 및 상기 도전 단자들(550)을 도전 패드들(1500)과 각각 접속시키는 것을 포함할 수 있다. 도전 단자들(550)의 피치는 도전 패드들(1500)의 피치(P4)와 실질적으로 동일할 수 있다. 도전 패드들(1500)의 피치(P4)는 규격화되어 있을 수 있다. 예를 들어, 도전 패드들(1500)의 피치(P4)는 JEDEC 표준 규격을 만족할 수 있다. 도전 패드들(1500)의 피치(P4)는 비교적 클 수 있다. 예를 들어, 도전 패드들(1500)의 피치(P4)는 0.65mm이상일 수 있다.
제1 반도체 패키지(100) 제2 반도체 패키지(200), 및 제3 반도체 패키지(300)가 보드(1000) 상에 직접 실장되는 경우, 제1 연결 단자들(150)의 피치(P1), 제2 연결 단자들(250)의 피치(P2), 및 제3 연결 단자들(350)의 피치(P3) 각각은 도전 패드들(1500)의 피치(P4)와 실질적으로 동일할 것이 요구될 수 있다. 실시예들에 따르면, 제1 내지 제3 반도체 패키지들(100,200, 300)은 기판(500)을 통해 보드(1000)와 접속할 수 있다. 이에 따라, 제1 연결 단자들(150)의 피치(P1), 제2 연결 단자들(250)의 피치(P2), 및 제3 연결 단자들(350)의 피치(P3)가 도전 패드들(1500)의 피치(P4)에 제약되지 않고 보다 자유롭게 설계될 수 있다.
제1 연결 단자들(150)의 피치(P1)는 도전 패드들(1500)의 피치(P4)보다 작을 수 있다. 예를 들어, 제1 연결 단자들(150)의 피치(P1)는 0.4mm이하일 수 있다. 이에 따라, 제1 연결 단자들(150)이 보다 밀집하여 제공되어, 제1 반도체 패키지(100)의 평면적이 감소될 수 있다. 제2 연결 단자들(250)의 피치(P2) 및 제3 연결 단자들(350)의 피치(P3) 각각은 도전 패드들(550)의 피치(P4)보다 작을 수 있다. 예를 들어, 제2 연결 단자들(250)의 피치(P2) 및 제3 연결 단자들(350)의 피치(P3) 각각은 0.4mm이하일 수 있다. 이에 따라, 제2 반도체 패키지(200) 및 제3 반도체 패키지(300)가 소형화될 수 있다. 제1 내지 제3 반도체 패키지들(100, 200, 300)이 소형화되므로, 제1 내지 제3 반도체 패키지들(100, 200, 300) 사이의 거리들이 감소될 수 있다. 이에 따라, 제1 내지 제3 반도체 패키지들(100, 200, 300) 사이의 전기적 신호 통로의 길이들이 감소할 수 있다. 패키지 시스템(1)의 동작 속도 및 신뢰성이 향상될 수 있다.
제4 반도체 패키지(800)가 보드(1000)의 하면(1000b) 상에 더 제공될 수 있다. 제4 반도체 패키지(800)는 제4 기판(810), 제4 반도체칩(820), 및 제4 몰딩막(830)을 포함할 수 있다. 제4 연결 단자들(850)이 보드(1000) 및 제4 반도체 패키지(800) 사이에 개재될 수 있다. 제4 반도체 패키지(800)는 제4 연결 단자들(850)를 통해 보드(1000)와 전기적으로 연결될 수 있다. 제4 연결 단자들(850)은 솔더볼들, 범프들, 및 필라들 중에서 적어도 하나를 포함할 수 있다. 실장된 제4 반도체 패키지(800)의 높이(H5)는 제4 연결 단자들(850)의 높이를 포함하는 것으로 정의될 수 있다. 예를 들어, 실장된 제4 반도체 패키지(800)의 높이(H5)는 제4 연결 단자들(850)의 높이, 제4 기판(810)의 높이, 및 제4 몰딩막(830)의 높이의 합과 동일할 수 있다. 실장된 제4 반도체 패키지(800)의 높이(H5)는 실장된 제1 반도체 패키지(100)의 높이(H1)보다 클 수 있다. 실장된 제4 반도체 패키지(800)의 높이(H5)가 크더라도, 제4 반도체 패키지(800)는 보드(1000)을 통해 패키지 시스템(1)과 전기적으로 연결될 수 있다.
제4 반도체 패키지(800)는 제1 내지 제3 반도체 패키지들(100, 200, 300) 또는 제1 수동 소자(400) 중 어느 하나와 전기적으로 연결될 수 있다. 제4 반도체 패키지(800)는 상기 어느 하나의 제1 내지 제3 반도체 패키지들(100, 200, 300) 또는 제1 수동 소자(400)와 중첩되거나 인접하여 제공될 수 있다. 이에 따라, 제4 반도체 패키지(800)와 어느 하나의 제1 내지 제3 반도체 패키지들(100, 200, 300) 또는 제1 수동 소자(400) 사이의 신호 길이가 감소될 수 있다. 제4 반도체 패키지들(800)은 복수로 제공될 수 있다. 이 경우, 제4 반도체 패키지들(800)의 높이들(H4)은 서로 동일 또는 상이할 수 있다.
제2 수동 소자(420)가 보드(1000)의 하면 상에 실장될 수 있다. 제2 연결 단자부들이 보드(1000) 및 제2 수동 소자(420) 사이에 더 제공될 수 있다. 제2 수동 소자(420)는 제2 연결 단자부들(412)을 통해 보드(1000)와 접속할 수 있다. 제2 연결 단자부들(412)은 솔더 물질을 포함할 수 있다. 실장된 제2 수동 소자(420)의 높이(H6)는 제2 연결 단자부들(412)의 높이(H61)를 포함하는 것으로 정의될 수 있다. 예를 들어, 실장된 제2 수동 소자(420)의 높이(H6)는 제2 연결 단자부들(412)의 높이(H61) 및 실장되기 이전의 제1 수동 소자(420')의 높이(H60)의 합과 동일할 수 있다. 실장된 제2 수동 소자(420)의 높이(H6)는 실장된 제1 반도체 패키지(100)의 높이(H1) 및 제1 열전도층(710)의 높이(A1)의 합보다 클 수 있다. 실장된 제2 수동 소자(420)의 높이(H6)가 크더라도, 제2 수동 소자(420)는 보드(1000)을 통해 패키지 시스템(1)과 전기적으로 연결될 수 있다.
제2 수동 소자(420)는 제1 내지 제3 반도체 패키지들(100, 200, 300) 중 어느 하나와 전기적으로 연결될 수 있다. 제2 수동 소자(420)는 평면적 관점에서 반도체 패키지들(100, 200, 300) 중 상기 하나와 평면적 관점에서 중첩되거나 인접하여 제공될 수 있다. 이에 따라, 제2 수동 소자(420)와 반도체 패키지들(100, 200, 300) 중 상기 하나 사이의 신호 길이가 감소될 수 있다. 제2 수동 소자(420)는 복수 개로 제공될 수 있다. 이 경우, 제2 수동 소자들(420)의 높이들(H6)은 서로 동일 또는 상이할 수 있다. 이하, 도 5c 및 도 5d를 참조하여, 도전 단자들(550) 및 하부 패드들(540)에 관하여 설명한다.
도 5a 내지 도 5c를 참조하면, 하부 패드들(540)은 기판(500)의 하면(500b) 상에 제공될 수 있다. 하부 패드들(540)은 연결 패드(541) 및 테스트 패드(542)를 포함할 수 있다. 패키지 시스템(1)의 제조 과정 또는 패키지 시스템(1)이 보드(1000)에 실장되기 이전에, 패키지 시스템(1)의 전기적 특성이 평가될 수 있다. 상기 전기적 특성의 평가는 테스트 패드(542)를 사용하여 수행될 수 있다. 예를 들어, 프로브(미도시)가 테스트 패드(542)와 접촉하여, 제1 내지 제3 반도체 패키지들(100, 200, 300), 제1 수동 소자(400), 및 전자 소자(430) 중에서 적어도 하나의 전기적 특성이 평가될 수 있다. 이후, 도전 단자들(550)이 형성되고, 상기 패키지 시스템(1)이 보드(1000) 상에 실장될 수 있다.
도 5c와 같이, 도전 단자들(550)은 하부 패드들(540)의 하면들 상에 각각 제공될 수 있다. 도전 단자(550)은 제1 단자(551) 및 제2 단자(552)를 포함할 수 있다. 제1 단자(551)는 연결 패드(541)과 접속할 수 있다. 제1 단자(551)은 제1 내지 제3 반도체 패키지들(100, 200, 300) 중에서 적어도 하나를 보드(1000)와 전기적으로 연결시킬 수 있다. 제1 단자(551)는 신호 전달 통로로 기능할 수 있다.
제2 단자(552)는 테스트 단자와 접속할 수 있다. 일 예로, 제2 단자(552)는 접지 단자로 기능하여, 제2 단자(552)에 접지 전압이 인가될 수 있다. 테스트 패드(542)는 접지 전압의 공급 통로로 제공될 수 있다. 다른 예로, 제2 단자(552)는 더미 단자로 기능하여, 제2 단자(552)가 도전 패드들(1500)과 전기적으로 연결되지 않을 수 있다.
도 5d와 같이, 제2 단자(552)는 제공되지 않을 수 있다. 테스트 패드(542)는 보드(1000)와 물리적 및 전기적을 연결되지 않을 수 있다. 도시되지 않았으나, 언더필 물질이 보드(1000) 및 테스트 단자 사이의 갭에 더 채워질 수 있다. 언더필 물질은 절연성 폴리머를 포함할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다.

Claims (20)

  1. 기판;
    상기 기판의 상면 상에 실장되고, 제1 반도체칩을 포함하는 제1 반도체 패키지, 상기 제1 반도체칩은 로직 회로들을 포함하고;
    상기 제1 반도체 패키지 상에 제공된 제1 열전도층;
    상기 기판의 상기 상면 상에 실장된 제2 반도체 패키지;
    상기 기판의 상기 상면 상에 실장된 제1 수동 소자; 및
    상기 제1 열전도층, 상기 제2 반도체 패키지, 및 상기 제1 수동 소자 상에 제공된 방열 구조체를 포함하되,
    상기 방열 구조체는:
    상기 제1 열전도층과 물리적으로 접촉하는 제1 하면; 및
    상기 제1 하면보다 높은 레벨에 배치된 제2 하면을 갖고, 상기 제2 하면은 상기 제2 반도체 패키지 및 상기 제1 수동 소자 중에서 적어도 하나 상에 제공되는 반도체 패키지 시스템.
  2. 제 1항에 있어서,
    상기 제2 반도체 패키지 상에 제공되고, 상기 방열 구조체와 물리적으로 접촉하는 제2 열전도층을 더 포함하되,
    상기 제1 열전도층의 높이는 상기 제2 열전도층의 높이보다 더 작은 반도체 패키지 시스템.
  3. 제 2항에 있어서,
    상기 제2 반도체 패키지의 높이는 상기 제1 반도체 패키지의 높이와 동일하거나 더 크고,
    상기 방열 구조체의 상기 제2 하면은 상기 제2 반도체 패키지 상에 제공되는 반도체 패키지 시스템.
  4. 제 3항에 있어서,
    상기 제2 열전도층은 상기 제2 하면과 물리적으로 접촉하는 반도체 패키지 시스템.
  5. 제 2항에 있어서,
    상기 제2 반도체 패키지는 패키지 기판, 제2 반도체칩, 및 몰딩막을 포함하고, 상기 제2 반도체칩은 메모리 회로 또는 전력 관리 집적 회로를 포함하는 패키지 시스템.
  6. 제 1항에 있어서,
    상기 실장된 제1 수동 소자의 높이는 상기 실장된 제1 반도체 패키지의 높이 및 상기 제1 열전도층의 높이의 합과 동일하거나 더 크고,
    상기 방열 구조체의 상기 제2 하면은 상기 제1 수동 소자 상에 제공되는 반도체 패키지 시스템.
  7. 제 1항에 있어서,
    상기 방열 구조체는 제1 하면보다 높은 레벨에 제공된 제3 하면을 더 갖고, 상기 제3 하면은 상기 제2 반도체 패키지 상에 제공되고,
    상기 제2 하면은 상기 제1 수동 소자 상에 제공되고,
    상기 제3 하면은 상기 제2 하면과 다른 레벨에 제공되는 반도체 패키지 시스템.
  8. 제 1항에 있어서,
    상기 기판의 상기 상면 상에 제공되고, 접지 전압이 인가되는 접지 패턴; 및
    상기 접지 패턴 및 상기 방열 구조체 사이에 개재된 도전성 접착 필름을 더 포함하고,
    상기 방열 구조체는 상기 도전성 접착 필름을 통해 상기 접지 패턴과 전기적으로 연결되는 반도체 패키지 시스템.
  9. 제 1항에 있어서,
    상기 기판의 하면 상에 제공된 보드; 및
    상기 기판 및 상기 보드와 접속하는 도전 단자들을 더 포함하는 반도체 패키지 시스템.
  10. 제 9항에 있어서,
    상기 보드의 하면 상에 실장된 제2 수동 소자를 더 포함하되,
    상기 실장된 제2 수동 소자의 높이는 상기 실장된 제1 반도체 패키지의 높이 및 상기 제1 열전도층의 높이의 합보다 더 큰 반도체 패키지 시스템.
  11. 기판;
    상기 기판 상에 실장된 제1 반도체 패키지;
    상기 기판 상에 실장된 제2 반도체 패키지;
    상기 기판 상에 실장된 수동 소자;
    상기 제1 패키지, 상기 제2 패키지, 및 상기 수동 소자 상에 제공된 방열 구조체; 및
    상기 방열 구조체와 각각 물리적으로 접촉하는 복수의 열전도층들을 포함하되
    상기 열전도층들은 상기 제1 반도체 패키지의 상면 상에 제공된 제1 열전도층을 포함하고, 상기 제1 열전도층은 상기 열전도층들 중에서 가장 얇은 두께를 갖고,
    상기 방열 구조체의 제1 하면 상에 트렌치가 제공되고, 상기 트렌치는 상기 제2 반도체 패키지 및 상기 제1 수동 소자 중 적어도 하나와 평면적 관점에서 중첩되는 반도체 패키지 시스템.
  12. 제 11항에 있어서,
    상기 수동 소자의 높이는 실장된 제1 반도체 패키지의 높이 및 상기 제1 열전도층의 높이의 합과 동일하거나 더 크고, 상기 트렌치는 상기 수동 소자와 평면적 관점에서 중첩된 반도체 패키지 시스템.
  13. 제 11항에 있어서,
    상기 열전도층들은 상기 제2 반도체 패키지의 상면 상에 제공된 제2 열전도층을 포함하는 반도체 패키지 시스템.
  14. 제 13항에 있어서,
    상기 제2 반도체 패키지의 높이는 상기 제1 반도체 패키지의 높이와 동일하거나 더 크고, 상기 트렌치는 평면적 관점에서 상기 제2 반도체 패키지의 중첩된 반도체 패키지 시스템.
  15. 제 11항에 있어서,
    상기 제1 반도체 패키지는 제1 기판, 제1 반도체칩, 및 제1 몰딩막을 더 포함하고, 상기 제1 반도체칩은 시스템 온 칩을 포함하는 반도체 패키지 시스템.
  16. 제 15항에 있어서,
    상기 제2 반도체 패키지는 전력 반도체칩 또는 메모리칩을 포함하는 반도체 패키지 시스템.
  17. 제 11항에 있어서,
    상기 트렌지는:
    상기 수동 소자와 평면적 관점에서 중첩되는 제1 트렌치; 및
    상기 제2 반도체 패키지와 중첩되는 제2 트렌치를 포함하되, 상기 제2 트렌치의 바닥면은 상기 제1 트렌치의 바닥면과 다른 레벨에 제공된 반도체 패키지 시스템.
  18. 기판;
    상기 기판 상에 실장된 제1 반도체 패키지
    상기 기판 상에 실장된 수동 소자;
    상기 제1 반도체 패키지, 상기 제2 반도체 패키지, 및 상기 제1 수동 소자 상에 제공된 방열 구조체; 및
    상기 제1 반도체 패키지 및 상기 방열 구조체 사이에 개재된 제1 열전도층을 포함하되,
    상기 실장된 수동 소자의 높이는 상기 실장된 제1 반도체 패키지의 높이 및 상기 제1 열전도층의 높이의 합과 동일하거나 더 크고,
    상기 방열 구조체는:
    상기 제1 열전도층과 물리적으로 접촉하는 제1 하면; 및
    상기 제1 하면보다 높은 레벨에 배치된 제2 하면을 갖고,
    상기 방열 구조체의 상기 제2 하면은 상기 수동 소자 상에 제공되는 반도체 패키지 시스템.
  19. 제 18항에 있어서,
    상기 제1 반도체 패키지는 시스템 온 칩을 포함하는 반도체 패키지 시스템.
  20. 제 18항에 있어서,
    상기 기판 상에 실장된 제2 반도체 패키지; 및
    상기 제2 반도체 패키지 상에 제공된 제2 열전도층을 더 포함하되,
    상기 제1 열전도층의 높이는 상기 제2 열전도층의 높이보다 더 작은 반도체 패키지 시스템.
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