KR20200090093A - 반도체 모듈 - Google Patents

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KR20200090093A
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Abstract

본 발명에 따른 반도체 모듈은 서로 대칭되는 상면 및 하면을 포함하는 시스템 보드(system board), 상기 시스템 보드의 상면 상의 모듈 기판, 상기 모듈 기판 상에 실장된 시스템 반도체 패키지, 및 상기 모듈 기판 상에 실장되고, 상기 시스템 반도체 패키지를 사이에 두고 상기 모듈 기판의 상면에 평행한 제1 방향으로 이격된 제1 및 제2 전력관리 반도체 패키지들을 포함할 수 있다.

Description

반도체 모듈 {Semiconductor Module}
본 발명은 반도체 모듈, 보다 구체적으로 전력관리 집적회로(Power Management Integrated Circuit, PMIC)가 제공된 반도체 모듈에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다.
반도체 패키지가 고속화 및 고용량화됨에 따라, 반도체 패키지의 소모 전력의 증가되고 있다. 이에 따라 반도체 패키지로의 안정적인 전력 공급에 대한 중요도가 더욱 높아지고 있다.
본 발명이 해결하고자 하는 과제는 시스템 반도체 패키지로의 안정적인 전력 공급이 가능한 반도체 모듈의 구조를 제공하는 것에 있다.
본 발명의 실시예들에 따른 반도체 모듈은 서로 대칭되는 상면 및 하면을 포함하는 시스템 보드(system board), 상기 시스템 보드의 상면 상의 모듈 기판, 상기 모듈 기판 상에 실장된 시스템 반도체 패키지, 및 상기 모듈 기판 상에 실장되고, 상기 시스템 반도체 패키지를 사이에 두고 상기 모듈 기판의 상면에 평행한 제1 방향으로 이격된 제1 및 제2 전력관리 반도체 패키지들을 포함할 수 있다.
일부 실시예들에 따른 반도체 모듈은 시스템 보드, 상기 시스템 보드 상의 시스템 반도체 패키지, 상기 시스템 반도체 패키지는 시스템 온 칩을 포함하고, 평면적 관점에서, 상기 시스템 반도체 패키지의 일 측면에 배치되는 제1 배선들, 상기 시스템 반도체 패키지의 상기 일 측면과 마주하는 타 측면에 배치되는 제2 배선들, 및 상기 시스템 보드 상의 제1 전력관리 반도체 패키지 및 제2 전력관리 반도체 패키지를 포함하고, 상기 제1 전력관리 반도체 패키지는 상기 제1 배선들을 통해서 상기 시스템 반도체 패키지와 전기적으로 연결되고, 상기 제2 전력관리 반도체 패키지는 상기 제2 배선들을 통해서 상기 시스템 반도체와 전기적으로 연결되고, 상기 제1 배선들 및 상기 제2 배선들은 상기 시스템 반도체 패키지를 중심으로 서로 다른 방향으로 연장될 수 있다.
일부 실시예들에 따른 반도체 모듈은 시스템 보드, 상기 시스템 보드 상의 모듈 기판, 상기 모듈 기판의 상면에 실장되고, 상기 모듈 기판의 상면에 평행한 제1 방향으로 배치되는 제1 및 제2 전력 반도체 패키지들, 상기 제1 및 제2 전력 반도체 패키지들 사이의 인터포저, 및 상기 인터포저 상의 시스템 온 반도체 칩(SOC) 및 메모리 반도체 칩 스택을 포함하고, 평면적 관점에서, 상기 시스템 온 반도체 칩(SOC)은 상기 제1 및 제2 전력 반도체 패키지들 사이에 배치될 수 있다.
본 발명에 따르면, 반도체 모듈 동작 시에, 전력 관리 반도체 패키지로부터 시스템 반도체 패키지로의 안정적인 전력 공급이 이루어질 수 있다.
도 1a는 실시예들에 따른 반도체 모듈을 도시한 평면도이다.
도 1b는 본 발명의 실시예들에 따라 도 1a를 I-I' 선을 따라 자른 단면도이다.
도 1c는 본 발명의 실시예들에 따라 도 1a를 II-II' 선을 따라 자른 단면도이다.
도 2a는 본 발명의 실시예들에 따라 도 1a를 I-I' 선을 따라 자른 단면도이다.
도 2b는 본 발명의 실시예들에 따라 도 1a를 II-II'선을 따라 자른 단면도이다.
도 3a는 일부 실시예들에 따른 반도체 모듈을 도시한 평면도이다.
도 3b는 일부 실시예들에 따라 도 3a를 I-I' 선을 따라 자른 단면도이다.
도 3c는 본 발명의 실시예들에 따라 도 3a를 II-II' 선을 따라 자른 단면도이다.
도 4a는 실시예들에 따른 반도체 모듈을 도시한 평면도이다.
도 5는 일부 실시예들에 따른 반도체 모듈을 도시한 평면도이다.
도 6a는 일부 실시예들에 따른 반도체 모듈을 도시한 평면도이다.
도 6b는 일부 본 실시예들에 따라 도 6a를 III-III' 선을 따라 자른 단면도이다.
도 7a는 본 발명의 실시예들에 따른 반도체 모듈을 도시한 평면도이다.
도 7b는 본 발명의 실시예들에 따라 도 7a를 I-I' 선을 따라 자른 단면도이다.
도 7c는 본 발명의 실시예들에 따라 도 7a를 II-II' 선을 따라 자른 단면도이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 이하, 본 발명의 개념에 따른 반도체 모듈을 설명한다.
도 1a는 실시예들에 따른 반도체 모듈을 도시한 평면도이다. 도 1b는 본 발명의 실시예들에 따라 도 1a를 I-I' 선을 따라 자른 단면도이다. 도 1c는 도 1a의 II-II' 선을 따라 자른 단면도이다. 구성요소들을 명확히 나타내기 위하여 도 1b 및 도 1c의 일부 구성요소들은 도 1a에서 생략되었다.
도 1a, 도 1b, 및 도 1c를 참조하면, 반도체 모듈(1)은 시스템 보드(1000), 모듈 기판(700), 시스템 반도체 패키지(100), 제1 전력관리 반도체 패키지(200a), 제2 전력관리 반도체 패키지(200b), 복수개의 메모리 반도체 패키지들(300)을 포함할 수 있다.
시스템 보드(1000)는 일 예로 회로 패턴을 가지는 인쇄회로기판(PCB)일 수 있다.
모듈 기판(700)이 시스템 보드(1000)의 상면(1000a) 상에 배치될 수 있다. 모듈 기판(700)은 일 예로 회로 패턴을 가지는 인쇄회로기판(PCB)일 수 있다.
시스템 보드(1000) 및 모듈 기판(700) 사이에 도전 단자들(1500)이 제공될 수 있다. 모듈 기판(700)은 도전 단자들(1500)을 통해서 시스템 보드(1000)와 전기적으로 연결될 수 있다. 도전 단자들(1500)은 솔더볼들, 범프들, 및 필라들 중에서 적어도 하나를 포함할 수 있다. 도전 단자들(1500)은 예를 들어, 금속을 포함할 수 있다.
모듈 기판(700)의 상면(700a) 상에 시스템 반도체 패키지(100), 제1 전력관리 반도체 패키지(200a), 제2 전력관리 반도체 패키지(200b), 및 복수개의 메모리 반도체 패키지들(300)이 실장될 수 있다.
제1 전력관리 반도체 패키지(200a) 및 제2 전력관리 반도체 패키지(200b)는 시스템 반도체 패키지(100)를 사이에 두고 모듈 기판(700)의 상면(700a)의 평행한 제1 방향을 따라서 이격될 수 있다.
제1 전력관리 반도체 패키지(200a)는 복수개의 제1 배선들(PR1)을 통해서 시스템 반도체 패키지(100)와 전기적으로 연결될 수 있다. 제2 전력관리 반도체 패키지(200b)는 복수개의 제2 배선들(PR2)을 통해서 시스템 반도체 패키지(100)와 전기적으로 연결될 수 있다.
평면적 관점에서, 제1 배선들(PR1)은 시스템 반도체 패키지(100)의 일 측면(S1)에 배치될 수 있다. 제2 배선들(PR2)은 시스템 반도체 패키지(100)의 일 측면(S1)과 마주하는 타 측면(S2)에 배치될 수 있다.
이에 따라, 제1 내지 제3 반도체 패키지들(100, 200, 300) 사이의 전기적 신호 통로의 길이들이 감소할 수 있고, 이에 따라서 반도체 모듈(1)의 동작 속도 및 신뢰성이 향상될 수 있다.
제1 전력관리 반도체 패키지(200a)는 제1 배선들(PR1)을 통해서 시스템 반도체 패키지(100)에 전력을 공급할 수 있다. 제2 전력 관리 반도체 패키지(200b)는 제2 배선들(PR2)을 통해서 시스템 반도체 패키지(100)에 전력을 공급할 수 있다. 제1 배선들(PR1) 및 제2 배선들(PR2)은 파워 레일(power rail)에 해당할 수 있다.
제1 배선들(PR1)의 개수는 제2 배선들(PR2)의 개수와 다를 수 있다. 일 예로 제1 배선들(PR1)의 개수가 제2 배선들(PR2)의 개수보다 더 많을 수 있다. 제1 배선들(PR1)의 개수가 제2 배선들(PR2)의 개수보다 더 많은 경우, 제1 전력관리 반도체 패키지(200a)로부터 시스템 반도체 패키지(100)에 공급되는 전기 신호의 양(ex: 전력)은 제2 전력관리 반도체 패키지(200b)로부터 시스템 반도체 패키지(100)에 공급되는 전기 신호(ex: 전력)의 양보다 더 클 수 있다.
복수개의 메모리 반도체 패키지들(300)은 시스템 반도체 패키지(100)를 사이에 두고 이격할 수 있다. 일 예로 메모리 반도체 패키지들(300)은 제1 메모리 반도체 패키지(300a) 및 제2 메모리 반도체 패키지(300b)를 포함할 수 있고, 제1 및 제 메모리 반도체 패키지들(300a, 300b)는 시스템 반도체 패키지(100)를 사이에 두고, 모듈 기판(700)의 상면(700a)에 평행하고 제1 방향(D1)과 교차하는 제2 방향(D2)을 따라서 배치될 수 있다.
시스템 반도체 패키지(100)는 제1 패키지 기판(110), 제1 반도체칩(120), 및 제1 몰딩막(130)을 포함할 수 있다. 제1 패키지 기판(110)은 일 예로 인쇄회로기판(PCB)일 수 있다.
제1 반도체칩(120)이 제1 패키지 기판(110) 상에 플립칩 실장될 수 있다. 제1 반도체칩(120)은 시스템 온 칩(SOC), 로직 칩, 또는 어플리케이션 프로세서(AP) 칩일 수 있다. 제1 반도체칩(120)은 서로 다른 기능을 하는 회로들을 포함할 수 있다. 제1 반도체칩(120)은 로직 회로 및 메모리 회로를 포함할 수 있다. 제1 반도체칩(120)은 디지털 집적회로(IC), 무선 초고주파 집적회로(RFIC), 및 입출력 회로 중에서 적어도 하나를 더 포함할 수 있다.
제1 반도체칩(120) 및 제1 패키지 기판(110) 사이에 제1 연결단자들(150)이 제공될 수 있다. 제1 연결단자들(150)은 솔더볼, 필라, 범프, 또는 볼그리드 어레이를 포함할 수 있다.
제1 몰딩막(130)이 제1 패키지 기판(110) 상에 배치되어, 제1 반도체칩(120)을 덮을 수 있다. 제1 몰딩막(130)은 제1 반도체칩(120)의 상면 및 측면을 덮어, 제1 반도체칩(120)을 밀봉할 수 있다. 제1 몰딩막(130)은 에폭시계 몰딩 컴파운드와 같은 절연성 폴리머를 포함할 수 있다.
제1 언더필막(160)이 제1 패키지 기판(110) 및 모듈 기판(700) 사이의 갭에 채워질 수 있다. 제1 언더필막(160)은 비전도성 페이스트 또는 비전도성 필름을 열압착(Thermal Compression)하는 방법 또는 캐필러리 언더필 공정에 의해 형성될 수 있다. 실장된 시스템 반도체 패키지(100)의 높이는 제1 연결단자들(150)의 높이, 제1 기판(110)의 높이, 및 제1 몰딩막(130)의 높이의 합으로 정의될 수 있다.
본 명세서에서 어떤 구성 요소의 높이는 모듈 기판(700)의 상면(700a)과 수직한 방향에서 측정된 상기 구성 요소의 최대 거리를 의미할 수 있다.
제1 전력관리 반도체 패키지(200a)는 제2 패키지 기판(210a), 제2 반도체 칩(220a), 및 제2 몰딩막(230a)을 포함할 수 있다.
재배선층 또는 인쇄회로기판이 제2 패키지 기판(210a)으로 사용될 수 있다. 재배선층이 제2 패키지 기판(210a)으로 사용되는 경우, 제2 반도체 패키지(200a)는 팬 아웃 패널 레벨 패키지(Fan-out panel level package) 또는 팬 아웃 웨이퍼 레벨 패키지(Fan-out wafer level package)로 제조될 수 있다.
제2 연결단자들(250a)들이 모듈 기판(700) 및 제2 반도체 패키지(200a) 사이에 개재될 수 있다. 제2 반도체 패키지(200)는 제2 연결단자들(250a)을 통해 모듈 기판(700)과 전기적으로 연결될 수 있다. 제2 연결단자들(250a)은 솔더볼, 필라, 범프, 또는 볼그리드 어레이를 포함할 수 있다.
제2 반도체칩(220a)은 제1 전력관리 집적회로(Power Management Integrated Circuit, PMIC)를 포함하여, 전력관리 칩으로 기능할 수 있다.
제2 몰딩막(230a)이 제2 패키지 기판(210a) 상에 제공되어, 제2 반도체칩(210a)의 상면 및 측면을 덮을 수 있다. 이 경우, 제1 전력관리 반도체 패키지(200a)의 상면은 제2 몰딩막(230a)의 상면에 해당할 수 있다. 다른 예로, 제2 몰딩막(230a)은 제2 반도체칩(220a)의 측면을 덮되, 제2 반도체칩(220a)의 상면을 노출시킬 수 있다. 이 경우, 제1 전력관리 반도체 패키지(300)의 상면은 제2 몰딩막(230a)의 상면 및 제2 몰딩막(230a)에 의해 노출된 제2 반도체칩(220)의 상면에 해당할 수 있다. 제2 몰딩막(230a)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 제2 언더필막(260a)이 제2 패키지 기판(210a) 및 모듈 기판(700) 사이의 갭에 채워질 수 있다.
실장된 제1 전력관리 반도체 패키지(200a)의 높이는 제2 연결단자들(250a)의 높이, 제2 기판(210a)의 높이, 및 제2 몰딩막(230a)의 높이의 합으로 정의될 수 있다.
제2 전력관리 반도체 패키지(200b)는 제3 기판(210b), 제3 반도체 칩(220b), 및 제3 몰딩막(230b)을 포함할 수 있다.
재배선층 또는 인쇄회로기판이 제3 패키지 기판(210b)으로 사용될 수 있다. 재배선층이 제3 패키지 기판(210b)으로 사용되는 경우, 제2 전력관리 반도체 패키지 (200b)는 팬 아웃 패널 레벨 패키지(Fan-out panel level package) 또는 팬 아웃 웨이퍼 레벨 패키지(Fan-out wafer level package)로 제조될 수 있다.
제3 연결단자들(250b)들이 모듈 기판(700) 및 제2 전력관리 반도체 패키지(200b) 사이에 개재될 수 있다. 제2 전력관리 반도체 패키지(200b)는 제3 연결단자들(250b)을 통해 모듈 기판(700)과 전기적으로 연결될 수 있다. 제3 연결단자들(250b)은 솔더볼, 필라, 범프, 또는 볼그리드 어레이를 포함할 수 있다.
제3 반도체칩(220b)은 제2 전력관리 집적회로(Power Management Integrated Circuit, PMIC)를 포함하여, 전력관리 칩으로 기능할 수 있다.
제3 몰딩막(230b)이 제3 패키지 기판(210b) 상에 제공되어, 제3 반도체칩(210b)의 상면 및 측면을 덮을 수 있다. 이 경우, 제2 전력관리 반도체 패키지(200b)의 상면은 제3 몰딩막(230b)의 상면에 해당할 수 있다. 다른 예로, 제3 몰딩막(230b)은 제3 반도체칩(220b)의 측면을 덮되, 상면을 노출시킬 수 있다. 이 경우, 제2 전력관리 반도체 패키지(200b)의 상면은 제3 몰딩막(230b)의 상면 및 제3 몰딩막(230b)에 의해 노출된 제3 반도체칩(220b)의 상면에 해당할 수 있다. 제3 몰딩막(230b)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 제3 언더필막(260b)이 제3 패키지 기판(220a) 및 모듈 기판(700) 사이의 갭에 채워질 수 있다.
실장된 제2 전력관리 반도체 패키지(200b)의 높이는 제3 연결단자들(250b)의 높이, 제3 기판(210b)의 높이, 및 제3 몰딩막(230b)의 높이의 합으로 정의될 수 있다.
메모리 반도체 패키지들(300)의 각각은 제4 패키지 기판(310), 제4 반도체칩(320), 및 제4 몰딩막(330)을 포함할 수 있다. 인쇄회로기판(PCB) 또는 재배선층이 제4 패키지 기판(310)으로 사용될 수 있다. 제4 반도체칩(220)은 제1 반도체칩(120), 제2 반도체 칩(220a) 및 제3 반도체 칩(230b)과 다른 종류의 반도체칩일 수 있다. 예를 들어, 제4 반도체칩(320)은 메모리칩으로 기능할 수 있다. 메모리칩은 DRAM 칩을 포함할 수 있다. 다른 예로, 메모리칩은 SRAM, MRAM, 및/또는 낸드(nand) 플래시 메모리를 포함할 수 있다.
제4 반도체칩(320)이 플립칩 실장되는 경우, 별도의 언더필 패턴이 제4 기판(310) 및 제4 반도체칩(320) 사이의 갭에 채워질 수 있다. 메모리 반도체 패키지(300)는 복수 개의 제4 반도체칩들(320)을 포함할 수 있다. 다른 예로, 메모리 반도체 패키지(300)는 단수의 제4 반도체칩(320)을 포함할 수 있다.
제4 연결단자들(350)이 모듈 기판(700) 및 메모리 반도체 패키지들(300)의 각각의 사이에 개재될 수 있다. 메모리 반도체 패키지들(300)의 각각은 제4 연결단자들(350)을 통해 모듈 기판(700)과 전기적으로 연결될 수 있다. 제4 연결단자들(350)은 솔더볼, 필라, 범프, 또는 볼그리드 어레이를 포함할 수 있다.
제4 몰딩막(330)은 제4 반도체칩(320)의 측면 및 상면을 덮어, 제4 반도체칩(320)을 밀봉할 수 있다. 이 경우, 메모리 반도체 패키지(300)의 상면은 제4 몰딩막(330)의 상면에 해당할 수 있다. 도시된 바와 달리, 제4 몰딩막(330)은 제4 반도체칩(320)의 측면을 덮되, 상면을 노출시킬 수 있다. 이 경우, 제4 반도체 패키지(300)의 상면은 제4 몰딩막(330)의 상면 및 제4 몰딩막(330)에 의해 노출된 제4 반도체칩(320)의 상면에 해당할 수 있다. 제4 몰딩막(330)은 에폭시계 폴리머와 같은 절연성 폴리머를 포함할 수 있다. 제4 언더필막(360)이 제4 패키지 기판(310) 및 모듈 기판(700) 사이의 갭에 채워질 수 있다. 제4 언더필막(36)은 다른 실시예에 있어서는 생략될 수 있다.
실장된 메모리 반도체 패키지들(300)의 각각의 높이는 제4 연결단자들(350)의 높이, 제4 패키지 기판(310)의 높이, 및 제4 몰딩막(330)의 높이의 합으로 정의될 수 있다.
이하 명세서에서, 시스템 반도체 패키지(100)의 높이, 제1 전력관리 반도체 패키지(200a)의 높이, 제2 전력관리 반도체 패키지(200b)의 높이 및 메모리 반도체 패키지들(300)의 각각의 높이들 중 가장 큰 값이 패키지 구조체의 최대 높이(H1)로 지칭될 수 있다. 일 예로 시스템 반도체 패키지(100)의 높이는 제1 전력관리 반도체 패키지(200a)의 높이, 제2 전력관리 반도체 패키지(200b)의 높이 및 메모리 반도체 패키지들(300)의 각각의 높이들보다 클 수 있다.
제1 상부 수동소자들(410)이 모듈 기판(700)의 상면(700a) 상에 실장될 수 있다. 제1 상부 수동소자(410)는 제1 전력관리 반도체 패키지(200a)와 전기적으로 연결되는 입력 커패시터(input capacitor)일 수 있다. 평면적 관점에서, 제1 상부 수동소자들(410)은 제1 전력관리 반도체 패키지(200a)를 둘러쌀 수 있다. 제1 상부 수동소자들(410)의 일부는 제1 방향(D1)을 따라서 제1 전력관리 패키지(200a) 및 시스템 반도체 패키지(100) 사이에 배치될 수 있고, 시스템 반도체 패키지(100)보다 제1 전력관리 패키지(200a)에 더 가까이 배치될 수 있다.
제2 상부 수동소자들(420)이 모듈 기판(700)의 상면(700a) 상에 실장될 수 있다. 제2 수동소자들(420)은 제2 전력관리 반도체 패키지(200b)와 전기적으로 연결되는 입력 커패시터(input capacitor)일 수 있다.
평면적 관점에서, 제2 상부 수동소자들(420)은 제2 전력관리 반도체 패키지(200b)를 둘러쌀 수 있다. 제2 상부 수동수자들(420)의 일부는 제1 방향(D1)을 따라서 제2 전력관리 패키지(200b) 및 시스템 반도체 패키지(100) 사이에 배치될 수 있고, 시스템 반도체 패키지(100)보다 제2 전력관리 패키지(200b)에 더 가까이 배치될 수 있다.
제1 상부 수동소자들(410)의 개수는 제2 상부 수동 소자들(420)의 개수보다 더 많을 수 있다.
실장된 제1 상부 수동소자들(410)의 각각의 높이들 및 제2 상부 수동소자들(420)의 각각의 높이들 중 최대값(H2)은 패키지 구조체의 최대 높이(H1)보다 작을 수 있다.
제1 및 제2 전자 소자(510,520)가 모듈 기판(700)의 상면(700a) 상에 실장될 수 있다. 제1, 제2 전자 소자(510,520)는 오실레이터(ex: 크리스탈 오실레이터(Crystal Oscillator)) 또는 실시간 클럭(real-time clock)을 포함할 수 있다.
제1 전자 소자(510)는 제1 상부 수동소자들(410) 중 일부를 사이에 두고 제1 전력관리 반도체 패키지(200a)와 이격될 수 있다. 제1 전자 소자(510) 주위에 제1 전자 소자(510)와 전기적으로 연결되는 커패시터(510C)가 제공될 수 있고, 상기 커패시터(510C)는 모듈 기판(700)의 상면(700a) 상에 실장될 수 있다.
제2 전자 소자(520)는 제2 상부 수동소자들(420) 중 일부를 사이에 두고 제2 전력관리 반도체 패키지(200b)와 이격될 수 있다. 제2 전자 소자(520) 주위에 제2 전자 소자(520)과 전기적으로 연결되는 커패시터(520C)가 제공될 수 있고, 상기 커패시터(520C)는 제2 전자 소자(520)와 전기적으로 연결될 수 있다.
실장된 제1 전자 소자(510)의 높이 및 제2 전자 소자(44)의 높이 중 최대값(H3)는 패키지 구조체의 최대 높이(H1)보다 작을 수 있다.
방열 구조체(610)가 시스템 반도체 패키지(100), 제1, 제2 전력관리 반도체 패키지(200a, 200b), 메모리 반도체 패키지들(300), 제1, 제2 수동소자들(410, 420), 및 제1, 제2 전자소자들(510, 520) 상에 제공될 수 있다. 방열 구조체(610)는 일 예로 히트 싱크(heat sink)일 수 있다. 방열 구조체(610)는 열 전도성이 우수한 물질을 포함할 수 있다. 예를 들어 방열 구조체(610)는 금속을 포함할 수 있다. 방열 구조체(610)는 제1 방향(D1) 및 제2 방향(D2)를 따라서 평평(flat)한 형상을 가질 수 있다.
제1 열전도층(810)이 시스템 반도체 패키지(100) 및 방열 구조체(610) 사이에 개재될 수 있고, 제1 열전도층(810)은 시스템 반도체 패키지(100)의 상면 및 재1 방열 구조체(610)의 하면과 물리적으로 접촉할 수 있다.
제2 열전도층(820)이 제1 전력 반도체 패키지(200a) 및 방열 구조체(610) 사이에 제공될 수 있고, 제2 열전도층(820)은 제1 전력 반도체 패키지(200)의 상면 및 방열 구조체(610)의 하면과 물리적으로 접촉할 수 있다.
제3 열전도층(830)이 제2 전력 반도체 패키지(220b) 및 방열 구조체(610) 사이에 제공될 수 있고, 제3 열전도층(830)은 제2 전력 반도체 패키지(300)의 상면 및 방열 구조체(610)의 하면과 물리적으로 접촉할 수 있다.
제4 열전도층(840)이 메모리 반도체 패키지들(300)의 각각 및 방열 구조체(610) 사이에 제공될 수 있다. 제4 열전도층(840)은 메모리 반도체 패키지(300)의 상면 및 방열 구조체(610)의 하면과 물리적으로 접촉할 수 있다.
제1 내지 제4 열전도층(810, 820, 830, 840)은 예를 들어, 열 인터페이스 물질(Thermal interface material, TIM)을 포함할 수 있다.
도시하지는 않았으나, 댐(dam) 구조물들이 모듈 기판(700)의 상면(700a) 상에 더 제공될 수 있다. 댐 구조물들은 언더필막들(160, 260a, 260b, 360)을 둘러쌀 수 있다.
제1 수동소자들(430), 제1 하부 수동소자들(432), 제2 하부 수동소자들(434) 및 제2 수동소자들(436)이 시스템 보드(1000)의 하면(1000b) 상에 실장될 수 있다.
제1 수동소자들(430)의 각각은 저항기(resistor), 및 커패시터 중 어느 하나일 수 있다. 제2 수동소자들(436)의 각각은 저항기, 및 커패시터 중 어느 하나일 수 있다. 제1 수동소자들(430)은 시스템 보드(1000) 및 모듈 기판(700)을 통해 시스템 반도체 패키지(100)과 전기적으로 연결될 수 있다. 제1 수동소자들(430)의 적어도 일부는 시스템 반도체 패키지(100)와 수직 중첩할 수 있다. 제2 수동소자들(436)은 시스템 보드(1000) 및 모듈 기판(700)을 통해 메모리 반도체 패키지들(300)과 전기적으로 연결될 수 있다. 제2 하부 수동소자들(434)의 적어도 일부는 제2 전력관리 반도체 패키지(200b)와 수직으로 중첩될 수 있다.
제1 하부 수동소자들(432)은 시스템 보드(1000)와 모듈 기판(700)을 통해 제1 전력관리 반도체 패키지(200a)과 전기적으로 연결될 수 있다. 제1 하부 수동소자들(432)의 각각은 저항기(resistor), 출력 커패시터(output capacitor), 및 인덕터(inductor) 중 어느 하나일 수 있다. 제1 하부 수동소자들(432)은 크기가 다른 복수개의 수동소자들(432a, 432b)을 포함할 수 있다.
일 예로 상대적으로 크기가 큰 수동소자(432b)는 인덕터일 수 있다. 상대적으로 크기가 작은 수동소자(432a)는 출력 커패시터일 수 있다. 인접하는 인덕터들(432b) 사이에 출력 커패시터들(432a) 중 일부가 배치될 수 있다. 출력 커패시터들(432a) 중 일부는 인덕터들(432b)을 둘러쌀 수 있다.
제1 하부 수동소자들(432)의 적어도 일부는 제1 전력관리 반도체 패키지(200a)와 수직으로 중첩될 수 있다.
제2 하부 수동소자들(434)은 시스템 보드(1000)와 모듈 기판(700)을 통해 제2 전력관리 반도체 패키지(200b)와 전기적으로 연결될 수 있다. 제2 하부 수동소자들(434)의 각각은 저항기, 출력 커패시터, 및 인덕터중 어느 하나일 수 있다. 제2 하부 수동소자들(434)은 크기가 다른 복수개의 수동소자들(434a, 434b)을 포함할 수 있다.
일 예로 상대적으로 크기가 큰 수동소자(434b)는 인덕터일 수 있다. 상대적으로 크기가 작은 수동소자(434a)는 출력 커패시터일 수 있다. 인접하는 인덕터들(434b) 사이에 출력 커패시터들(434a) 중 일부가 배치될 수 있다. 출력 커패시터들(434a) 중 일부는 인덕터들(434b)을 둘러쌀 수 있다.
제1, 수동소자들(430), 제1 하부 수동소자들(432), 제2 하부 수동소자들(434), 및 제2 수동소자들(436)은 각각 모둘 기판(700)의 상에 위치한 반도체 패키지들(100, 200a, 200b, 300)과 수직으로 중첩함으로써, 이들을 전기적으로 연결하는 모듈 기판(700) 내의 배선의 길이 및 시스템 보드(1000) 내의 배선의 길이가 짧을 수 있다.
제1 수동소자들(430), 제1 하부 수동소자들(432), 제2 하부 수동소자들(434), 및 제2 수동소자들(436)의 높이는 서로 동일하거나 다를 수 있다. 제1 수동소자들(430), 제1 하부 수동소자들(432), 제2 하부 수동소자들(434), 및 제2 수동소자들(436)의 높이들 중 최대 높이(H4)는 패키지 구조체의 최대 높이(H1)보다 클 수 있다.
하부 패드들(540)은 패키지 기판(500)의 하면 상에 제공될 수 있다. 하부 패드들(540)은 연결 패드 및 테스트 패드를 포함할 수 있다. 반도체 모듈(1)의 제조 과정에서 반도체 패키지들(100, 200a, 200b, 300)의 전기적 특성이 평가될 수 있다. 상기 전기적 특성의 평가는 테스트 패드를 사용하여 수행될 수 있다.
방열 구조체(610)방열 구조체(610)모듈 기판(700)방열 구조체(610)방열 구조체(610)방열 구조체(610)방열 구조체(610)모듈 기판(700).
도 2a는 본 발명의 실시예들에 따라 도 1a를 I-I' 선을 따라 자른 단면도에 대응할 수 있다. 도 2b는 본 발명의 실시예들에 따라 도 1a를 II-II'선을 따라 자른 단면도이다. 이하에서 설명하는 것들을 제외하면 도 1b 및 도 1c를 통하여 상세하게 설명하였으므로 생략하기로 한다.
도 2a 및 도 2b를 참조하면, 반도체 모듈(2)은 방열 구조체(600)를 포함할수 있다. 방열 구조체(600)은 제1 방열 구조체(610), 제2 방열 구조체(620), 및 이들 사이의 방열층(630)을 포함할 수 있다.
방열 구조체(600)가 시스템 반도체 패키지(100), 제1 전력관리 반도체 패키지(200a), 제2 전력관리 반도체 패키지(200b), 메모리 반도체 패키지들(300), 제1, 제2 상부 수동소자들(410, 420) 상에 제공될 수 있다.
제1 방열 구조체(610)는 모듈 기판(700)과 이격될 수 있다. 방열층(630)은 예를 들어, 열 인터페이스 물질(TIM)을 포함할 수 있다.
제2 방열 구조체(620)는 바디 부분(621) 및 다리 부분(622)을 포함할 수 있다. 2 방열 구조체(620)의 바디 부분(621)은 제1 방열 구조체(610)와 유사할 수 있다 제2 방열 구조체(620)의 다리 부분(622)은 바디 부분(621)의 엣지 영역 및 모듈 기판(700) 사이에 제공될 수 있다. 제2 방열 구조체(620)는 열 전도성을 가질 수 있다. 제2 방열 구조체(620)는 전기 전도성을 가져, 반도체 패키지들(100, 200a, 200b, 300)의 전자기 간섭(EMI; Electromagnetic Interference)을 차폐시킬 수 있다. 접착 패턴들(741)이 모듈 기판(700)과 제2 방열 구조체(620)의 다리 부분(622) 사이에 제공되어, 제2 방열 구조체(620)를 모듈 기판(700)에 고정시킬 수 있다.
도 3a는 일부 실시예들에 따른 반도체 모듈(3)을 도시한 평면도이다. 도 3b는 도 3a의 I-I'선을 따라 자른 단면도이다. 도 3c는 도 3a의 II-II'선을 따라 자른 단면도이다.
도 3a 및 도 3b를 참조하면, 도 1b 및 도 1c와 비교하면 모듈 기판(700)이 생략될 수 있다.
시스템 반도체 패키지(100), 제1, 제2 전력 반도체 패키지(200a, 200b), 및 메모리 반도체 패키지들(300)은 시스템 보드(1000)의 상면(1000a) 상에 실장될 수 있다.
구체적으로, 제1 연결단자들(150)은 시스템 반도체 패키지(100)의 하부의 패드들 및 시스템 보드(1000)의 상부의 패드들 중 일부와 접촉할 수 있다. 제2 연결단자들(250a)은 제1 전력관리 반도체 패키지(200a)의 하부의 패드들 및 시스템 보드(1000)의 상부의 패드들 중 일부와 접촉할 수 있다. 제3 연결단자들(250b)은 제2 전력관리 반도체 패키지(200b)의 하부의 패드들 및 시스템 보드(1000)의 상부의 패드들 중 일부와 접촉할 수 있다. 제4 연결단자들(350)은 메모리 반도체 패키지(300)의 각각의 하부의 패드들과 시스템 보드(1000)의 상부의 패드들의 일부와 접촉할 수 있다.
제1, 제2 상부 수동소자들(410, 420) 및 제1, 제2 전자 소자들(510, 520)은 시스템 보드(1000)의 상면(1000a) 상에 실장될 수 있다. 제1, 제2 전자 소자들(510, 520)의 각각과 연결되는 커패시터들(510C, 520C) 각각은 시스템 보드(1000)의 상면(1000a) 상에 실장될 수 있다.
도 4는 일부 실시예들에 따른 반도체 모듈(4)을 도시한 평면도이다. 이하에서 설명하는 것들을 제외하면 도 1a를 통하여 상세하게 설명하였으므로 생략하기로 한다.
메모리 반도체 패키지들(300)은 제1 방향(D1)을 따라서 이격될 수 있다. 메모리 반도체 패키지들(300)은 시스템 반도체 패키지(100)를 기준으로 일면과 마주하게 배치될 수 있다. 메모리 반도체 패키지들(300)은 도 1a와 달리, 시스템 반도체 패키지(100)를 사이에 두지 않고 배치될 수 있다.
도 5는 일부 실시예들에 따른 반도체 모듈(4)을 도시한 평면도이다. 이하에서 설명하는 것들을 제외하면 도 1a를 통하여 상세하게 설명하였으므로 생략하기로 한다.
도 5를 참조하면, 일부 실시예들에 따른 반도체 모듈(5)은 시스템 반도체 패키지(100)를 사이에 두고 제2 방향(D2)을 따라서 이격하는 제3 메모리 반도체 패키지(300c) 및 제4 메모리 반도체 패키지(300d)를 더 포함할 수 있다. 제3 메모리 반도체 패키지(300c)는 제1 메모리 반도체 패키지(300a)와 제1 방향(D1)을 따라서 이격할 수 있다. 제4 메모리 반도체 패키지(300d)는 제2 메모리 반도체 패키지(300b)와 제1 방향(D1)을 따라서 이격할 수 있다.
도 6a는 일부 실시예들에 따른 반도체 모듈(6)을 도시한 평면도이다. 도 6b는 도 6a의 III-III' 선을 따라 자른 단면도이다. 이하에서 설명하는 것들을 제외하면 도 1a, 도 1b, 및 도 1c를 통하여 상세하게 설명하였으므로 생략하기로 한다.
모듈 기판(700)의 상면(700a) 상에 제1 및 제2 전력 반도체 패키지들(200a, 200b) 및 인터포저(900)가 제공될 수 있다. 제1 전력관리 반도체 패키지(200a) 및 제2 전력관리 반도체 패키지(200b) 사이에 인터포저(900)가 배치될 수 있다.
인터포저(900) 상에 제1 반도체 칩(120) 및 메모리 반도체 구조체(MS)가 실장될 수 있다. 제1 반도체 칩(120)은 제1 연결단자들(150)을 통해서 인터포저(900)와 전기적으로 연결될 수 있다.
메모리 반도체 구조체(MS)는 적층된 형태의 제4 반도체 칩들(320) 및 제4 반도체 칩들(320)의 각각을 관통하는 복수개의 관통비아들(TSV)을 포함할 수 있다. 제4 반도체 칩들(320)은 관통비아들(TSV)을 통해서 서로 전기적으로 연결될 수 있다. 메모리 반도체 구조체(MS)는 하부의 연결단자들(350)을 통하여 인터포저(900)와 전기적으로 연결될 수 있다.
도 7a는 일부 실시예들에 따른 반도체 모듈(7)을 도시한 평면도이다. 도 7b는 본 발명의 실시예들에 따라 도 7a를 I-I' 선을 따라 자른 단면도이다. 도 7c는 본 발명의 실시예들에 따라 도 7a를 II-II'선을 따라 자른 단면도이다. 이하에서 설명하는 것들을 제외하면 도 1b 및 도 1c를 통하여 상세하게 설명하였으므로 생략하기로 한다.
도 7a, 도 7b 및 도 7c를 참조하면, 시스템 보드(1000)의 하면 상에는 수동 소자들이 배치되지 않을 수 있다.
모듈 기판(700)의 상면(700a) 상에는 시스템 반도체 패키지(100)와 전기적으로 연결되는 제1 수동소자들(430)이 배치될 수 있다. 제1 수동소자들(430)의 각각은 저항기, 커패시터, 인덕터 중 어느 하나일 수 있다. 제1 수동소자들(430)은 시스템 반도체 패키지(100)를 평면적으로 둘러쌀 수 있다. 제1 수동소자들(430)의 적어도 일부는 패키지 구조체의 최대 높이(H1)보다 큰 높이(T1)를 가질 수 있다.
모듈 기판(700)의 상면(700a) 상에는 메모리 반도체 패키지들(300)과 전기적으로 연결되는 제2 수동소자들(436)이 배치될 수 있다. 제2 수동소자들(436) 의 각각은 저항기, 커패시터, 인덕터 중 어느 하나일 수 있다. 제2 수동소자들(436)은 메모리 반도체 패키지들(300)를 평면적으로 둘러쌀 수 있다. 제2 수동소자들(436)의 적어도 일부는 패키지 구조체의 최대 높이(H1)보다 큰 높이(T2)를 가질 수 있다.
모듈 기판(700)의 상면(700a) 상에는 제1 전력관리 반도체 패키지(200a) 및 제2 전력관리 반도체 패키지(200b) 각각과 전기적으로 연결되는 제3 수동소자들(410) 및 제4 수동소자들(420)이 배치될 수 있다. 제3 수동소자들(410) 및 제4 수동소자들(420)은 저항기, 커패시터, 및 인덕터를 포함할 수 있다. 커패시터는 입력 커패시터와 출력 커패시터를 포함할 수 있다. 제3 수동소자들(410) 및 제4 수동소자들(420)은 각각 제1 전력관리 반도체 패키지(200a) 및 제2 전력관리 반도체 패키지(200b)를 각각 평면적으로 둘러쌀 수 있다. 제3 수동소자들(410) 및 제4 수동소자들(420)의 적어도 일부는 패키지 구조체의 최대 높이(H1)보다 큰 높이(T3)를 가질 수 있다.
방열 구조체(610)는 상면(610a)는 평평하고, 하면(610b)은 굴곡이 있는 형태일 수 있다. 구체적으로 방열구조체(610)는 제1 방향(D1) 및 제2 방향(D2)으로 평평(flat)한 바디부(610F) 및 바디부(610F)로부터 모듈기판(700)을 향하여 연장되는 연장부(610R)을 포함할 수 있다. 연장부들(610R)의 하면 및 양 측면과 바디부(610F)를 잇는 선은 굴곡이 있을 수 있다.
방열구조체(610)의 하면(610b)은 제1 내지 제4 수동소자들(430, 436, 410, 420)과 접촉하지 않을 수 있고, 제1 내지 제3 열전도층(810, 820, 830)과 접촉할 수 있다. 제1 내지 제3 열전도층(810, 820, 830)은 방열구조체(610)의 연장부들(610R)과 접할 수 있다. 제1 내지 제4 수동소자들(430, 436, 410, 420)은 수직방향으로 바디부(610F)와 이격될 수 있다.
단일의 전력관리 반도체 패키지를 사용하는 경우, 시스템 반도체 패키지로 전력을 공급하는 배선들이 상기 단일의 전력관리 반도체 패키지에 집중되므로, 일정 크기 이상의 전력관리 반도체 패키지가 요구되었다. 시스템 반도체 칩의 성능 및 기능이 발전함에 따라서, 시스템 반도체 패키지의 크기가 증가되고, 이에 맞추어 전력관리 반도체 패키지의 크기도 증가되었다. 전력관리 반도체 패키지의 크기 증가는 제조 수율 저하와 관련이 있다.
본 발명에 따르면, 이전의 단일의 전력관리 반도체 패키지의 전원 공급 역할을 두개의 전력관리 반도체 패키지가 나누어 함으로써, 더 작은 크기의 전력관리 반도체 패키지로서도 구동이 가능한 바 전력관리 반도체 패키지들의 제조 수율이 향상될 수 있다.
또한 단일의 전력관리 반도체 패키지를 사용하는 경우보다 짧은 길이의 배선들을 통해서 전력을 공급할 수 있음에 따라서 더욱더 안정적으로 전원을 공급할 수 있는 효과가 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
1000: 시스템 보드
700: 모듈 기판
100: 시스템 반도체 패키지
200a: 제1 전력관리 반도체 패키지
200b: 제2 전력관리 반도체 패키지
300: 메모리 반도체 패키지

Claims (10)

  1. 서로 대칭되는 상면 및 하면을 포함하는 시스템 보드(system board);
    상기 시스템 보드의 상면 상의 모듈 기판;
    상기 모듈 기판 상에 실장된 시스템 반도체 패키지; 및
    상기 모듈 기판 상에 실장되고, 상기 시스템 반도체 패키지를 사이에 두고 상기 모듈 기판의 상면에 평행한 제1 방향으로 이격된 제1 및 제2 전력관리 반도체 패키지들을 포함하는 반도체 모듈.
  2. 제1항에 있어서,
    상기 모듈 기판은 복수개의 제1 배선들 및 복수개의 제2 배선들을 포함하고,
    상기 제1 배선들은 상기 시스템 반도체 패키지 및 상기 제1 전력관리 반도체 패키지를 전기적으로 연결하고,
    상기 제2 배선들은 상기 시스템 반도체 패키지 및 상기 제2 전력관리 반도체 패키지를 전기적으로 연결하되,
    상기 제1 배선들의 개수는 상기 제2 배선들의 개수와 다른 반도체 모듈.
  3. 제1항에 있어서,
    상기 모듈 기판 상에 실장된 제1 메모리 반도체 패키지 및 제2 메모리 반도체 패키지를 더 포함하고,
    상기 제1, 및 제2 메모리 반도체 패키지는 상기 시스템 반도체 패키지를 사이에 두고 이격하는 반도체 모듈.
  4. 제3항에 있어서,
    상기 제1 및 제2 메모리 반도체 패키지는 상기 시스템 보드의 상면에 평행하고, 상기 제1 방향과 교차하는 제2 방향을 따라서 배치되는 반도체 모듈.
  5. 제3항에 있어서,
    상기 모듈 기판의 상면 상에 실장되는 상부 수동소자들; 및
    상기 시스템 보드의 하면 상에 실장되는 하부 수동소자들을 더 포함하는 반도체 모듈.
  6. 제5항에 있어서,
    상기 모듈 기판의 상면으로부터 상기 상부 수동소자들의 높이는 상기 시스템 반도체 패키지, 상기 제1 및 제2 전력관리 반도체 패키지들, 및 상기 제1, 제2 메모리 반도체 패키지들의 높이들 중 최대값보다 작은 반도체 모듈.
  7. 제5항에 있어서,
    상기 시스템 보드의 하면으로부터 상기 하부 수동소자들 중 적어도 일부의 높이는 상기 모듈 기판의 상면으로부터 상기 시스템 반도체 패키지, 상기 제1 및 제2 전력관리 반도체 패키지들, 및 상기 제1, 제2 메모리 반도체 패키지들의 높이들 중 최대값보다 큰 반도체 모듈.
  8. 제5항에 있어서,
    상기 상부 수동소자들은 제1 상부 수동소자들 및 제2 상부 수동소자들을 포함하고,
    평면적 관점에서:
    상기 제1 상부 수동소자들은 상기 제1 전력관리 반도체 패키지를 둘러싸고,
    상기 제2 상부 수동소자들은 상기 제2 전력관리 반도체 패키지를 둘러싸는 반도체 모듈.
  9. 제5항에 있어서,
    상기 모듈 기판 상의 전자 소자를 더 포함하고,
    상기 전자 소자는 제1 전자소자 및 제2 전자소자를 포함하고,
    상기 제1 전자소자는 상기 제1 상부 수동소자들을 사이에 두고 제1 전력관리 반도체 패키지와 이격하고,
    상기 제2 전자 소자는 상기 제2 상부 수동소자들 중 일부를 사이에 두고 상기 제2 전력관리 반도체 패키지와 이격하되,
    상기 전자 소자는 수정 발진기(Crystal Oscillator)와 또는 실시간 클럭(real-time clock)인 반도체 모듈.
  10. 시스템 보드;
    상기 시스템 보드 상의 시스템 반도체 패키지, 상기 시스템 반도체 패키지는 시스템 온 칩을 포함하고,
    평면적 관점에서, 상기 시스템 반도체 패키지의 일 측면에 배치되는 제1 배선들;
    상기 시스템 반도체 패키지의 상기 일 측면과 마주하는 타 측면에 배치되는 제2 배선들; 및
    상기 시스템 보드 상의 제1 전력관리 반도체 패키지 및 제2 전력관리 반도체 패키지를 포함하고,
    상기 제1 전력관리 반도체 패키지는 상기 제1 배선들을 통해서 상기 시스템 반도체 패키지와 전기적으로 연결되고,
    상기 제2 전력관리 반도체 패키지는 상기 제2 배선들을 통해서 상기 시스템 반도체와 전기적으로 연결되고,
    상기 제1 배선들 및 상기 제2 배선들은 상기 시스템 반도체 패키지를 중심으로 서로 다른 방향으로 연장되는 반도체 모듈.
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