CN111447739A - 半导体模块 - Google Patents

半导体模块 Download PDF

Info

Publication number
CN111447739A
CN111447739A CN202010052424.8A CN202010052424A CN111447739A CN 111447739 A CN111447739 A CN 111447739A CN 202010052424 A CN202010052424 A CN 202010052424A CN 111447739 A CN111447739 A CN 111447739A
Authority
CN
China
Prior art keywords
semiconductor package
power management
semiconductor
module
pair
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010052424.8A
Other languages
English (en)
Other versions
CN111447739B (zh
Inventor
权兴奎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020190164789A external-priority patent/KR20200090093A/ko
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN111447739A publication Critical patent/CN111447739A/zh
Application granted granted Critical
Publication of CN111447739B publication Critical patent/CN111447739B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/162—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits the devices being mounted on two or more different substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Geometry (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种半导体模块可以包括：系统板，包括顶表面和底表面；提供在系统板的顶表面上的模块基板；安装在模块基板上的系统半导体封装；以及安装在模块基板上的第一和第二电源管理半导体封装。第一和第二电源管理半导体封装可以在平行于模块基板的顶表面的第一方向上彼此间隔开，并且系统半导体封装位于其间。

Description

半导体模块
技术领域
示例实施方式涉及半导体模块，具体地，涉及具有电源管理集成电路(PMIC)的半导体模块。
背景技术
半导体封装配置为允许将半导体芯片容易地用作电子产品的一部分。半导体封装可以包括印刷电路板(PCB)和半导体芯片，该半导体芯片安装在PCB上并且使用接合线或凸块电连接到PCB。传统地，单个电源管理芯片可以经由PCB向半导体芯片供应电力。
随着半导体封装的操作速度和容量增加，半导体封装的功耗会增加。因此，向半导体封装稳定地供应电力是重要的。
发明内容
发明构思的示例实施方式提供了一种能够向系统半导体封装稳定地供应电力的半导体模块。
根据发明构思的一示例实施方式，半导体模块可以包括：系统板，包括顶表面和底表面；在系统板的顶表面上的模块基板；在模块基板上的系统半导体封装；以及在模块基板上的一对电源管理半导体封装，该对电源管理半导体封装包括第一电源管理半导体封装和在第一方向上与第一电源管理半导体封装间隔开的第二电源管理半导体封装，其中系统半导体封装插设于第一电源管理半导体封装和第二电源管理半导体封装之间，第一方向平行于模块基板的顶表面。
根据发明构思的一示例实施方式，半导体模块可以包括：系统板；在系统板上的系统半导体封装，该系统半导体封装包括片上系统；在系统板上的一对电源管理半导体封装，该对电源管理半导体封装包括第一电源管理半导体封装和第二电源管理半导体封装；第一导线，当在平面图中观察时，第一导线越过系统半导体封装的第一侧表面设置，第一电源管理半导体封装经由第一导线电连接至系统半导体封装；以及第二导线，越过系统半导体封装的第二侧表面设置，第二电源管理半导体封装通过第二导线电连接系统半导体封装，第二侧表面与第一侧表面相反，其中第一导线和第二导线沿不同的方向从系统半导体封装延伸。
根据发明构思的一示例实施方式，半导体模块可以包括：系统板；在系统板上的模块基板；在模块基板的顶表面上的一对电源管理半导体封装，该对电源管理半导体封装在平行于模块基板的顶表面的第一方向上间隔开；在该对电源管理半导体封装之间的中介层(interposer)；以及在中介层上的片上系统和存储器芯片堆叠，当在平面图中观察时，片上系统位于该对电源管理半导体封装之间。
附图说明
从以下结合附图的简要描述，示例实施方式将被更清楚地理解。附图表示如在这里描述的非限制的示例实施方式。
图1A是示出根据发明构思的一示例实施方式的半导体模块的平面图。
图1B是沿图1A的线I-I'截取的截面图。
图1C是沿图1A的线II-II'截取的截面图。
图2A是与沿图1A的线I-I'截取的截面图对应的截面图。
图2B是与沿图1A的线II-II'截取的截面图对应的截面图。
图3A是示出根据发明构思的一示例实施方式的半导体模块的平面图。
图3B是沿图3A的线I-I'截取的截面图。
图3C是沿图3A的线II-II'截取的截面图。
图4是示出根据发明构思的一示例实施方式的半导体模块的平面图。
图5是示出根据发明构思的一示例实施方式的半导体模块的平面图。
图6A是示出根据发明构思的一示例实施方式的半导体模块的平面图。
图6B是沿图6A的线III-III'截取的截面图。
图7A是示出根据发明构思的一示例实施方式的半导体模块的平面图。
图7B是沿图7A的线I-I'截取的截面图。
图7C是沿图7A的线II-II'截取的截面图。
应该注意，这些图旨在示出在某些示例实施方式中使用的方法、结构和/或材料的一般特征，并且旨在补充以下提供的书面描述。然而，这些图不是按比例绘制的，并且可能没有精确地反映任何给出的实施方式的精确结构或性能特征，并且不应被解释为定义或限制由示例实施方式包含的值或特性的范围。例如，为了清楚起见，可以减小或夸大分子、层、区域和/或结构元件的相对厚度和相对定位。在各个图中使用相似或相同的附图标记旨在指示相似或相同的元件或特征的存在。
具体实施方式
现在将参考附图更全面地描述发明构思的示例实施方式，在附图中示出了一些示例实施方式。
图1A是示出根据发明构思的一示例实施方式的半导体模块的平面图。图1B是沿图1A的线I-I'截取的截面图。图1C是沿图1A的线II-II'截取的截面图。为了降低附图中的复杂性并提供对发明构思的示例实施方式的更好理解，从图1A省略了图1B和图1C中示出的一些元件。
参考图1A、图1B和图1C，半导体模块1可以包括系统板1000、模块基板700、系统半导体封装100、第一电源管理半导体封装200a、第二电源管理半导体封装200b以及多个存储器半导体封装300。
系统板1000可以是例如具有电路图案的印刷电路板(PCB)。
模块基板700可以设置在系统板1000的顶表面1000a上。模块基板700可以是例如具有电路图案的印刷电路板(PCB)。
导电端子1500可以提供在系统板1000和模块基板700之间。模块基板700可以通过导电端子1500电连接到系统板1000。导电端子1500可以包括焊球、凸块和柱中的至少一种。例如，导电端子1500可以由金属材料形成或包括金属材料。
系统半导体封装100、第一电源管理半导体封装200a、第二电源管理半导体封装200b和存储器半导体封装300可以安装在模块基板700的顶表面700a上。
第一电源管理半导体封装200a和第二电源管理半导体封装200b可以在与模块基板700的顶表面700a平行的第一方向D1上彼此间隔开，并且系统半导体封装100插设在第一电源管理半导体封装200a和第二电源管理半导体封装200b之间。
第一电源管理半导体封装200a可以通过多条第一导线PR1电连接到系统半导体封装100。第二电源管理半导体封装200b可以通过多条第二导线PR2电连接到系统半导体封装100。
当在平面图中观察时，第一导线PR1可以越过系统半导体封装100的第一侧表面S1提供。第二导线PR2可以越过系统半导体封装100的与第一侧表面S1相反的第二侧表面S2提供。
因此，可以减小半导体封装100、200a、200b和300之间的电信号路径的长度，这使得可以改善半导体模块1的操作特性(例如，操作速度和可靠性)。
第一电源管理半导体封装200a可以通过第一导线PRl向系统半导体封装100供应电力。第二电源管理半导体封装200b可以通过第二导线PR2向系统半导体封装100供应电力。第一导线PR1和第二导线PR2可以对应于电源轨。
第一导线PR1的数量可以不同于第二导线PR2的数量。作为一示例，第一导线PR1的数量可以大于第二导线PR2的数量。在第一导线PR1的数量大于第二导线PR2的数量的情况下，从第一电源管理半导体封装200a供应到系统半导体封装100的电信号的强度(例如，电量)可以大于从第二电源管理半导体封装200b供应到系统半导体封装100的电信号的强度(例如，电量)。
存储器半导体封装300可以彼此间隔开，并且系统半导体封装100插设在其间。例如，存储器半导体封装300可以包括第一存储器半导体封装300a和第二存储器半导体封装300b，并且第一存储器半导体封装300a和第二存储器半导体封装300b可以布置在第二方向D2上并且系统半导体封装100插设在其间，第二方向D2平行于模块基板700的顶表面700a且不平行(例如，正交)于第一方向D1。
系统半导体封装100可以包括第一封装基板110、第一半导体芯片120和第一模制层130。第一封装基板110可以是例如印刷电路板(PCB)。
第一半导体芯片120可以以倒装芯片接合方式安装在第一封装基板110上。第一半导体芯片120可以是片上系统(SOC)、逻辑芯片或应用处理器(AP)。第一半导体芯片120可以包括具有不同功能的电路。例如，第一半导体芯片120可以包括逻辑电路和存储器电路。第一半导体芯片120还可以包括数字集成电路(IC)、无线超高频或射频集成电路(RFIC)和输入/输出电路中的至少一种。
第一连接端子150可以提供在第一封装基板110和模块基板700之间。第一连接端子150可以包括焊球、柱、凸块或球栅阵列。
第一模制层130可以设置在第一封装基板110上以覆盖第一半导体芯片120。第一模制层130可以覆盖第一半导体芯片120的顶表面和侧表面，从而气密地密封第一半导体芯片120。第一模制层130可以由绝缘聚合物(例如，环氧模塑料)形成或包括绝缘聚合物(例如，环氧模塑料)。
第一底部填充层160可以提供为填充第一封装基板110和模块基板700之间的间隙区域。可以通过对非导电浆料或非导电膜进行热压的方法或毛细效应底部填充工艺来形成第一底部填充层160。安装的系统半导体封装100的高度可以被定义为第一连接端子150、第一封装基板110和第一模制层130的高度之和。
在本说明书中，元件的高度可以意指在垂直于模块基板700的顶表面700a的方向上测量的元件的最大长度。
第一电源管理半导体封装200a可以包括第二封装基板210a、第二半导体芯片220a和第二模制层230a。
在一示例实施方式中，再分布层或印刷电路板可以用作第二封装基板210a。在再分布层用作第二封装基板210a的情况下，第一电源管理半导体封装200a可以是面板级扇出封装或晶片级扇出封装。
第二连接端子250a可以插设在模块基板700和第一电源管理半导体封装200a之间。第一电源管理半导体封装200a可以通过第二连接端子250a电连接到模块基板700。第二连接端子250a可以包括焊球、柱、凸块或球栅阵列。
第二半导体芯片220a可以包括第一电源管理集成电路(PMIC)，并且可以用作电源管理芯片。
第二模制层230a可以提供在第二封装基板210a上，以覆盖第二半导体芯片220a的顶表面和侧表面。在这种情况下，第一电源管理半导体封装200a的顶表面可以对应于第二模制层230a的顶表面。在一些示例实施方式中，第二模制层230a可以提供为覆盖第二半导体芯片220a的侧表面，但是暴露第二半导体芯片220a的顶表面。在这种情况下，第一电源管理半导体封装200a的顶表面可以对应于第二模制层230a的顶表面和第二半导体芯片220a的通过第二模制层230a暴露的顶表面。第二模制层230a可以由绝缘聚合物(例如，基于环氧树脂的聚合物)形成或包括绝缘聚合物(例如，基于环氧树脂的聚合物)。可以提供第二底部填充层260a以填充第二封装基板210a和模块基板700之间的间隙区域。
安装的第一电源管理半导体封装200a的高度可以被定义为第二连接端子250a、第二封装基板210a和第二模制层230a的高度之和。
第二电源管理半导体封装200b可以包括第三封装基板210b、第三半导体芯片220b和第三模制层230b。
在一示例实施方式中，再分布层或印刷电路板可以用作第三封装基板210b。在再分布层用作第三封装基板210b的情况下，第二电源管理半导体封装200b可以是面板级扇出封装或晶片级扇出封装。
第三连接端子250b可以插设在模块基板700和第二电源管理半导体封装200b之间。第二电源管理半导体封装200b可以通过第三连接端子250b电连接到模块基板700。第三连接端子250b可以包括焊球、柱、凸块或球栅阵列。
第三半导体芯片220b可以包括第二电源管理集成电路(PMIC)，并且可以用作电源管理芯片。
第三模制层230b可以提供在第三封装基板210b上以覆盖第三半导体芯片220b的顶表面和侧表面。在这种情况下，第二电源管理半导体封装200b的顶表面可以对应于第三模制层230b的顶表面。在一些示例实施方式中，第三模制层230b可以提供为覆盖第三半导体芯片220b的侧表面，但是暴露第三半导体芯片220b的顶表面。在这种情况下，第二电源管理半导体封装200b的顶表面可以对应于第三模制层230b的顶表面和第三半导体芯片220b的通过第三模制层230b暴露的顶表面。第三模制层230b可以由绝缘聚合物(例如，基于环氧树脂的聚合物)形成或包括绝缘聚合物(例如，基于环氧树脂的聚合物)。可以提供第三底部填充层260b以填充第三封装基板210b和模块基板700之间的间隙区域。
安装的第二电源管理半导体封装200b的高度可以被定义为第三连接端子250b、第三封装基板210b和第三模制层230b的高度之和。
每个存储器半导体封装300可以包括第四封装基板310、第四半导体芯片320和第四模制层330。在一示例实施方式中，印刷电路板或再分布层可以用作第四封装基板310。第四半导体芯片320可以是半导体芯片，其类型不同于第一半导体芯片120、第二半导体芯片220a和第三半导体芯片220b。例如，第四半导体芯片320可以用作存储器芯片。在一示例实施方式中，存储器芯片可以是或包括DRAM芯片。在一些示例实施方式中，存储器芯片可以是或包括SRAM、MRAM和NAND快闪存储器芯片的其中之一。
在第四半导体芯片320以倒装芯片接合的方式安装的情况下，可以提供附加的底部填充图案以填充第四封装基板310和第四半导体芯片320之间的间隙区域。存储器半导体封装300可以包括多个第四半导体芯片320。在一些示例实施方式中，存储器半导体封装300可以仅包括一个第四半导体芯片320。
第四连接端子350可以插设在模块基板700和每个存储器半导体封装300之间。每个存储器半导体封装300可以通过第四连接端子350电连接到模块基板700。第四连接端子350可以包括焊球、柱、凸块或球栅阵列。
第四模制层330可以覆盖第四半导体芯片320的侧表面和顶表面，从而密封第四半导体芯片320。在这种情况下，存储器半导体封装300的顶表面可以对应于第四模制层330的顶表面。与附图中示出的不同，第四模制层330可以提供为覆盖第四半导体芯片320的侧表面，但是暴露第四半导体芯片320的顶表面。在这种情况下，存储器半导体封装300的顶表面可以对应于第四模制层330的顶表面和第四半导体芯片320的通过第四模制层330暴露的顶表面。第四模制层330可以由绝缘聚合物(例如，基于环氧树脂的聚合物)形成或包括绝缘聚合物(例如，基于环氧树脂的聚合物)。可以提供第四底部填充层360以填充第四封装基板310和模块基板700之间的间隙区域。在某些实施方式中，可以省略第四底部填充层360。
安装的每个存储器半导体封装300的高度可以被定义为第四连接端子350、第四封装基板310和第四模制层330的高度之和。
在以下说明书中，系统半导体封装100、第一电源管理半导体封装200a、第二电源管理半导体封装200b和存储器半导体封装300的高度的最大值可以被称为封装结构的最大高度H1。作为一示例，系统半导体封装100的高度可以大于第一电源管理半导体封装200a、第二电源管理半导体封装200b和存储器半导体封装300的所有高度，因此系统半导体封装100的高度可以被称为封装结构的最大高度H1。
第一上部无源器件410可以安装在模块基板700的顶表面700a上。第一上部无源器件410可以是输入电容器，其电连接到第一电源管理半导体封装200a。当在平面图中观察时，第一上部无源器件410可以被提供为围绕第一电源管理半导体封装200a。一些第一上部无源器件410可以在第二方向D2上布置在第一电源管理半导体封装200a和系统半导体封装100之间，并且距第一电源管理半导体封装200a可以比距系统半导体封装100更近。
第二上部无源器件420可以安装在模块基板700的顶表面700a上。第二上部无源器件420中的至少一个可以是输入电容器，其电连接到第二电源管理半导体封装200b。
当在平面图中观察时，第二上部无源器件420可以被提供为围绕第二电源管理半导体封装200b。一些第二上部无源器件420可以在第二方向D2上布置在第二电源管理半导体封装200b和系统半导体封装100之间，并且距二电源管理半导体封装200b可以比距系统半导体封装100更近。
第一上部无源器件410的数量可以大于第二上部无源器件420的数量。
安装的第一和第二上部无源器件410和420的高度的最大值H2可以小于封装结构的最大高度H1。
第一和第二电子器件510和520可以安装在模块基板700的顶表面700a上。第一和第二电子器件510和520可以包括振荡器(例如，晶体振荡器)或实时时钟。
第一电子器件510可以与第一电源管理半导体封装200a间隔开，并且第一上部无源器件410中的一些插设在其间。电连接到第一电子器件510的电容器510C可以提供在第一电子器件510附近，在一示例实施方式中，电容器510C可以安装在模块基板700的顶表面700a上。
第二电子器件520可以与第二电源管理半导体封装200b间隔开，并且第二上部无源器件420中的一些插设在其间。电连接到第二电子器件520的电容器520C可以提供在第二电子器件520附近，在一示例实施方式中，电容器520C可以安装在模块基板700的顶表面700a上。
安装的第一和第二电子器件510和520的高度的最大值H3可以小于封装结构的最大高度H1。
散热结构610可以提供在系统半导体封装100、第一和第二电源管理半导体封装200a和200b、存储器半导体封装300、第一和第二上部无源器件410和420、以及第一和第二电子器件510和520上。散热结构610可以是例如散热器。散热结构610可以由具有良好热传导性能的材料形成或者包括具有良好热传导性能的材料。例如，散热结构610可以由金属材料形成或包括金属材料。散热结构610可以具有平坦的形状，并且可以被提供为平行于第一方向D1和第二方向D2。
第一热传导层810可以插设在系统半导体封装100和散热结构610之间，并且可以与系统半导体封装100的顶表面和散热结构610的底表面物理接触。
第二热传导层820可以提供在第一电源管理半导体封装200a和散热结构610之间，并且可以与第一电源管理半导体封装200a的顶表面和散热结构610的底表面物理接触。
第三热传导层830可以提供在第二电源管理半导体封装200b和散热结构610之间，并且可以与第二电源管理半导体封装200b的顶表面和散热结构610的底表面物理接触。
第四热传导层840可以提供在每个存储器半导体封装300和散热结构610之间。第四热传导层840可以与存储器半导体封装300的顶表面和散热结构610的底表面物理接触。
第一至第四热传导层810、820、830和840可以包括例如热界面材料(TIM)。
尽管未示出，但是可以在模块基板700的顶表面700a上进一步提供坝(dam)结构。坝结构可以提供为围绕底部填充层160、260a、260b和360。
第一无源器件430、第一下部无源器件432、第二下部无源器件434和第二无源器件436可以安装在系统板1000的底表面1000b上。
每个第一无源器件430可以是电阻器和电容器中的一个。每个第二无源器件436可以是电阻器和电容器中的一个。第一无源器件430可以通过系统板1000和模块基板700电连接到系统半导体封装100。当在平面图中观察时，第一无源器件430的至少一部分可以与系统半导体封装100垂直重叠。第二无源器件436可以通过系统板1000和模块基板700电连接到存储器半导体封装300。当在平面图中观察时，第二无源器件436的至少一部分可以与存储器半导体封装300垂直重叠。
第一下部无源器件432可以通过系统板1000和模块基板700电连接到第一电源管理半导体封装200a。每个第一下部无源器件432可以是电阻器、输出电容器和电感器中的一种。第一下部无源器件432可以包括具有不同尺寸的多个无源器件432a和432b。
作为一示例，无源器件432b可以具有相对大的尺寸并且可以是电感器，无源器件432a可以具有相对小的尺寸并且可以是输出电容器。无源器件432a(例如，输出电容器)中的一些可以设置在无源器件432b(即，电感器)中的相邻的无源器件之间。无源器件432a(例如，输出电容器)中的一些可以设置为围绕无源器件432b(即，电感器)。
当在平面图中观察时，第一下部无源器件432中的至少一个可以与第一电源管理半导体封装200a重叠。
第二下部无源器件434可以通过系统板1000和模块基板700电连接到第二电源管理半导体封装200b。每个第二下部无源器件434可以是电阻器、输出电容器和电感器中的一种。第二下部无源器件434可以包括具有不同尺寸的多个无源器件434a和434b。
作为一示例，无源器件434b可以具有相对大的尺寸并且可以是电感器，无源器件434a可以具有相对小的尺寸并且可以是输出电容器。无源器件434a(例如，输出电容器)中的一些可以设置在无源器件434b(即，电感器)中的相邻的无源器件434b之间。无源器件434a(例如，输出电容器)中的一些可以设置为围绕无源器件434b(即，电感器)。当在平面图中观察时，第二下部无源器件434的至少一个可以与第二电源管理半导体封装200b垂直重叠。
第一无源器件430、第一下部无源器件432、第二下部无源器件434和第二无源器件436中的每个可以分别与放置在模块基板700上的半导体封装100、200a、200b和300垂直重叠，因此，可以减小提供在模块基板700和系统板1000中以电连接它们的导线的长度。
第一无源器件430、第一下部无源器件432、第二下部无源器件434和第二无源器件436可以具有相同的高度或可以具有不同的高度。第一无源器件430、第一下部无源器件432、第二下部无源器件434和第二无源器件436的高度中的最大高度H4可以大于封装结构的最大高度H1。
图2A是根据发明构思的一示例实施方式的半导体模块2的截面图，其与沿图1A的线I-I'截取的截面图对应。图2B对应于沿图1A的线II-II'截取的截面图。为了简洁描述，之前参考图1B和图1C描述的元件将由相同的附图标记标识，而不重复其相同的描述。
参考图2A和图2B，半导体模块2可以包括散热结构600。散热结构600可以包括第一散热结构610、第二散热结构620和在其间的散热层630。
散热结构600可以提供在系统半导体封装100、第一电源管理半导体封装200a、第二电源管理半导体封装200b、存储器半导体封装300以及第一和第二上部无源器件410和420上。
第一散热结构610可以与模块基板700间隔开。例如，散热层630可以由热界面材料(TIM)形成或包括热界面材料(TIM)。
第二散热结构620可以包括主体部分621和腿部分622。第二散热结构620的主体部分621可以类似于第一散热结构610。第二散热结构620的腿部分622可以提供在主体部分621的边缘区域与模块基板700之间。第二散热结构620可以具有热传导性能。第二散热结构620可以具有导电性能，在这种情况下，可以抑制半导体封装100、200a、200b和300之间的电磁干扰(EMI)问题。粘合图案741可以提供在模块基板700与第二散热结构620的腿部分622之间以将第二散热结构620紧固到模块基板700。
图3A是示出根据发明构思的一示例实施方式的半导体模块3的平面图。图3B是沿图3A的线I-I'截取的截面图。图3C是沿图3A的线II-II'截取的截面图。
参考图3A和图3B，可以从半导体模块3省略图1B和图1C的模块基板700。
系统半导体封装100、第一和第二电源管理半导体封装200a和200b以及存储器半导体封装300可以安装在系统板1000的顶表面1000a上。
详细地，第一连接端子150可以与设置在系统半导体封装100下方的一些焊盘和设置在系统板1000上的一些焊盘接触。第二连接端子250a可以与设置在第一电源管理半导体封装200a下方的一些焊盘和设置在系统板1000上的一些焊盘接触。第三连接端子250b可以与设置在第二电源管理半导体封装200b下方的一些焊盘和设置在系统板1000上的一些焊盘接触。第四连接端子350可以与设置在存储器半导体封装300下方的一些焊盘和设置在系统板1000上的一些焊盘接触。
第一和第二上部无源器件410和420以及第一和第二电子器件510和520可以安装在系统板1000的顶表面1000a上。分别连接到第一和第二电子器件510和520的电容器510C和520C可以安装在系统板1000的顶表面1000a上。
图4是示出根据发明构思的一示例实施方式的半导体模块4的平面图。为了简洁描述，之前参考图1A描述的元件将由相同的附图标记标识，而不重复其相同的描述。
存储器半导体封装300可以在第一方向Dl上彼此间隔开。存储器半导体封装300可以沿着系统半导体封装100的一个侧边缘布置并且可以设置成彼此面对。与图1A所示的不同，存储器半导体封装300可以设置为使得系统半导体封装100不设置在其间。
图5是示出根据发明构思的一示例实施方式的半导体模块5的平面图。为了简洁描述，之前参考图1A描述的元件将由相同的附图标记标识，而不重复其相同的描述。
参考图5，半导体模块5还可以包括第三存储器半导体封装300c和第四存储器半导体封装300d，第三存储器半导体封装300c和第四存储器半导体封装300d在第二方向D2上彼此间隔开，且系统半导体封装100插设在其间。第三存储器半导体封装300c可以在第一方向D1上与第一存储器半导体封装300a间隔开。第四存储器半导体封装300d可以在第一方向D1上与第二存储器半导体封装300b间隔开。
图6A是示出根据发明构思的一示例实施方式的半导体模块6的平面图。图6B是沿图6A的线III-III'截取的截面图。为了简洁描述，之前参考图1A、图1B和图1C描述的元件将由相同的附图标记标识，而不重复其相同的描述。
第一和第二电源管理半导体封装200a和200b以及中介层900可以提供在模块基板700的顶表面700a上。中介层900可以设置在第一电源管理半导体封装200a和第二电源管理半导体封装200b之间，且可以通过设置在模块基板700与中介层900之间的连接端子950电连接到模块基板700。
第一半导体芯片120和存储器半导体结构MS可以安装在中介层900上。第一半导体芯片120可以通过第一连接端子150电连接到中介层900。
存储器半导体结构MS可以包括第四半导体芯片320的堆叠以及穿透每个第四半导体芯片320的多个通孔TSV。第四半导体芯片320可以经由通孔TSV彼此电连接。存储器半导体结构MS可以通过提供在其下方的连接端子350电连接到中介层900。
图7A是示出根据发明构思的一示例实施方式的半导体模块7的平面图。图7B是沿图7A的线I-I'截取的截面图。图7C是沿图7A的线II-II'截取的截面图。为了简洁描述，之前参考图1B和图1C描述的元件将由相同的附图标记标识，而不重复其相同的描述。
参考图7A、图7B和图7C，在系统板1000的底表面上可以不设置任何无源器件。
电连接到系统半导体封装100的第一无源器件430可以放置在模块基板700的顶表面700a上。每个第一无源器件430可以是电阻器、电容器和电感器的其中之一。当在平面图中观察时，第一无源器件430可以提供为围绕系统半导体封装100。第一无源器件430中的至少一个可以具有大于封装结构的最大高度H1的高度T1。
电连接到存储器半导体封装300的第二无源器件436可以放置在模块基板700的顶表面700a上。每个第二无源器件436可以是电阻器、电容器和电感器的其中之一。当在平面图中观察时，第二无源器件436可以提供为围绕存储器半导体封装300。第二无源器件436中的至少一个可以具有大于封装结构的最大高度H1的高度T2。
分别电连接到第一电源管理半导体封装200a和第二电源管理半导体封装200b的第三无源器件410和第四无源器件420可以被放置在模块基板700的顶表面700a上。第三无源器件410和第四无源器件420可以包括电阻器、电容器和电感器。电容器可以包括输入电容器和输出电容器。当在平面图中观察时，第三无源器件410和第四无源器件420可以提供为分别围绕第一电源管理半导体封装200a和第二电源管理半导体封装200b。第三无源器件410和第四无源器件420中的至少一个可以具有大于封装结构的最大高度H1的高度T3。
散热结构610可以具有平坦的顶表面610a和不平坦的底表面610b。例如，散热结构610可以包括在第一方向D1和第二方向D2上平坦的主体部分610F，以及从主体部分610F朝向模块基板700延伸的延伸部分610R。延伸部分610R和主体部分610F可以具有位于不同垂直高度的底表面。
散热结构610的底表面610b可以不与第一至第四无源器件430、436、410和420接触，并且可以与第一至第四热传导层810、820、830和840接触。第一至第四热传导层810、820、830和840可以与散热结构610的延伸部分610R接触。第一至第四无源器件430、436、410和420可以在垂直方向上与主体部分610F间隔开。
在使用单个电源管理半导体封装的情况下，可以将用于向系统半导体封装供应电力的导线密集地连接到单个电源管理半导体封装，在这种情况下，电源管理半导体封装应具有足够大的尺寸。随着对具有改进的性能和功能的系统半导体芯片的需求增加，用于向系统半导体封装供应电力的导线的数量以及电源管理半导体封装的尺寸日益增大。电源管理半导体封装的尺寸的这种增大可能导致制造成品率的降低。
根据发明构思的一示例实施方式，一对电源管理半导体封装将电力供应到系统半导体封装。因此，可以减小每个电源管理半导体封装的尺寸，并且可以提高电源管理半导体封装的制造成品率。
另外，与使用单个电源管理半导体封装的情况相比，可以通过使用短的导线来实现电力的供应，因此，可以更稳定地向系统半导体封装供应电力。
根据发明构思的一示例实施方式，在半导体模块的操作期间，可以稳定地控制从电源管理半导体封装向系统半导体封装供应的电力。
虽然已经参考发明构思的一些示例实施方式具体地示出和描述了发明构思的示例实施方式，但是本领域的普通技术人员将理解，可以在不脱离权利要求的精神和范围的情况下在其中进行形式和细节上的变化。
本申请要求于2019年1月17日在韩国知识产权局提交的韩国专利申请第10-2019-0006352号和2019年12月11日在韩国知识产权局提交的韩国专利申请第10-2019-0164789号的优先权，其每一个的全部内容通过引用并入本文。

Claims (20)

1.一种半导体模块，包括：
系统板，包括顶表面和底表面；
在所述系统板的所述顶表面上的模块基板；
在所述模块基板上的系统半导体封装；和
在所述模块基板上的一对电源管理半导体封装，所述一对电源管理半导体封装包括第一电源管理半导体封装和在第一方向上与所述第一电源管理半导体封装间隔开的第二电源管理半导体封装，并且所述系统半导体封装位于所述第一电源管理半导体封装和所述第二电源管理半导体封装之间，所述第一方向平行于所述模块基板的顶表面。
2.根据权利要求1所述的半导体模块，其中所述模块基板包括：
多条第一导线，将所述系统半导体封装电连接到所述第一电源管理半导体封装；和
多条第二导线，将所述系统半导体封装电连接到所述第二电源管理半导体封装，
其中所述多条第一导线的数量不同于所述多条第二导线的数量。
3.根据权利要求1所述的半导体模块，还包括：
第一对存储器半导体封装，在所述模块基板上并且所述系统半导体封装位于所述第一对存储器半导体封装之间。
4.根据权利要求3所述的半导体模块，其中所述第一对存储器半导体封装在第二方向上彼此间隔开，所述第二方向平行于所述模块基板的所述顶表面并且交叉所述第一方向。
5.根据权利要求3所述的半导体模块，还包括：
在所述模块基板的所述顶表面上的上部无源器件；和
在所述系统板的所述底表面上的下部无源器件。
6.根据权利要求5所述的半导体模块，其中每个所述上部无源器件的从所述模块基板的所述顶表面起的高度小于所述系统半导体封装、所述第一电源管理半导体封装、所述第二电源管理半导体封装、和所述第一对存储器半导体封装的高度中的最大值。
7.根据权利要求5所述的半导体模块，其中，所述下部无源器件中的至少一个的从所述系统板的所述底表面起的高度大于所述系统半导体封装、所述第一电源管理半导体封装和所述第二电源管理半导体封装、以及所述第一对存储器半导体封装的从所述模块基板的所述顶表面起的高度中的最大值。
8.根据权利要求5所述的半导体模块，其中所述上部无源器件包括：
第一上部无源器件，当在平面图中观察时，所述第一上部无源器件配置为围绕所述第一电源管理半导体封装，以及
第二上部无源器件，当在平面图中观察时，所述第二上部无源器件配置为围绕所述第二电源管理半导体封装。
9.根据权利要求8所述的半导体模块，还包括：
在所述模块基板上的一对电子器件，所述一对电子器件包括：
第一电子器件，与所述第一电源管理半导体封装间隔开，并且所述第一上部无源器件中的一些位于所述第一电子器件与所述第一电源管理半导体封装之间，以及
第二电子器件，与所述第二电源管理半导体封装间隔开，并且所述第二上部无源器件中的一些位于所述第二电子器件与所述第二电源管理半导体封装之间，
其中
所述第一电子器件和所述第二电子器件每个是晶体振荡器或实时时钟。
10.根据权利要求5所述的半导体模块，其中所述下部无源器件包括：
第一下部无源器件，当在平面图中观察时，所述第一下部无源器件中的至少一个与所述第一电源管理半导体封装垂直重叠，以及
第二下部无源器件，当在平面图中观察时，所述第二下部无源器件中的至少一个与所述第二电源管理半导体封装垂直重叠。
11.根据权利要求3所述的半导体模块，还包括：
在所述模块基板的所述顶表面上的第一无源器件、第二无源器件、第三无源器件和第四无源器件；和
在所述模块基板上的散热结构，所述散热结构在垂直方向上与所述第一无源器件、所述第二无源器件、所述第三无源器件和所述第四无源器件间隔开，
其中所述第一无源器件围绕所述系统半导体封装，
其中所述第二无源器件围绕所述第一对存储器半导体封装，
其中所述第三无源器件和所述第四无源器件分别围绕所述第一电源管理半导体封装和所述第二电源管理半导体封装，
所述散热结构包括平坦的顶表面和不平坦的底表面，其中所述第一无源器件、所述第二无源器件、所述第三无源器件和所述第四无源器件中的至少一个的从所述模块基板的所述顶表面起的高度大于所述系统半导体封装的高度、所述第一和第二电源管理半导体封装的高度和所述第一对存储器半导体封装的高度中的最大值。
12.根据权利要求4所述的半导体模块，还包括：
第二对存储器半导体封装，在所述模块基板上并且所述系统半导体封装位于所述第二对存储器半导体封装之间。
13.一种半导体模块，包括：
系统板；
在所述系统板上的系统半导体封装，所述系统半导体封装包括片上系统；
在所述系统板上的一对电源管理半导体封装，所述一对电源管理半导体封装包括第一电源管理半导体封装和第二电源管理半导体封装；
第一导线，当在平面图中观察时，所述第一导线越过所述系统半导体封装的第一侧表面设置，所述第一电源管理半导体封装经由所述第一导线电连接到所述系统半导体封装；和
第二导线，当在平面图中观察时，越过所述系统半导体封装的第二侧表面设置，所述第二电源管理半导体封装通过所述第二导线电连接到所述系统半导体封装，所述第二侧表面与所述第一侧表面相反，其中
所述第一导线和所述第二导线沿不同的方向从所述系统半导体封装延伸。
14.根据权利要求13所述的半导体模块，其中
所述第一电源管理半导体封装配置为向所述系统半导体封装供应第一电量，以及
所述第二电源管理半导体封装配置为向所述系统半导体封装供应第二电量，所述第二电量不同于所述第一电量。
15.根据权利要求13所述的半导体模块，还包括：
第一连接端子，与所述系统板上的相应焊盘和所述系统半导体封装下方的相应焊盘接触；
第二连接端子，与所述系统板上的相应焊盘和所述第一电源管理半导体封装下方的相应焊盘接触；和
第三连接端子，与所述系统板上的相应焊盘和所述第二电源管理半导体封装下方的相应焊盘接触。
16.根据权利要求15所述的半导体模块，还包括：
第一对存储器半导体封装，在所述系统板上并且所述系统半导体封装位于所述第一对存储器半导体封装之间，所述第一对存储器半导体封装每个包括第四连接端子，所述第四连接端子与提供在其下方的相应焊盘接触以及与所述系统板上的相应焊盘接触。
17.根据权利要求16所述的半导体模块，还包括：
在所述系统板的顶表面上的上部无源器件；和
在所述系统板的底表面上的下部无源器件。
18.根据权利要求17所述的半导体模块，其中每个所述上部无源器件的从所述系统板的所述顶表面起的高度小于所述系统半导体封装、所述一对电源管理半导体封装、和所述第一对存储器半导体封装的高度中的最大值。
19.根据权利要求18所述的半导体模块，其中所述下部无源器件的至少一个的从所述系统板的所述底表面起的高度大于所述系统半导体封装、所述一对电源管理半导体封装、和所述第一对存储器半导体封装的从所述系统板的所述顶表面起的高度中的最大值。
20.一种半导体模块，包括：
系统板；
在所述系统板上的模块基板；
在所述模块基板的顶表面上的一对电源管理半导体封装，所述一对电源管理半导体封装在平行于所述模块基板的所述顶表面的第一方向上间隔开；
在所述一对电源管理半导体封装之间的中介层；和
在所述中介层上的片上系统和存储器芯片堆叠，当从平面图中观察时，所述片上系统位于所述一对电源管理半导体封装之间。
CN202010052424.8A 2019-01-17 2020-01-17 半导体模块 Active CN111447739B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR10-2019-0006352 2019-01-17
KR20190006352 2019-01-17
KR1020190164789A KR20200090093A (ko) 2019-01-17 2019-12-11 반도체 모듈
KR10-2019-0164789 2019-12-11

Publications (2)

Publication Number Publication Date
CN111447739A true CN111447739A (zh) 2020-07-24
CN111447739B CN111447739B (zh) 2024-10-18

Family

ID=71609144

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010052424.8A Active CN111447739B (zh) 2019-01-17 2020-01-17 半导体模块

Country Status (2)

Country Link
US (1) US11600607B2 (zh)
CN (1) CN111447739B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7533175B2 (ja) 2020-12-01 2024-08-14 セイコーエプソン株式会社 ヘッドユニット、及び液体吐出装置
JP7533176B2 (ja) 2020-12-01 2024-08-14 セイコーエプソン株式会社 ヘッドユニット、及び液体吐出装置
US11973005B2 (en) 2021-05-05 2024-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Coplanar control for film-type thermal interface
US20230170340A1 (en) * 2021-11-30 2023-06-01 Qorvo Us, Inc. Electronic package with interposer between integrated circuit dies

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130258599A1 (en) * 2012-03-30 2013-10-03 Raytheon Company Conduction cooling of multi-channel flip chip based panel array circuits
US20150162307A1 (en) * 2013-12-11 2015-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with Thermal Management Features for Reduced Thermal Crosstalk and Methods of Forming Same
US20180122772A1 (en) * 2016-10-31 2018-05-03 Keung Beum Kim Semiconductor packages
US20180190635A1 (en) * 2016-12-30 2018-07-05 Samsung Electronics Co., Ltd. Electronic device package

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999016128A1 (en) 1997-09-19 1999-04-01 Hitachi, Ltd. Semiconductor module
KR100290784B1 (ko) 1998-09-15 2001-07-12 박종섭 스택 패키지 및 그 제조방법
KR20000019563U (ko) 1999-04-15 2000-11-15 김영환 반도체 패키지 방열기
WO2002069398A2 (en) 2001-02-27 2002-09-06 Microsemi Corporation Encapsulated die package with improved parasitic and thermal performance
JP3573135B2 (ja) 2002-03-01 2004-10-06 日本電気株式会社 マルチチップモジュールの組立方法
JP2005251784A (ja) 2004-03-01 2005-09-15 Renesas Technology Corp 半導体モジュールおよびその製造方法
TWI232568B (en) 2004-03-11 2005-05-11 Advanced Semiconductor Eng Multi package module with heat spreader
US8541876B2 (en) 2005-09-30 2013-09-24 Intel Corporation Microelectronic package having direct contact heat spreader and method of manufacturing same
JP2008305838A (ja) 2007-06-05 2008-12-18 Renesas Technology Corp 半導体装置及びその実装構造
JP5246133B2 (ja) 2009-10-29 2013-07-24 富士通株式会社 半導体モジュール
KR101677105B1 (ko) 2010-08-30 2016-11-17 삼성디스플레이 주식회사 전자 부품 및 그 제조 방법
JP2014154688A (ja) 2013-02-07 2014-08-25 Denso Corp 半導体装置およびその製造方法
US9236323B2 (en) 2013-02-26 2016-01-12 Intel Corporation Integrated heat spreader for multi-chip packages
KR102127772B1 (ko) 2013-05-16 2020-06-29 삼성전자주식회사 방열 판을 갖는 반도체 패키지 및 그 형성 방법
US9735082B2 (en) 2013-12-04 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC packaging with hot spot thermal management features
US9331058B2 (en) 2013-12-05 2016-05-03 Apple Inc. Package with SoC and integrated memory
JP6590812B2 (ja) 2014-01-09 2019-10-16 モーション・エンジン・インコーポレーテッド 集積ｍｅｍｓシステム
US9536805B2 (en) 2014-07-03 2017-01-03 Qualcomm Incorporated Power management integrated circuit (PMIC) integration into a processor package
US9406648B2 (en) 2014-09-25 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Power supply arrangement for semiconductor device
KR102287396B1 (ko) 2014-10-21 2021-08-06 삼성전자주식회사 시스템 온 패키지 모듈과 이를 포함하는 모바일 컴퓨팅 장치
KR102340828B1 (ko) 2014-10-23 2021-12-17 삼성전자주식회사 인쇄회로기판 어셈블리 제조 방법
KR102309463B1 (ko) 2015-01-23 2021-10-07 엘지이노텍 주식회사 시스템 인 패키지 모듈
US10256213B2 (en) 2015-12-10 2019-04-09 Intel Corporation Reduced-height electronic memory system and method
KR102556052B1 (ko) 2015-12-23 2023-07-14 삼성전자주식회사 시스템 모듈과 이를 포함하는 모바일 컴퓨팅 장치
US10665579B2 (en) 2016-02-16 2020-05-26 Xilinx, Inc. Chip package assembly with power management integrated circuit and integrated circuit die
US20180079007A1 (en) * 2016-09-22 2018-03-22 Caterpillar Inc. Methods of Manufacturing Engine System Components
EP3410481A1 (en) * 2017-06-01 2018-12-05 HS Elektronik Systeme GmbH Power semiconductor chip module
US10453821B2 (en) * 2017-08-04 2019-10-22 Samsung Electronics Co., Ltd. Connection system of semiconductor packages
US10535643B2 (en) * 2017-08-04 2020-01-14 Samsung Electronics Co., Ltd. Connection system of semiconductor packages using a printed circuit board
KR102491103B1 (ko) * 2018-02-06 2023-01-20 삼성전자주식회사 반도체 패키지 및 그 제조방법
CN110473839A (zh) * 2018-05-11 2019-11-19 三星电子株式会社 半导体封装系统
KR102607055B1 (ko) 2018-05-11 2023-11-30 삼성전자주식회사 반도체 패키지 시스템
KR102607109B1 (ko) 2018-05-14 2023-11-30 삼성전자주식회사 반도체 패키지 시스템
KR102586798B1 (ko) 2018-05-15 2023-10-12 삼성전자주식회사 반도체 패키지
KR102667427B1 (ko) 2018-09-18 2024-05-21 삼성전자주식회사 반도체 패키지 시스템
US11183487B2 (en) * 2018-12-26 2021-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit package and method
KR102654893B1 (ko) 2019-01-17 2024-04-08 삼성전자주식회사 반도체 패키지 시스템
US10930593B2 (en) * 2019-03-13 2021-02-23 Samsung Electronics Co., Ltd. Package on package and package connection system comprising the same
US11158582B2 (en) * 2019-12-04 2021-10-26 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and methods of manufacturing semiconductor devices

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130258599A1 (en) * 2012-03-30 2013-10-03 Raytheon Company Conduction cooling of multi-channel flip chip based panel array circuits
US20150162307A1 (en) * 2013-12-11 2015-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with Thermal Management Features for Reduced Thermal Crosstalk and Methods of Forming Same
US20180122772A1 (en) * 2016-10-31 2018-05-03 Keung Beum Kim Semiconductor packages
US20180190635A1 (en) * 2016-12-30 2018-07-05 Samsung Electronics Co., Ltd. Electronic device package
CN108269797A (zh) * 2016-12-30 2018-07-10 三星电子株式会社 电子装置封装

Also Published As

Publication number Publication date
CN111447739B (zh) 2024-10-18
US11600607B2 (en) 2023-03-07
US20200235083A1 (en) 2020-07-23

Similar Documents

Publication Publication Date Title
US11658090B2 (en) Semiconductor package system
EP3567628B1 (en) Semiconductor package system
CN111447739B (zh) 半导体模块
US9449941B2 (en) Connecting function chips to a package to form package-on-package
US12057366B2 (en) Semiconductor devices including a lower semiconductor package, an upper semiconductor package on the lower semiconductor package, and a connection pattern between the lower semiconductor package and the upper semiconductor package
CN112670278B (zh) 一种芯片封装结构及芯片封装方法
TWI728936B (zh) 電子封裝件及其製法
US12040304B2 (en) Semiconductor package and method of fabricating the same
KR20170027391A (ko) 복수의 칩들이 내장된 반도체 패키지 및 그의 제조방법
TW579560B (en) Semiconductor device and its manufacturing method
US20230395571A1 (en) Electronic package and manufacturing method thereof
TWI778249B (zh) 半導體封裝系統
KR20200090093A (ko) 반도체 모듈
KR102654893B1 (ko) 반도체 패키지 시스템
KR102607109B1 (ko) 반도체 패키지 시스템
TWI435667B (zh) 印刷電路板組件
KR101096440B1 (ko) 듀얼 다이 패키지
CN217507324U (zh) 半导体封装装置
CN221783207U (zh) 一种芯片封装结构及电子设备
KR20150140977A (ko) 반도체 패키지 장치 및 그 제조방법
TW202249229A (zh) 電子封裝件及其製法
CN104392979A (zh) 芯片堆叠封装结构
CN117393534A (zh) 一种芯片封装结构及电子设备
KR20060133805A (ko) 칩 스택 패키지

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant