CN103227164A - 半导体封装构造及其制造方法 - Google Patents

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赵兴华
翁肇甫
谢慧英
陈志松
刘昭源
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Abstract

本发明公开一种半导体封装构造及其制造方法，所述封装构造包含一硬板结构、一软板结构、一晶片及一封装胶体，所述软板结构具有不小于所述硬板结构的可挠性。通过所述硬板结构与软板结构的组合，使所述软板结构的重分布层直接电性连接所述硬板结构的线路层，不仅可缩短所述晶片与另一上方晶片元件之间的导电路径，而且电路布线设计(例如接垫位置)相对不会受到所述晶片位置的局限，所述硬板结构与软板结构的电性连接方式可缩小电路之间的间距，并有效扩充I/O的数量。

Description

半导体封装构造及其制造方法
技术领域
本发明是有关于一种封装构造及其制造方法，特别是有关于一种半导体封装构造及其制造方法。
背景技术
现今，随着如携带式个人电脑、智慧手机及数码相机等电子装置，微小化、多功能化及高性能化，半导体装置必须设计的更小且功能更多，因而使半导体封装构造(semiconductor package)在许多电子装置的使用上越来越普遍。例如，堆迭式封装构造(Package on Package，PoP)是一种很典型的立体式封装构造，将两个独立封装完成的封装体，加以堆迭形成单一封装构造，用以增加单一封装构造的电性功能，并节省印刷电路基板上进行表面粘着技术(SMT)时的使用空间。
然而，所述封装构造在实际使用上仍具有下述问题，由于所述堆迭式封装构造的上封装构造的上基板及下封装构造的下基板的电路层需要通过锡球及/或仲介层(interposer)等元件进行电性连接，导致其上晶片及下晶片之间的导电路径较长；而且，所述上基板的电路需扇出到上晶片的周围设置接垫，及下基板的电路也需由周围的接垫再扇入到下晶片位置，因此使得所述电路层的布线设计会受到局限；另外，所述上基板及下基板的电路层是利用金属球或仲介层电性连接，由于所述电路层的数个导电通孔需配合金属球或仲介层的尺寸而形成较大的接垫间距，因而亦无法有效扩充I/O的数量(例如：FinePitch细间距0.5mm至0.4mm，I/O>1200)。
故，有必要提供一种半导体封装构造及其制造方法，以解决现有技术所存在的问题。
发明内容
有鉴于此，本发明提供一种半导体封装构造及其制造方法，以解决现有技术所存在的堆迭封装问题。
本发明的主要目的在于提供一种半导体封装构造，其可以缩短上、下封装构造两晶片之间的导电路径。
本发明的次要目的在于提供一种半导体封装构造的制造方法，其硬板结构与软板结构的电性连接方式可缩小电路之间的间距及接垫的间距，并有效扩充I/O数量。
本发明的次要目的在于提供一种半导体封装构造的制造方法，其硬板结构与软板结构的电路布线设计(例如接垫位置)相对不会受到晶片位置的局限。
为达成本发明的前述目的，本发明一实施例提供一种半导体封装构造，其中所述半导体封装构造包含一硬板结构、一软板结构、一晶片及一封装胶体。所述硬板结构包含一第一硬板表面、一第二硬板表面、一容置槽、数个线路层及数个接垫，所述第二硬板表面相反于所述第一硬板表面，所述容置槽由所述第一硬板表面贯穿至第二硬板表面，所述线路层形成在所述第一及第二硬板表面之间，所述接垫设置在所述第一硬板表面且电性连接所述线路层。所述软板结构具有不小于所述硬板结构的可挠性，所述软板结构包含一第一软板表面、一第二软板表面、至少一重分布层及数个垂直导通孔，所述第一软板表面贴附在所述第二硬板表面，所述第二软板表面相反于所述第一软板表面，所述重分布层形成在所述第一及第二软板表面之间且电性连接所述硬板结构的线路层，所述垂直导通孔形成在所述第一及第二软板表面之间且对位于所述容置槽。所述晶片设置在所述容置槽中并电性连接所述垂直导通孔。所述封装胶体填充于所述容置槽且包覆所述晶片。
另外，本发明另一实施例提供另一种半导体封装构造的制造方法，其中所述制造方法包含步骤：提供一暂时性保护膜；在所述暂时性保护膜上形成一硬板结构，其包含：一第一硬板表面，贴附于所述暂时性保护膜；一第二硬板表面，相反于所述第一硬板表面；一容置槽，由所述第一硬板表面贯穿至第二硬板表面；及数个线路层，形成在所述第一及第二硬板表面之间；在所述容置槽中填充一剥离层，其包含：一第一刻胶表面，贴附于所述暂时性保护膜；及一第二刻胶表面，相反于所述第一刻胶表面且齐平于所述第二硬板表面；在所述第二刻胶表面及第二硬板表面形成一软板结构，其具有不小于所述硬板结构的可挠性，且包含：一第一软板表面，贴附在所述第二刻胶表面及第二硬板表面；一第二软板表面，相反于所述第一软板表面；至少一重分布层，形成在所述第一及第二软板表面之间且电性连接所述硬板结构的线路层；及数个垂直导通孔，形成在所述第一及第二软板表面之间且对位于所述容置槽；移除所述剥离层及暂时性保护膜；将一晶片设置在所述容置槽中，并电性连接所述垂直导通孔；及在所述容置槽填充一封装胶体且包覆所述晶片。
再者，本发明又一实施例提供另一种半导体封装构造的制造方法，其中所述制造方法包含步骤：提供一暂时性保护膜；在所述暂时性保护膜上形成一硬板结构，其包含：一第一硬板表面；一第二硬板表面，相反于所述第一硬板表面且贴附于所述暂时性保护膜；一容置槽，由所述第一硬板表面贯穿至第二硬板表面；及数个线路层，形成在所述第一及第二硬板表面之间；将一晶片设置在所述容置槽中的暂时性保护膜上；在所述容置槽填充一封装胶体且包覆所述晶片；移除所述暂时性保护膜，裸露出所述晶片的数个焊垫；及在所述第二硬板表面及封装胶体上形成一软板结构，其具有不小于所述硬板结构的可挠性，且包含：一第一软板表面，贴附在所述第二硬板表面；一第二软板表面，相反于所述第一软板表面；至少一重分布层，形成在所述第一及第二软板表面之间且电性连接所述硬板结构的线路层；及数个垂直导通孔，形成在所述第一及第二软板表面之间、对位于所述容置槽且电性连接所述晶片的焊垫。
接着，本发明再一实施例提供另一种半导体封装构造的制造方法，其中所述制造方法包含步骤：形成一硬板结构，其包含：一第一硬板表面；一第二硬板表面，相反于所述第一硬板表面；及数个线路层，形成在所述第一及第二硬板表面之间；将一离型层形成在部分所述第二硬板表面；在所述第二硬板表面及离型层上形成一软板结构，其具有不小于所述硬板结构的可挠性，且包含：一第一软板表面，贴附在所述第二硬板表面；一第二软板表面，相反于所述第一软板表面；至少一重分布层，形成在所述第一及第二软板表面之间且电性连接所述硬板结构的线路层；及数个垂直导通孔，形成在所述第一及第二软板表面之间；沿着所述离型层周边切割所述硬板结构；移除部分所述硬板结构层，以暴露部分所述离型层的表面；移除所述离型层，以形成一容置槽，由所述第一硬板表面贯穿至第二硬板表面；将一晶片设置在所述容置槽中，并电性连接所述垂直导通孔；及在所述容置槽填充一封装胶体且包覆所述晶片。
如上所述，通过所述硬板结构与软板结构的组合，使所述软板结构的重分布层直接电性连接所述硬板结构的线路层，不仅可缩短所述晶片与另一上方晶片元件之间的导电路径，而且电路布线设计(例如接垫位置)相对不会受到所述晶片位置的局限，再者，所述硬板结构与软板结构的电性连接方式可缩小电路之间的间距及接垫的间距，并可有效扩充I/O的数量。
附图说明
图1是本发明一实施例半导体封装构造的示意图。
图2是本发明另一实施例半导体封装构造的示意图。
图3是本发明又一实施例半导体封装构造的示意图。
图4是本发明再一实施例半导体封装构造的示意图。
图5A至5C是本发明图1实施例半导体封装构造的制造方法的示意图。
图6A至6C是本发明图1实施例半导体封装构造的另一制造方法的示意图。
图7A至7E是本发明图1实施例半导体封装构造的又一制造方法的示意图。
具体实施方式
以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。再者，本发明所提到的方向用语，例如上、下、顶、底、前、后、左、右、内、外、侧面、周围、中央、水准、横向、垂直、纵向、轴向、径向、最上层或最下层等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。
请参照图1所示，本发明一实施例的半导体封装构造100主要包含一硬板结构1、一软板结构2、一晶片4及一封装胶体5。其中所述硬板结构1是利用玻璃纤维、环氧树脂及绝缘颗粒(如氧化铝或二氧化硅)制成绝缘层，再以铜箔图案化制成电路层，并由1至阵列的绝缘层及电路层交替堆迭而形成硬质(rigid)电路堆迭结构；所述软板结构2则为软式印刷电路板(Flexible PrintCircuit,FPC)，可由至少1组的介电层及重分布层所交替堆迭而制成，其例如是由1至3组的可挠式铜箔基板及可挠式绝缘基材(如epoxy或polyimide)所交替堆迭而制成的可挠式电路堆迭结构。本发明将于下文详细说明各实施例上述各元件的细部构造、组装关系及其运作原理。
请参照图1所示，所述硬板结构1包含一第一硬板表面11、一第二硬板表面12、一容置槽13、数个线路层14及数个接垫15，其中所述第二硬板表面12相反于所述第一硬板表面11，所述容置槽13由所述第一硬板表面11贯穿至第二硬板表面12，根据本发明一实施例，所述容置槽13位于硬板结构的中间，所述线路层14是利用曝光、显影及蚀刻等图案化工序形成在所述第一及第二硬板表面11、12上或两者之间；所述接垫15是设置在所述第一硬板表面11上的所述线路层14的一部份，且可通过导通孔(via)电性连接其他所述线路层14，所述接垫15可用以结合金属球或金属柱状物，例如为锡球16。
请再参照图1所示，所述软板结构2具有不小于所述硬板结构1的可挠性，根据本发明另一实施例，所述软板结构2具有小于所述硬板结构1的厚度及大于所述硬板结构1的可挠性。所述软板结构2包含一第一软板表面21、一第二软板表面22、至少一重分布层23及数个垂直导通孔24，所述第一软板表面21贴附在所述第二硬板表面12，所述第二软板表面22相反于所述第一软板表面21，所述重分布层23为可挠式铜箔基板(Flexible Copper CladLaminate，FCCL)，经过蚀刻等工序形成在所述第一及第二软板表面21、22上或两者之间，所述重分布层23电性连接所述硬板结构1的线路层14，且所述垂直导通孔24形成在所述第一及第二软板表面21、22之间且对位于所述容置槽13，所述垂直导通孔24的两端则裸露在所述第一及第二软板表面21、22上作为接垫。在本实施例中，所述软板结构2包含交替堆迭的1至3组的介电层(未标示)及所述重分布层23。每一组所述介电层及重分布层23的厚度可为5微米以上，根据本发明一实施例，所述介电层及重分布层23的厚度为10微米至20微米。另外，所述第二软板表面22上的重分布层23也可以选择设计成至少一天线图案或电磁遮蔽图案62，所述天线图案或电磁遮蔽图案62电性连接至所述重分布层23。
请参照图1所示，所述晶片4设置在所述容置槽13中，并且其有源表面(上表面)的数个焊垫41通过数个焊球或导电凸块可电性连接所述垂直导通孔24的下端(即接垫)。所述封装胶体5为环氧树脂及绝缘颗粒(如氧化铝或二氧化硅)的混合物，填充于所述容置槽13且包覆所述晶片4，以保护所述晶片4的焊线及表面电路。在本实施例中，所述半导体封装构造100还包含一晶片元件61(或二个以上)，设置在所述第二软板表面22上方且电性连接所述垂直导通孔24的上端(即接垫)，其中所述晶片4可以为逻辑晶片(Logic Die)，所述晶片元件61例如为记忆体晶片(Memory Die)。所述半导体封装构造100与所述晶片元件61可以共同组成类似堆迭式封装构造(Package on Package，PoP)的系统封装构造(System in Package，SIP)。
如上所述，通过所述硬板结构1与软板结构2组合成的复合基板，软板结构2可具有较高的线路密度，可同时提供晶片4与晶片元件61之间讯号的传递(垂直导通孔24)以及晶片4与晶片组件61与透过硬板结构与外界的讯号传递(重分布层23)，缩小电路之间的间距及接垫的间距，并可有效扩充I/O的数量；且可在较小的厚度下提供所需的线路层数，因此可减少封装结构的整体厚度；且可缩短所述晶片4与晶片元件61之间的导电路径(垂直导通孔24)；硬板结构的部分可有效提供封装结构所需的机械性质。而且电路布线设计(例如所述垂直导通孔24及其形成的接垫位置)相对也较不会受到所述晶片4位置的局限。
请参照图2所示，本发明另一实施例的半导体封装构造100相似于本发明图1实施例，并大致沿用相同元件名称及图号，但本实施例的差异特征在于：所述半导体封装构造100上方还包含一封装元件61‘(或二个以上)，设置在所述第二软板表面22且电性连接所述垂直导通孔24的上端。所述封装组件61‘包含一基板611、一内晶片612及一封胶613，所述内晶片612可通过所述基板611与所述垂直导通孔24电性连接，所述封胶613包覆所述内晶片612。因此，不但可缩短下方的晶片4与上方的内晶片612之间的导电路径及缩小电路之间的间距，并且可电性连接封装元件，提高其应用范围。
请参照图3所示，本发明又一实施例的半导体封装构造100相似于本发明图1实施例，并大致沿用相同元件名称及图号，但本实施例的差异特征在于：所述半导体封装构造100还包含至少一无源元件63，设置在所述第二软板表面22，且电性连接所述第二软板表面22上的重分布层23所形成的数个接垫。因此，不但可缩短所述晶片4与晶片元件61之间的导电路径且缩小电路之间的间距，并可增加电子元件的布设。
请参照图4所示，本发明再一实施例的半导体封装构造100相似于本发明图1实施例，并大致沿用相同元件名称及图号，但本实施例的差异特征在于：所述半导体封装构造还包含至少一散热装置64，设置在所述第二软板表面22上，所述散热装置64可为鳍片、散热板、胶体等散热元件。因此，不但可缩短所述晶片4与晶片元件61之间的导电路径且缩小电路之间的间距，并可提高整体基板(即所述硬板结构1与软板结构2组合成的复合基板)散热的效能。
请参照图5A至图5C并配合图1，其显示依照本发明的图1实施例的半导体封装构造100的一种制造流程图，其中所述制造方法包含以下步骤：
如图5A所示，首先提供一临时性的暂时性保护膜71，并且在所述暂时性保护膜71上放置一硬板结构1，所述硬板结构1包含一第一硬板表面11、一第二硬板表面12、一容置槽13及数个线路层14，其中所述第二硬板表面12相反于所述第一硬板表面11，所述容置槽13是通过冲压等工艺预先形成的并由所述第一硬板表面11贯穿至第二硬板表面12，所述线路层14利用曝光、显影及蚀刻等图案化工序形成在所述第一及第二硬板表面11、12上或两者之间。接着，在所述容置槽13中填充一剥离层72，上述剥离层的材料例如但不限为光刻胶(photoresist)，所述剥离层72包含一第一剥离层表面721及一第二剥离层表面722，所述第一剥离层表面721贴附于所述暂时性保护膜71，所述第二剥离层表面722相反于所述第一剥离层表面721且齐平于所述第二硬板表面12。
如图5B所示，在所述第二剥离层表面722及第二硬板表面12上形成一软板结构2，其具有不小于所述硬板结构的可挠性，所述软板结构2具有小于所述硬板结构1的厚度及大于所述硬板结构1的可挠性。所述软板结构2包含一第一软板表面21、一第二软板表面22、至少一重分布层23及数个垂直导通孔24，所述第一软板表面21贴附在所述第二硬板表面12，所述第二软板表面22相反于所述第一软板表面21，所述重分布层23为可挠式铜箔基板(Flexible Copper Clad Laminate，FCCL)，经过蚀刻等工序形成在所述第一及第二软板表面21、22上或两者之间，所述重分布层23电性连接所述硬板结构1的线路层14，且所述垂直导通孔24形成在所述第一及第二软板表面21、22之间且对位于所述容置槽13。
如图5C所示，移除所述剥离层72及暂时性保护膜71，并将一晶片4设置在所述容置槽13中，所述晶片4的数个焊垫41电性连接所述垂直导通孔24的下端，再填充一底部填充胶(未绘示)至所述晶片4与垂直导通孔24之间，其中也可以先将所述底部填充胶涂附在第一软板表面21接着再放置所述晶片4，或者省略底部填充胶。最后，在所述容置槽13填充一封装胶体5且包覆所述晶片4，即可制成本发明半导体封装构造100。接着，可如图1所示，将一晶片元件61设置在所述第二软板表面22且电性连接所述垂直导通孔24的上端，以共同组成类似堆迭式封装构造(Package on Package，PoP)的系统封装构造(System in Package，SIP)。由于晶片4是在硬板结构1的线路层14完成之后再进行埋设，因此可视为一种晶片后埋入(Chip-last Embedded)封装技术，本发明的晶片4可在硬板结构1的线路层14测试无误后再进行埋设，故可以确保产品良率、降低不良品报废成本。
请参照图6A至图6C，其显示依照本发明的图1实施例的半导体封装构造100的另一制造流程图。其制造方法差如以下步骤：
如图6A所示，首先提供一临时性的暂时性保护膜71，并且在所述暂时性保护膜71上放置一硬板结构1，所述硬板结构1包含一第一硬板表面11、一第二硬板表面12、一容置槽13及数个线路层14，其中所述第二硬板表面12相反于所述第一硬板表面11，所述容置槽13是通过冲压等工艺预先形成的并由所述第一硬板表面11贯穿至第二硬板表面12，所述线路层14利用曝光、显影及蚀刻等图案化工序形成在所述第一及第二硬板表面11、12上或两者之间，接着将一晶片4设置在所述容置槽13中的暂时性保护膜71上。
如图6B所示，接着在所述容置槽13填充一封装胶体5，且所述封装胶体5包覆所述晶片4，所述晶片4具有数个焊垫41，所述焊垫41贴附在所述暂时性保护膜71上。
如图6C所示，移除所述暂时性保护膜71，裸露出所述晶片4的数个焊垫41，接着，在所述第二硬板表面12及封装胶体5上形成一软板结构2，所述软板结构2包含一第一软板表面21、一第二软板表面22、至少一重分布层23及数个垂直导通孔24，所述第一软板表面21贴附在所述第二硬板表面12，所述第二软板表面22相反于所述第一软板表面21，所述重分布层23为可挠式铜箔基板(Flexible Copper Clad Laminate，FCCL)，经过蚀刻等工序形成在所述第一及第二软板表面21、22上或两者之间，所述重分布层23电性连接所述硬板结构1的线路层14，且所述垂直导通孔24形成在所述第一及第二软板表面21、22之间且对位于所述容置槽13并电性连接所述晶片4的焊垫41，而所述焊垫41也可设计为电性连接所述重分布层23，即可制成本发明半导体封装构造100。
最后，再将如图1的晶片组件61、图2的封装组件61‘、图3的无源组件63及/或图4的散热装置64设置在第二软板表面22上，以制成本发明的系统封装构造(System in Package，SIP)。
如上所述，同样通过所述硬板结构1与软板结构2的组合，缩短上、下封装构造两晶片之间的导电路径及缩小电路之间的间距及接垫的间距，而且可有效缩短时间，提高系统封装构造产品的制作效率。
请参照图7A至图7E，其显示依照本发明的图1实施例的半导体封装构造100的另一制造流程图。其制造方法差如以下步骤：
如图7A所示，首先提供一硬板结构1，所述硬板结构1包含一第一硬板表面11、一第二硬板表面12及数个线路层14，其中所述第二硬板表面12相反于所述第一硬板表面11，所述线路层14利用曝光、显影及蚀刻等图案化工序形成在所述第一及第二硬板表面11、12上或两者之间。
如图7B所示，将一离型层73(release layer)形成在部分所述第二硬板表面12，如所述第二硬板表面12的中间，形成方法例如涂覆离型胶或贴合一离型膜。
如图7C所示，在所述第二硬板表面12及离型层73上形成一软板结构2，所述软板结构2具有小于所述硬板结构1的厚度及大于所述硬板结构1的可挠性，所述软板结构2包含一第一软板表面21、一第二软板表面22、至少一重分布层23及数个垂直导通孔24，所述第二软板表面22相反于所述第一软板表面21，所述重分布层23形成在所述第一及第二软板表面21、22之间，所述垂直导通孔24形成在所述第一及第二软板表面21、22之间，且所述离型层73位于所述垂直导通孔24下方。
如图7D所示，将所述硬板结构1及软板结构2上下倒置，并沿着所述离型层73周边切割(Laser Cutting)所述硬板结构1，接着移除所述垂直导通孔24上方切割后的所述硬板结构1，以暴露部分所述离型层73的表面，接着再移除离型层73，以形成如图7E所示的一容置槽13，所述容置槽13由所述第一硬板表面11贯穿至第二硬板表面12。
之后同图5C所示，将一晶片4设置在所述容置槽13中，所述晶片4的数个焊垫41电性连接所述垂直导通孔24的下端，再填充一底部填充胶(未绘示)至所述晶片4与垂直导通孔24之间，其中也可以先将所述底部填充胶涂附在第一软板表面21接着再放置所述晶片4，或者省略底部填充胶。最后，在所述容置槽13填充一封装胶体5且包覆所述晶片4，即可制成本发明半导体封装构造100。由于晶片4是在硬板结构1的线路层14完成之后再进行埋设，因此可视为一种晶片后埋入(Chip-last Embedded)封装技术，本发明的晶片4可在硬板结构1的线路层14测试无误后再进行埋设，故可以确保产品良率、降低不良品报废成本。
最后，如图1所示，将一晶片4设置在所述容置槽13中，并电性连接所述垂直导通孔24。接着，在所述容置槽13填充一封装胶体5且包覆所述晶片4，即可制成本发明半导体封装构造100。或是再将如图1的晶片组件61、图2的封装组件61‘、图3的无源组件63及/或图4的散热装置64设置在第二软板表面22上，以制成本发明的系统封装构造(System in Package，SIP)。
本发明已由上述相关实施例加以描述，然而上述实施例仅为实施本发明的范例。必需指出的是，已公开的实施例并未限制本发明的范围。相反地，包含于权利要求书的精神及范围的修改及均等设置均包括于本发明的范围内。

Claims (13)

1.一种半导体封装构造，其特征在于：所述半导体封装构造包含︰
一硬板结构，其包含：一第一硬板表面；一第二硬板表面，相反于所述第一硬板表面；一容置槽，由所述第一硬板表面贯穿至第二硬板表面；数个线路层，形成在所述第一及第二硬板表面之间；及数个接垫，设置在所述第一硬板表面且电性连接所述线路层；
一软板结构，其具有不小于所述硬板结构的可挠性，且包含：一第一软板表面，贴附在所述第二硬板表面；一第二软板表面，相反于所述第一软板表面；至少一重分布层，形成在所述第一及第二软板表面之间且电性连接所述硬板结构的线路层；及数个垂直导通孔，形成在所述第一及第二软板表面之间且对位于所述容置槽；
一晶片，设置在所述容置槽中，并电性连接所述垂直导通孔；及
一封装胶体，填充于所述容置槽且包覆所述晶片。
2.如权利要求1所述的半导体封装构造，其特征在于：所述半导体封装构造还包含至少一晶片元件或至少一封装元件，设置在所述第二软板表面且电性连接所述垂直导通孔。
3.如权利要求2所述的半导体封装构造，其特征在于：所述半导体封装构造还包含至少一散热装置，设置在所述第二软板表面，且位于上述晶片元件或上述封装元件的周边。
4.如权利要求1所述的半导体封装构造，其特征在于：所述第二软板表面具有至少一天线图案或电磁遮蔽图案，电性连接至所述重分布层。
5.如权利要求1所述的半导体封装构造，其特征在于：所述半导体封装构造还包含至少一无源元件，设置在所述第二软板表面，且电性连接所述重分布层。
6.如权利要求1所述的半导体封装构造，其特征在于：所述软板结构包含交替堆迭的至少1组的介电层及所述重分布层。
7.如权利要求6所述的半导体封装构造，其特征在于：每一组所述介电层及重分布层的厚度为5微米以上。
8.一种半导体封装构造的制造方法，其特征在于：所述制造方法包含步骤：提供一暂时性保护膜；
在所述暂时性保护膜上形成一硬板结构，其包含：一第一硬板表面，贴附于所述暂时性保护膜；一第二硬板表面，相反于所述第一硬板表面；一容置槽，由所述第一硬板表面贯穿至第二硬板表面；及数个线路层，形成在所述第一及第二硬板表面之间；
在所述容置槽中填充一剥离层，其包含：一第一剥离层表面，贴附于所述暂时性保护膜；及一第二剥离层表面，相反于所述第一剥离层表面且齐平于所述第二硬板表面；
在所述第二剥离层表面及第二硬板表面形成一软板结构，其具有不小于所述硬板结构的可挠性，且包含：一第一软板表面，贴附在所述第二剥离层表面及第二硬板表面；一第二软板表面，相反于所述第一软板表面；至少一重分布层，形成在所述第一及第二软板表面之间且电性连接所述硬板结构的线路层；及数个垂直导通孔，形成在所述第一及第二软板表面之间且对位于所述容置槽；
移除所述剥离层及暂时性保护膜；
将一晶片设置在所述容置槽中，并电性连接所述垂直导通孔；及
在所述容置槽填充一封装胶体且包覆所述晶片。
9.一种半导体封装构造的制造方法，其特征在于：所述制造方法包含步骤：形成一硬板结构，其包含：一第一硬板表面；一第二硬板表面，相反于所述第一硬板表面；及数个线路层，形成在所述第一及第二硬板表面之间；将一离型层形成在部分所述第二硬板表面；
在所述第二硬板表面及离型层上形成一软板结构，其具有不小于所述硬板结构的可挠性，且包含：一第一软板表面，贴附在所述第二硬板表面；一第二软板表面，相反于所述第一软板表面；至少一重分布层，形成在所述第一及第二软板表面之间且电性连接所述硬板结构的线路层；及数个垂直导通孔，形成在所述第一及第二软板表面之间；
沿着所述离型层周边切割所述硬板结构；
移除部分所述硬板结构层，以暴露部分所述离型层的表面；
移除所述离型层，以形成一容置槽，由所述第一硬板表面贯穿至第二硬板表面；
将一晶片设置在所述容置槽中，并电性连接所述垂直导通孔；及
在所述容置槽填充一封装胶体且包覆所述晶片。
10.一种半导体封装构造的制造方法，其特征在于：所述制造方法包含步骤：
提供一暂时性保护膜；
在所述暂时性保护膜上形成一硬板结构，其包含：一第一硬板表面；一第二硬板表面，相反于所述第一硬板表面且贴附于所述暂时性保护膜；一容置槽，由所述第一硬板表面贯穿至第二硬板表面；及数个线路层，形成在所述第一及第二硬板表面之间；
将一晶片设置在所述容置槽中的暂时性保护膜上；
在所述容置槽填充一封装胶体且包覆所述晶片；
移除所述暂时性保护膜，裸露出所述晶片的数个焊垫；及
在所述第二硬板表面及封装胶体上形成一软板结构，其具有不小于所述硬板结构的可挠性，且包含：一第一软板表面，贴附在所述第二硬板表面；一第二软板表面，相反于所述第一软板表面；至少一重分布层，形成在所述第一及第二软板表面之间且电性连接所述硬板结构的线路层；及数个垂直导通孔，形成在所述第一及第二软板表面之间、对位于所述容置槽且电性连接所述晶片的焊垫。
11.如权利要求8至10中任一权利要求所述的制造方法，其特征在于：所述半导体封装构造还包含一晶片元件或一封装元件，设置在所述第二软板表面且电性连接所述垂直导通孔。
12.如权利要求8至10中任一权利要求所述的制造方法，其特征在于：所述软板结构包含交替堆迭的至少1组的介电层及所述重分布层。
13.如权利要求12所述的制造方法，其特征在于：每一组所述介电层及重分布层的厚度为5微米以上。
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