CN101847590B - 多叠层多芯片封装在柔性电路基板上的方法及封装芯片组 - Google Patents

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Abstract

一种采用Flexible ultra-thin chip package(FUTCP)柔性载体超薄芯片三维封装的多叠层多芯片封装在柔性电路基板上的方法及封装芯片组，是将两个封装芯片邦定于中间层(底部)柔性线路端子上，将上层(顶部)柔性线路端子邦定对称相同位置的两个封装芯片，用ACAF互连，芯片与芯片堆叠用NCP(不导电浆)互连封装，芯片堆叠组件封装采用高频LCP(液晶聚合物)芯片键合多层芯片同时固化。封装时把上层(顶部)柔性线路连接每个封装芯片的边缘弯曲连接中间层(底部)两个封装芯片形成堆叠层，四个芯片封装在柔性电路基板上。

Description

多叠层多芯片封装在柔性电路基板上的方法及封装芯片组
技术领域
本发明涉及多叠层多芯片封装，多个芯片堆叠在柔性电路基板上，集成为封装芯片组。具体地说，是一个芯片堆叠在另一个之上，将高密度的数字逻辑器件集成封装在中部，又在顶部各自堆叠一块大容量的存储器，通过柔性线路进行导电连接。
技术背景
柔性载体超薄芯片三维封装(FUTCP，Flexible ultra-thin chip package)又称柔性三维电子封装技术、立体电子封装技术，是在X-Y平面二维封装（简称COF封装）的基础上，向三维方向（Z轴）发展的高密度电子封装技术，具有更小的封装体积、重量、延迟、噪声和功耗，更高的速度和互连效率。
此技术把芯片堆叠在柔性电路基板上，它利用膜技术、微互连技术，将集成电路、半导体器件及其它构成要素，在框架或柔性基板上布置、固定及连接，引出引线端子并通过封装绝缘材料封装固定，构成整体立体结构。它具有为半导体芯片提供机械支撑和环境保护、接通半导体芯片的互连通路、提供信号的输入和输出通路、提供热通路、散逸半导体芯片产生的热等功能，具有高密度（体积小、重量轻）、高性能（性能优、功能多、成本低、高可靠性）等优势，制作周期短，制作灵活，多布线互连，极大减少焊接点，可实现垂直互连技术和组件互连技术，能大规模工业化生产。
在美国专利US6576992中，芯片堆叠集成电路封装使用FBGA（Fine-Pitch Ball GridArray：细间距球栅阵列封装，或称CSP）技术，因该专利中在芯片封装时将电路基板直接折叠，从而容易使基板导线及封装受损，导线信号在不同芯片间连接的时间差别使信号间相互干扰而影响质量。在US6225688中，由于柔性基板尺寸热膨胀系数（CTE）值差较大，变形量从而增大，引起折叠部份封装位置与安装点不对应，导致尺寸芯片封装无法满足要求。
根据US6576992和US6225688提出的这种模块设计封装，如果封装有两个以上的芯片或堆叠四个芯片在一个柔性电路基板上，情况会更糟，也无法将尺寸芯片堆叠在另一个尺寸芯片上，无法应用球栅阵列封装技术（FBGA）和芯片尺寸封装技术（FCSP）于柔性电路基板的应用与开发上。
发明内容
本发明的目的是提出一种多叠层多芯片封装在柔性电路基板上的方法及封装芯片组，实现多叠层多芯片封装。
为此，本发明的多叠层多芯片封装在多层封装电路基板上的方法的其特征是：将一个逻辑芯片堆叠在另一个之上，形成中间层两个相同芯片堆叠；再在上层将一个大容量存储芯片堆叠在另一个之上形成顶部两个芯片堆叠于内核部芯片上，使上层和中间层以柔性线路端子连接对称相同位置，四个封装芯片堆叠成为封装体进行导电连接，形成堆叠层；其中中间层采用ACAF连接，上层、下层与中间层之间采用NCP连接。
本实施例堆叠层多芯片封装柔性电路基板具有高介电性能结构，四个封装芯片堆叠成为封装体进行导电连接，形成堆叠层，四个芯片封装在柔性电路基板上，总厚度可控制在1.20mm以内，实现了球栅阵列封装技术（FBGA）和芯片尺寸封装技术（FCSP）封装制造。
附图说明
图1是本发明实施例具有多个封装芯片组示意图。
图2是图1中一个芯片组放大示意图。
具体实施方式
本发明实施例的将多叠层多芯片封装集成在一个多层封装电路基板上的方法及用该方法制作成的封装体，其封装电路基板线距线宽小于20微米，将一个逻辑芯片堆叠在另一个之上，形成中间层（内核部）两个相同芯片堆叠，上层（顶部）将一个大容量存储芯片堆叠在另一个之上形成顶部两个芯片堆叠于内核部芯片上，使上层和中间层以柔性线路端子连接对称相同位置，四个封装芯片堆叠成为封装体进行导电连接，形成堆叠层，四个芯片封装在柔性电路基板上，总厚度为1.20mm以内，实现球栅阵列封装技术（FBGA）和芯片尺寸封装技术（FCSP）封装制造。
本例多层柔性线路基板焊盘相应凸点排列成矩阵，引线凸点排列在封装之内，在柔性线路基板上高密度封装排列，上层柔性线路基板两个封装芯片与中间层两个封装芯片通过在封装芯片的边缘引出导线基板而弯曲连接。
本实施例上层下层两个芯片封装都是一个芯片堆叠在另一个之上，表示为芯片级封装（FCSP），即柔性芯片尺寸封装技术，本实施例是将上层下层每个封装都连接到柔性电路基板上，图形线焊盘凸点与接触件都连接柔性线路基板，借助电路图线使电信号从芯片中通过导电性线路基板通孔传送到两层封装芯片，所以称为精细脚距球栅矩阵FBGA封装。
本实施例所述上层（顶部）和下层（底部）两个芯片封装在柔性电路基板上按相同取向排列上下层，每个封装的下部都面向柔性电路基板，板面线宽线距均匀性大于98%实际线宽线距，偏差小于±5%，使传输信号得到规定范围时间内信号强度分布而提供足够信号解析时间。
本实施例中间层芯片是由先上后下在柔性电路基板上相向排列，由各向异性导电胶膜（Anisotropic Conductive Adhesive Film，缩略词为ACAF）来将芯片邦定，ACAF结构是多层式，导电粒子直径2μm-3μm,芯片与基板接触面含有热塑性粘胶剂层，固化温度在140℃以下，下面芯片封装是倒装取向，其上表面直接连接到隐藏在柔性电路后面的接触件矩阵，和柔性基板上表面的导电图形焊点采用ACAF连接，从结构上本实施例有着好机械稳定性。
本实施例上层芯片与芯片与下层芯片与芯片双重堆叠芯片封装，它有两对芯片封装，相对取向，是通过NCP（不导电浆）连接，彼此呈镜像。四个芯片堆叠，每一面都有两个柔性电路，每个一个柔性电路有两个电接触矩阵，接触矩阵连接焊点与柔性电路基板相连接，第一柔性电路围绕第二集成电路芯片封装的边缘弯曲，而第二柔性电路围绕着第一集成电路芯片弯曲封装，第二集成电路芯片封装、第四集成电路芯片封装的边缘弯曲连接。
本实施例堆叠层多芯片封装柔性电路基板具有高介电性能结构，体积电阻1×1012Ωcm以下，介电强度138（3500）KV/cm（V/mll）,它的面积大于单个微电器件或芯片，微电子器件安装在柔性电路基板上，也可以将各种微电子器件一个在另一个之上进行堆叠，接点在堆叠的底部，微电子元件组成可以是一个或多个微电子组件，堆叠组件，无源元件或这些元件组合。本实施例微电子元件则通过液晶聚合物LCP连接柔性电路基板。
本实施例之所以采用液晶聚合物LCP连接材料，是因为其具有高频性、导电性，它由绝缘层和导电层组成，它在电导通电阻大的较薄部份变少，导电性膜的导电性变高，而耐折性也增大，平整性也很高，耐温也非常好，在堆叠层芯片封装中成为柔顺胶粘剂作用也能作为浇注保护封装材料。
如图1、2所示，包括第一芯片1、第一NCP连接部2、第一柔性封装基板3、第二芯片4、第二柔性封装基板5、ACAF连接部6、第三芯片7、第三柔性封装基板8、第二NCP连接部9、第四芯片10。
先用ACAF连接部6将第二芯片4和第三芯片7连接于第二柔性封装基板5上，然后分别通过第一NCP连接部2和第二NCP连接部9将第一芯片1和第四芯片10连接于第一柔性封装基板3和第三柔性封装基板8上。之后，，第一芯片1和第二芯片4连接，第三芯片7和第四芯片10连接。

Claims (8)

1.一种多叠层多芯片封装在多层封装电路基板上的方法，其特征是：所述多叠层多芯片封装在多层封装电路基板，包括第一芯片(1)、第一NCP连接部(2)、第一柔性封装基板(3)、第二芯片(4)、第二柔性封装基板(5)、ACAF连接部(6)、第三芯片(7)、第三柔性封装基板(8)、第二NCP连接部(9)、第四芯片(10)；先用ACAF连接部(6)将第二芯片(4)和第三芯片(7)连接于第二柔性封装基板(5)上，然后分别通过第一NCP连接部(2)和第二NCP连接部(9)将第一芯片(1)和第四芯片(10)连接于第一柔性封装基板(3)和第三柔性封装基板(8)上，所述第一芯片(1)和第二芯片(4)连接，所述第三芯片(7)和第四芯片(10)连接；其中NCP表示不导电浆，ACAF表示各向异性导电胶膜。
2.如权利要求1所述的多叠层多芯片封装在多层封装电路基板上的方法，其特征是：所述多层柔性线路基板焊盘相应凸点排列成矩阵，引线凸点排列在封装之内，在柔性线路基板上高密度封装排列，上层柔性线路基板两个封装芯片与中间层两个封装芯片通过在封装芯片的边缘引出导线基板而弯曲连接。
3.如权利要求1或2所述的多叠层多芯片封装在多层封装电路基板上的方法，其特征是：上层下层两个芯片封装都是一个芯片堆叠在另一个之上，表示为芯片级封装，是将上层下层每个封装都连接到柔性电路基板上，图形线焊盘凸点与接触件都连接柔性线路基板，借助电路图线使电信号从芯片中通过导电性线路基板通孔传送到两层封装芯片。
4.如权利要求1或2所述的多叠层多芯片封装在多层封装电路基板上的方法，其特征是：所述上层和下层两个芯片封装在柔性电路基板上按相同取向排列上下层，每个封装的下部都面向柔性电路基板，板面线宽线距均匀性大于98%实际线宽线距，偏差小于±5%。
5.如权利要求1或2所述的多叠层多芯片封装在多层封装电路基板上的方法，其特征是：中间层芯片是由先上后下在柔性电路基板上相向排列，由ACAF功能性异方向导电膜来将芯片邦定，ACAF结构是多层式，导电粒子直径2μm-3μm,芯片与基板接触面含有热塑性粘胶剂层，固化温度在140℃以下，下面芯片封装是倒装取向，其上表面直接连接到隐藏在柔性电路后面的接触件矩阵，和柔性基板上表面的导电图形焊点采用ACAF连接。
6.如权利要求1或2所述的多叠层多芯片封装在多层封装电路基板上的方法，其特征是：本实施例上层芯片与芯片与下层芯片与芯片双重堆叠芯片封装，它有两对芯片封装，相对取向，是通过NCP连接，彼此呈镜像；四个芯片堆叠，每一面都有两个柔性电路，每个一个柔性电路有两个电接触矩阵，接触矩阵连接焊点与柔性电路基板相连接，第一柔性电路围绕第二集成电路芯片封装的边缘弯曲，而第二柔性电路围绕着第一集成电路芯片弯曲封装，第二集成电路芯片封装、第四集成电路芯片封装的边缘弯曲连接。
7.如权利要求1或2所述的多叠层多芯片封装在多层封装电路基板上的方法，其特征是：还将微电子元件则通过液晶聚合物LCP连接柔性电路基板。
8.一种多叠层多芯片封装在多层封装电路基板上的封装芯片组，其特征是：采用如权利要求1至7中任一权利要求所述的方法制作。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8686569B2 (en) * 2010-12-14 2014-04-01 Infineon Technologies Ag Die arrangement and method of forming a die arrangement
KR101226270B1 (ko) * 2010-12-20 2013-01-25 에스케이하이닉스 주식회사 스택 패키지 및 스택 패키지의 칩 선택방법
CN102476414A (zh) * 2011-06-01 2012-05-30 深圳光启高等理工研究院 三维结构超材料的制备方法和三维结构超材料
CN103523739A (zh) * 2013-11-05 2014-01-22 华进半导体封装先导技术研发中心有限公司 环境mems传感器三维柔性基板封装结构及制作方法
US9263421B2 (en) * 2014-02-28 2016-02-16 Infineon Technologies Ag Semiconductor device having multiple chips mounted to a carrier
CN105138175B (zh) * 2015-09-06 2018-01-30 黄石瑞视光电技术股份有限公司 工控触摸屏及其制作方法
CN111029326B (zh) * 2018-10-09 2022-04-26 西安邮电大学 基于lcp工艺的凸点互连结构
US20230158769A1 (en) * 2021-01-25 2023-05-25 Boe Technology Group Co., Ltd. Bearing substrate, binding assembly and binding method thereof
CN114025517B (zh) * 2021-09-24 2024-04-12 上海航天电子通讯设备研究所 一种lcp多层电路板平坦化层压方法及装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7167373B1 (en) * 2004-03-08 2007-01-23 Virtium Technology, Inc. Stacking multiple devices using flexible circuit
CN101226928A (zh) * 2008-02-18 2008-07-23 日月光半导体制造股份有限公司 堆栈式芯片封装结构及其制作方法
CN101378048A (zh) * 2007-08-30 2009-03-04 南茂科技股份有限公司 多芯片堆叠的封装结构
TW200941698A (en) * 2008-03-28 2009-10-01 Shih-Chi Chen Structure of chip package stacked

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7167373B1 (en) * 2004-03-08 2007-01-23 Virtium Technology, Inc. Stacking multiple devices using flexible circuit
CN101378048A (zh) * 2007-08-30 2009-03-04 南茂科技股份有限公司 多芯片堆叠的封装结构
CN101226928A (zh) * 2008-02-18 2008-07-23 日月光半导体制造股份有限公司 堆栈式芯片封装结构及其制作方法
TW200941698A (en) * 2008-03-28 2009-10-01 Shih-Chi Chen Structure of chip package stacked

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