CN110010589B - 堆叠型半导体封装方法及封装结构 - Google Patents

堆叠型半导体封装方法及封装结构 Download PDF

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Abstract

本发明提供一种堆叠型半导体封装方法及封装结构，包括制备若干个封装单元，封装单元包含基板及半导体芯片，基板包含电路及与所述电路相连的若干个导电栓，导电栓具有穿通基板的穿通部以及凸置于基板上的凸起部，半导体芯片与基板的电路连接；将若干个封装单元沿纵向方向依次层叠接合，其中，封装单元中的导电栓对齐接合，以实现相邻封装单元间的电性连接；采用塑封层包覆封装单元，以形成堆叠型半导体封装结构，该封装方法可提高封装的集成密度、堆叠型半导体封装结构的散热效率以及堆叠型半导体封装结构的生产良率。

Description

堆叠型半导体封装方法及封装结构
技术领域
本发明属于半导体制造领域，特别是涉及一种半导体叠层封装方法及封装结构。
背景技术
随着半导体制造技术以及立体封装技术的不断发展，电子器件和电子产品对多功能化和微型化的要求越来越高，同时要求芯片的封装尺寸不断减小。为了实现芯片封装的微型化，逐渐发展出各种不同形式的系统封装(System In Package，SIP)构造，以提高芯片封装的集成度。目前，堆叠型封装(Package On Package，POP)技术逐渐成为技术发展的主流。
堆叠式半导体元件封装是利用垂直堆叠的方式将多个半导体元件封装于同一封装结构中，如此可提升封装密度以使封装体小型化，且可利用立体堆叠的方式缩短半导体元件之间的信号传输的路径长度，以提升半导体元件之间信号传输的速度，并可将不同功能的半导体元件组合于同一封装体中，使封装体实现更多的功能，广泛应用于DRAM、手机、个人数字助理(PAD)、数码相机等领域。
先进封装中，硅通孔技术(Through-silicon via，TSV)有着重大影响，其是穿透基片(特别是硅基片)的垂直电连接技术。TSV几乎可以代替所有封装中的引线键合(Wire-Bonding)的地方，提高所有种类芯片封装的电气性能，包括提高集成度，缩小芯片尺寸，特别是在系统集封装(System-In-Packaging，SIP)，圆片级封装(Wafer-Level Packaging–WLP)以及三维垂直叠层封装(3D Packaging)这些先进封装之中。TSV的制造包括了通孔的制造，绝缘层的沉积，通孔的填充以及后续的化学机械平整化(CMP)和再布线(RDL)等工艺。
传统的堆叠型封装与TSV工艺相关，其通过将凹槽形成于各层半导体元件之中，实现整个封装体的电性导通。该工艺需要直接在每层半导体元件上开口制作TSV，易对芯片造成损伤或是令半导体元件强度降低导致破片，另外封装体的封装密度受限且散热性能较差。
因此有必要研究一种新型的堆叠型半导体封装方法及封装结构，以提高封装体的封装密度、散热性能，同时降低工艺过程中对封装体中芯片的损伤。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种堆叠型半导体封装方法及封装结构，用于解决现有技术中堆叠型封装的封装密度受限、散热性能较差及良率较低的问题。
为实现上述目的及其他相关目的，本发明提供一种堆叠型半导体封装方法，所述封装方法至少包括以下步骤：
S1：制备若干个封装单元，所述封装单元包含基板及半导体芯片，所述基板包含电路及与所述电路相连的若干个导电栓，所述导电栓具有穿通所述基板的穿通部以及凸置于所述基板上的凸起部，所述半导体芯片与所述基板的所述电路连接；
S2：将若干个所述封装单元沿纵向方向依次层叠接合，其中，所述封装单元中的所述导电栓对齐接合，以实现相邻所述封装单元间的电性连接；
S3：采用塑封层包覆所述封装单元，以形成堆叠型半导体封装结构。
优选地，还包括步骤S4：在所述堆叠型半导体封装结构的最底层的所述基板的下表面形成若干个引出焊球，所述引出焊球与所述基板的所述电路连接，以实现所述堆叠型半导体封装结构的球栅阵列封装电性引出。
优选地，步骤S1中，所述导电栓的所述凸起部的顶面不低于所述半导体芯片的顶面。
优选地，步骤S1中，所述半导体芯片覆晶芯片覆晶芯片的底面形成有若干个连接凸块，所述半导体芯片通过所述连接凸块与所述基板的所述电路连接。
优选地，所述导电栓的宽度介于30μm～100μm之间，所述导电栓的所述穿通部的高度介于30μm～100μm之间。
优选地，步骤S1中，形成所述封装单元的方法包括以下步骤：
S11：提供所述基板，所述基板具有相对的上表面和下表面，于所述基板的所述上表面沉积牺牲层；
S12：于所述牺牲层及所述基板中刻蚀出凹槽；
S13：于所述凹槽的侧壁和底部及所述牺牲层上形成阻挡层；
S14：于所述凹槽中及所述牺牲层上填充导电材料层；
S15：自所述基板的所述下表面去除所述基板的下层，以露出所述凹槽内的所述导电材料层；
S16：去除所述牺牲层上的所述导电材料层和所述阻挡层以及所述牺牲层，以形成所述导电栓；
S17：安装所述半导体芯片在所述基板的上表面，并将所述半导体芯片与所述基板的所述电路连接，以形成所述封装单元。
进一步地，步骤S11中，所述牺牲层的材料包括氧化硅(SiO2)，所述牺牲层的厚度介于225μm～250μm之间。
进一步地，步骤S14中，所述导电材料层的材料包含由钨(W)、铜(Cu)、银(Ag)、金(Au)所构成群组的至少一种。
进一步地，步骤S15中，通过化学机械抛光方法去除所述基板的所述下层。
进一步地，步骤S16中，通过湿法刻蚀去除所述牺牲层，其中，所述湿法刻蚀溶液包含氟化氢溶液(HF)。
优选地，步骤S2中，纵向相邻的所述封装单元中的所述导电栓接合的方法包括以下步骤：
S21：纵向预对齐相邻所述导电栓，相邻所述导电栓之间存在间隙；
S22：于相邻所述导电栓的两端通入电流，使所述间隙两端的所述导电栓熔融并填充所述间隙，实现相邻所述导电栓间的融接。
优选地，步骤S2中，纵向相邻的所述封装单元中的所述导电栓接合的方法包括：于相邻所述导电栓的接合面涂覆导电黏胶或金属粉粒，通过所述导电黏胶或金属粉粒实现相邻所述导电栓的接合。
优选地，步骤S2中纵向相邻的所述封装单元中的所述导电栓结合的同时，并将所述封装单元的所述半导体芯片的顶面与相邻所述封装单元的所述基板的下表面相贴合。
本发明还提供一种堆叠型半导体封装结构，包括：
若干个封装单元，每一所述封装单元包含基板及半导体芯片，所述基板包含电路及与所述电路相连的若干个导电栓，所述导电栓具有穿通所述基板的穿通部以及凸置于所述基板上的凸起部，所述半导体芯片与所述基板的所述电路连接；
所述封装单元沿纵向方向依次层叠接合，其中，所述封装单元中的所述导电栓对齐接合，以实现相邻所述封装单元间的电性连接；以及
塑封层，包覆所述封装单元，以形成所述堆叠型半导体封装结构。
优选地，所述堆叠型半导体封装结构的最底层的所述基板的下表面还形成有若干个引出焊球，所述引出焊球与所述基板的所述电路连接，以实现所述堆叠型半导体封装结构的球栅阵列封装电性引出。
优选地，所述导电栓的所述凸起部的顶面不低于所述半导体芯片的顶面。
优选地，所述导电栓的宽度介于30μm～100μm之间，所述导电栓的所述穿通部的高度介于30μm～100μm之间。
优选地，所述导电栓包括导电材料层及阻挡层，所述阻挡层包覆所述导电材料层，所述导电材料层的材料包含由钨(W)、铜(Cu)、银(Ag)、金(Au)所构成群组的至少一种。
优选地，相邻所述封装单元的所述基板之间的间隙介于170μm～220μm之间。
优选地，所述半导体芯片的底面形成有若干个连接凸块，所述半导体芯片通过所述连接凸块与所述基板的所述电路连接。
优选地，若干个所述封装单元沿纵向方向依次层叠接合，相邻所述封装单元的相邻所述半导体芯片的上表面与所述基板的下表面通过结合材料相贴合，使得所述封装单元中的所述导电栓对齐结合。
如上所述，本发明的一种堆叠型半导体封装方法及封装结构，通过将纵向相邻封装单元之间的导电栓设置于基板上，避免了在半导体芯片上开口制作导电栓，降低了对半导体芯片造成损伤，同时还可以进一步提高封装的集成密度，使堆叠型半导体封装结构更加小型化；另外，半导体芯片产生的热量，可通过连接凸块传递至基板进行散热，从而提高堆叠型半导体封装结构的散热效率；最后，在塑封前可对每个所述封装单元进行电性检测，从而有效提高堆叠型半导体封装结构的生产良率。
附图说明
图1显示为本发明的堆叠型半导体封装方法的工艺流程图。
图2、图12～图13、图16～图17显示为本发明的堆叠型半导体封装方法的形成阶段示意图。
图3显示为本发明的堆叠型半导体封装方法的制备封装单元的工艺流程图。
图4～图11显示为本发明的堆叠型半导体封装方法的制备封装单元的阶段示意图。
图14～图15显示为本发明的堆叠型半导体封装方法的相邻导电栓的接合方法示意图。
元件标号说明
1 封装单元
11 基板
110 牺牲层
111 掩膜层
112 凹槽
113 阻挡层
114 导电材料层
12 导电栓
121 凸起部
122 穿通部
13 电路
14 半导体芯片
141 连接凸块
41 引出焊球
2 粘合层
3 塑封层
4 堆叠型半导体封装结构
A 基板上表面
B 基板下表面
S 间隙
D 预设深度
S1～S3 步骤
S11～S17 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1～图17。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本发明提供一种堆叠型半导体封装方法，请参阅图1，显示为该方法的工艺流程图，包括以下步骤：
S1：制备若干个封装单元，所述封装单元包含基板及半导体芯片，所述基板包含电路及与所述电路相连的若干个导电栓，所述导电栓具有穿通所述基板的穿通部以及凸置于所述基板上的凸起部，所述半导体芯片与所述基板的所述电路连接；
S2：将若干个所述封装单元沿纵向方向依次层叠接合，其中，所述封装单元中的所述导电栓对齐接合，以实现相邻所述封装单元间的电性连接；
S3：采用塑封层包覆所述封装单元，以形成堆叠型半导体封装结构。
下面以所述半导体芯片14具体可包括覆晶芯片为例，结合相应附图，详细阐述本发明所提供的堆叠型半导体封装方法，然而，所述半导体芯片也可以为其他形式的封装芯片或裸芯片，并不限于本实施例所列举的示例。
首先请参阅图2、图16～图17，执行步骤S1：制备若干个封装单元1。
具体地，所述封装单元1包含基板11及半导体芯片14，所述基板11包含电路13及与所述电路13相连的若干个导电栓12，所述导电栓12具有穿通所述基板11的穿通部122以及凸置于所述基板11上的凸起部121，如图2所示，虚线以上为所述凸起部121，虚线以下为所述穿通部122。优选地，所述导电栓12的宽度介于30μm～100μm之间，所述导电栓12的所述穿通部122的高度介于30μm～100μm之间。所述半导体芯片14的底面形成有若干个连接凸块141，且所述半导体芯片14通过所述连接凸块141与所述基板11的所述电路13连接。在一示例中，所述基板11可为半导体晶圆中的一个半导体中介基板单元。
作为示例，所述导电栓12的所述凸起部121的顶面不低于所述半导体芯片14的顶面，这样可使后续所述封装单元1沿纵向方向依次层叠接合时，纵向相邻所述导电栓12之间的间隙变小，利于接合。
所述封装单元1为形成如图16～图17所示堆叠型半导体封装结构4的基本单元，其中，所述电路13设置有与所述半导体芯片14及所述导电栓12电性连接的线路层。所述半导体芯片14可以是存储器器件，存储器器件的示例包括DRAM、SRAM、闪存、EEPROM、PRAM、MRAM和RPAM。然而，存储器器件的示例不限于此。
所述基板11上的所述导电栓12的数量为若干个，可根据不同封装结构进行增减，其排布方式也可根据具体情况进行调整，此处不应过分限制本发明的保护范围。所述导电栓12可以使堆叠型半导体封装结构中的连接点数量增多，从而使封装单元之间的互连更容易实现。
作为示例，所述封装单元的制备方法包括以下步骤：
如图3所示，为本发明的堆叠型半导体封装方法的制备封装单元的工艺流程图。
请参阅图4、图5，执行步骤S11：提供一基板11，所述基板11具有相对的上表面A和下表面B，于所述基板11的上表面A沉积牺牲层110，其中，所述基板11包括电路13。
如图5所示，根据后续选择刻蚀凹槽的工艺不同，可选择性的于所述牺牲层110上沉积掩膜层111。
具体地，所述牺牲层110的材料可以选择易于刻蚀的材料，优选采用氧化硅(SiO2)材料。所述掩膜层111的材料选自于氮化硅(SiN)、碳化硅(SiC)、碳(C)所构成群组的其中一种。当然，所述牺牲层110与所述掩膜层111的材料不限于示例所述，可根据工艺的具体情况选择其他合适的材料。
优选地，所述牺牲层110的厚度介于225μm～250μm之间，所述掩膜层111的厚度介于30μm～70μm之间。
如图6所示，执行步骤S12：于所述牺牲层110及所述基板11中刻蚀出凹槽112。当然，如果所述牺牲层110上沉积有掩膜层111，则在刻蚀凹槽112时，也会刻蚀所述掩膜层111。
作为示例，所述凹槽112的宽度介于30μm～100μm之间，所述凹槽刻蚀于所述基板11的预设深度D介于30μm～100μm之间。
执行步骤S13：于所述凹槽112的侧壁和底部及所述牺牲层110上形成阻挡层113。
如图7所示，所述牺牲层110上沉积有掩膜层111，所以阻挡层113形成于所述掩膜层111上以及所述凹槽112的侧壁和底部。然而，可根据具体工艺，所述阻挡层113也可只形成于所述凹槽112的侧壁和底部。所述阻挡层113具有良好的高导电率以及良好的抗扩散效果，可有效地阻挡后续沉积于所述阻挡层113上的导电材料层与所述基板11之间的扩散。
执行步骤S14：于所述凹槽112中及所述牺牲层110上填充导电材料层114。
如图8所示，所述导电材料层114既填充所述凹槽112的侧壁和底部，又覆盖形成于所述牺牲层110或所述掩膜层111上的阻挡层113。然而，可根据具体工艺，当所述阻挡层113只形成于所述凹槽112的侧壁和底部时，所述导电材料层114只填充所述凹槽112的侧壁和底部。
作为示例，所述导电材料层114的材料选自于钨(W)、铜(Cu)、银(Ag)、金(Au)所构成群组的至少一种。可以预见的，所述导电材料层114的材料不限于此，可以是其他任何低电阻值的材料。形成所述导电材料层114的方法包括但不限于电镀、化学镀、物理气相沉积、化学气相沉积法等。
如图9所示，执行步骤S15：自所述基板11的所述下表面B去除所述基板11的下层，以露出所述凹槽内的所述导电材料层114。去除所述基板11的下层的方法优选采用化学机械抛光方法(Chemical Mechanical Polishing，CMP)。
执行步骤S16：去除所述牺牲层110上的所述导电材料层114和所述阻挡层113以及所述牺牲层110，以形成所述导电栓12。
如图10所示，在去除所述牺牲层110上的所述导电材料层114和所述阻挡层113以及所述牺牲层110的同时，去除所述掩膜层111，所述去除方法优选采用化学机械抛光方法(Chemical Mechanical Polishing，CMP)。另外，不限定去除所述牺牲层110的方法，可以是干法刻蚀也可是湿法刻蚀，本实施例中选择使用湿法刻蚀方法，选择所述湿法刻蚀溶液包含氟化氢溶液(HF)。
如图11所示，执行步骤S17：安装所述半导体芯片14在所述基板11的上表面，并将所述半导体芯片14与所述基板11的所述电路13连接，以形成所述封装单元1。
由以上工艺过程可知，于所述基板11上设置的所述导电栓12的高度决定于所述牺牲层110的厚度与减薄后所述基板11的厚度之和，且所述半导体芯片14设置于所述牺牲层110刻蚀之前的位置。所以在沉积所述牺牲层110时，所述牺牲层110的沉积厚度最好与所述半导体芯片14厚度大致相同或相差一定的允许范围，以保证所述半导体芯片14厚度加上减薄后的所述基板11厚度之和与所述导电栓12的高度大致相同或相差一定的允许范围，所述的允许范围在50微米以内。
然后请参阅图12～图13，执行步骤S2：将所述若干个封装单元1沿纵向方向依次层叠接合，其中，所述封装单元1中的所述导电栓12对齐接合，以实现相邻所述封装单元1间的电性连接。
本发明提出的封装方法中，沿纵向方向依次层叠的所述封装单元1至少包含两个，可根据具体封装结构设置层叠的层数，如图12沿纵向方向层叠了两个所述封装单元1，如图13沿纵向方向层叠了三个所述封装单元1。
作为一示例，纵向相邻的所述封装单元1中的所述导电栓12接合的方法包括以下步骤：
请参阅图14，首先执行步骤S21：纵向预对齐相邻所述导电栓12，相邻所述导电栓12之间存在一定间隙S；
请参阅图15，接着执行步骤S22：于相邻所述导电栓12的两端通入电流I，使所述间隙S两端的所述导电栓12熔融并填充所述间隙S，实现相邻所述导电栓12间的融接。
具体地，当在相邻所述导电栓12的两端通入电流I时，由于间隙S的存在，导致在间隙S附近的阻值增大，产生热量使间隙S附近的导电栓12熔融，填充所述间隙S，其遵循的电学公式为：V＝I×R，其中V为通入所述导电栓12的电压、I为通入所述导电栓12的电流、R为所述导电栓12的电阻；Q＝I2×(R+ΔR)×t，其中Q为所述导电栓12产生的热量、ΔR为所述导电栓12电阻的增量、t为通入所述导电栓12电流的时间；Q＝m×Cp×ΔT，其中m为质量、Cp为所述导电栓12的比热容、ΔT为所述导电栓12在t时间内升高的温度。该粘接方法可有效降低工艺复杂度，另外粘接面无需掺入其他粘接材料且属于熔融粘接方式，粘接面的粘接质量优异。
作为另一示例，纵向相邻的所述封装单元1中的所述导电栓12接合的方法包括：于相邻所述导电栓12的接合面涂覆导电黏胶或金属粉粒，通过所述导电黏胶或金属粉粒实现相邻所述导电栓12的接合。
优选地，步骤S2中纵向相邻的所述封装单元1中的所述导电栓12接合的同时，并将所述封装单元1的所述半导体芯片14的顶面与相邻所述封装单元1的所述基板11的下表面B相贴合。该方式可进一步增加相邻所述封装单元1之间的支撑力，提高封装结构的稳固性。作为示例，如图12所示，为两个所述封装单元1的纵向粘合，于上层的所述封装单元1中的所述基板11的下表面B涂覆粘合层2，于下层的所述封装单元1中的所述半导体芯片14的上表面涂覆粘合层2，利用常规的加热固化形式完成两个所述封装单元1的纵向粘合，也可使用非常规用法，利用瞬干胶或常温固化形式胶水完成两个所述封装单元1的纵向粘合。可预见地，也可只涂覆上述两个粘合面中的其中一面，完成所述封装单元1的纵向粘合。
最后请参阅图16～图17，执行步骤S3：采用塑封层3包覆所述封装单元1，以形成堆叠型半导体封装结构4。
优选地，在所述堆叠型半导体封装结构4的最底层的所述基板11的下表面B还形成若干个引出焊球41，所述引出焊球41与所述基板11的所述电路13连接，以实现所述堆叠型半导体封装结构4的球栅阵列封装电性引出。
前述的步骤S1～S3可以实施在晶圆等级，所述基板11构成于一半导体晶圆中。
具体地，如图16所示，其中塑封了两层所述封装单元1；如图17所述，其中塑封了三层所述封装单元1。无论塑封的所述封装单元1的层数有多少，形成所述塑封层4的方法均相同，可选自于圧缩成型(compressive molding)、印刷成型(paste printing)、转送成型(transfer molding)、液体密封成型(liquid encapsulant molding)、真空压合成型(vacuum lamination)及旋涂成型(spin coating)所构成群组的其中一种。
例如，转送成型(transfer molding)是塑料的成型方法之一，它是将闭合后的金属模型加热，从细管浇口压入熔融状树脂使之硬化成型的方法，较压缩成型的成形精度高，并可生成非常复杂形状的成型品。而且在一处装入树脂进行一次操作可以同时在连通的金属模中取得数个成型品。这一成型方法主要用于酚醛树脂、尿素树脂、密胺、环氧树脂与聚酯等热固性树脂的成型，所以也称之为热固性树脂的注压成型。
作为示例，所述塑封层3的材料包含热固性材料，本实施例中所述热固性材料选自于环氧树脂及硅胶所构成群组中的至少一种。
由上所述，本发明提出的堆叠型半导体封装方法，通过将相邻封装单元之间的导电栓设置于基板上，避免了在半导体芯片上开口制作导电栓，降低了对半导体芯片造成损伤，还可进一步提高封装的集成密度，使堆叠型半导体封装结构更加小型化；另外，半导体芯片产生的热量，可通过连接凸块传递至基板进行散热，从而提高堆叠型半导体封装结构的散热效率；最后在塑封前还可对每个所述封装单元进行性能检测，从而有效提高堆叠型半导体封装结构的生产良率。
本发明还提供一种堆叠型半导体封装结构，如图2、图16～图17所示，该结构包括，若干个封装单元1及塑封层3。
所述每一封装单元1包含基板11及半导体芯片14，所述基板11包含电路13及与所述电路13相连的若干个导电栓12，所述导电栓12具有穿通所述基板11的穿通部122以及凸置于所述基板11上的凸起部121，所述半导体芯片14与所述基板11的所述电路13连接，所述封装单元1沿纵向方向依次层叠接合，其中，所述封装单元1中的所述导电栓12依次对齐接合，以实现相邻所述封装单元1间的电性连接。
所述塑封层3包覆所述封装单元1，以形成所述堆叠型半导体封装结构4。所述塑封层3的材料包含热固性材料，所述热固性材料可优选自环氧树脂及硅胶所构成群组中的至少一种。
如图16～图17所示，所述堆叠型半导体封装结构4的最底层的所述基板11的下表面B还形成有若干个引出焊球41，所述引出焊球41与所述基板11的所述电路13连接，以实现所述堆叠型半导体封装结构4的球栅阵列封装电性引出。
作为示例，所述导电栓12的所述凸起部121的顶面不低于所述半导体芯片14的顶面。这样可使后续所述封装单元1沿纵向方向依次层叠接合时，纵向相邻所述导电栓12之间的间隙变小，利于接合。
如图16～图17所示，所述导电栓12包括外层的阻挡层113以及内层的导电材料层114，所述导电材料层114的材料选自于钨(W)、铜(Cu)、银(Ag)、金(Au)所构成群组的至少一种。优选所述导电栓12的宽度介于30μm～100μm之间，所述导电栓的所述穿通部的高度介于30μm～100μm之间。
如图2所示，所述相邻所述封装单元1的所述基板11之间的间隙介于170μm～220μm之间。所述半导体芯片14可以为封装芯片或裸芯片，本实施例中，所述半导体芯片14包括覆晶芯片，所述覆晶芯片可以是存储器器件，存储器器件的示例包括DRAM、SRAM、闪存、EEPROM、PRAM、MRAM和RPAM。然而，存储器器件的示例不限于此。所述半导体芯片14的底面形成有若干个连接凸块141，且通过所述连接凸块141与所述基板11的所述电路13连接。
作为示例，若干个所述封装单元1沿纵向方向依次层叠接合，在将纵向相邻的所述封装单元1中的所述导电栓12接合的同时，并将所述封装单元1的所述半导体芯片14的顶面与相邻所述封装单元1的所述基板11的下表面B相贴合，这可进一步增加相邻所述封装单元1之间的支撑力，提高堆叠型半导体封装结构的稳固性。
综上所述，本发明提供一种堆叠型半导体封装方法及封装结构，通过将纵向相邻封装单元之间的导电栓设置于基板上，避免了在半导体芯片上开口制作导电栓，降低了对半导体芯片造成损伤，同时还可以进一步提高封装的集成密度，使堆叠型半导体封装结构更加小型化；另外，半导体芯片产生的热量，可通过连接凸块传递至基板进行散热，从而提高堆叠型半导体封装结构的散热效率；最后，在塑封前可对每个所述封装单元进行电性检测，从而有效提高堆叠型半导体封装结构的生产良率。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (11)

1.一种堆叠型半导体封装方法，其特征在于，所述封装方法至少包括以下步骤：
S1：制备若干个封装单元，所述封装单元包含基板及半导体芯片，所述基板包含电路及与所述电路相连的若干个导电栓，所述导电栓具有穿通所述基板的穿通部以及凸置于所述基板上的凸起部，所述导电栓一体成型且呈柱状，所述半导体芯片与所述基板的所述电路连接，其中形成所述封装单元的方法包括以下步骤：S11：提供所述基板，所述基板具有相对的上表面和下表面，于所述基板的所述上表面沉积牺牲层；S12：于所述牺牲层及所述基板中刻蚀出凹槽；S13：于所述凹槽的侧壁和底部及所述牺牲层上形成阻挡层；S14：于所述凹槽中及所述牺牲层上填充导电材料层；S15：自所述基板的所述下表面去除所述基板的下层，以露出所述凹槽内的所述导电材料层；S16：去除所述牺牲层上的所述导电材料层和所述阻挡层以及所述牺牲层，以形成所述导电栓；S17：安装所述半导体芯片在所述基板的上表面，并将所述半导体芯片与所述基板的所述电路连接，以形成所述封装单元；
S2：将若干个所述封装单元沿纵向方向依次层叠接合，其中，所述封装单元中的所述导电栓对齐接合，以实现相邻所述封装单元间的电性连接，同时，将所述封装单元的所述半导体芯片的顶面与相邻所述封装单元的所述基板的下表面相贴合；
S3：采用塑封层包覆所述封装单元，以形成堆叠型半导体封装结构。
2.根据权利要求1所述的堆叠型半导体封装方法，其特征在于，还包括步骤S4：在所述堆叠型半导体封装结构的最底层的所述基板的下表面形成若干个引出焊球，所述引出焊球与所述基板的所述电路连接，以实现所述堆叠型半导体封装结构的球栅阵列封装电性引出。
3.根据权利要求1所述的堆叠型半导体封装方法，其特征在于：步骤S1中，所述导电栓的所述凸起部的顶面不低于所述半导体芯片的顶面。
4.根据权利要求1所述的堆叠型半导体封装方法，其特征在于：步骤S1中，所述半导体芯片的底面形成有若干个连接凸块，所述半导体芯片通过所述连接凸块与所述基板的所述电路连接。
5.根据权利要求1所述的堆叠型半导体封装方法，其特征在于：所述导电栓的宽度介于30μm～100μm之间，所述导电栓的所述穿通部的高度介于30μm～100μm之间。
6.根据权利要求1所述的堆叠型半导体封装方法，其特征在于：步骤S11中，所述牺牲层的材料包括氧化硅，所述牺牲层的厚度介于225μm～250μm之间。
7.根据权利要求1所述的堆叠型半导体封装方法，其特征在于：步骤S14中，所述导电材料层的材料包含由钨、铜、银、金所构成群组的至少一种。
8.根据权利要求1所述的堆叠型半导体封装方法，其特征在于：步骤S15中，通过化学机械抛光方法去除所述基板的所述下层。
9.根据权利要求1所述的堆叠型半导体封装方法，其特征在于：步骤S16中，通过湿法刻蚀去除所述牺牲层，其中，湿法刻蚀溶液包含氟化氢溶液。
10.根据权利要求1所述的堆叠型半导体封装方法，其特征在于：步骤S2中，纵向相邻的所述封装单元中的所述导电栓接合的方法包括以下步骤：
S21：纵向预对齐相邻所述导电栓，相邻所述导电栓之间存在间隙；
S22：于相邻所述导电栓的两端通入电流，使所述间隙两端的所述导电栓熔融并填充所述间隙，实现相邻所述导电栓间的融接。
11.根据权利要求1所述的堆叠型半导体封装方法，其特征在于，步骤S2中，纵向相邻的所述封装单元中的所述导电栓接合的方法包括：于相邻所述导电栓的接合面涂覆导电黏胶或金属粉粒，通过所述导电黏胶或金属粉粒实现相邻所述导电栓的接合。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111081695B (zh) * 2019-12-31 2020-12-01 温州睿程机械科技有限公司 一种可堆叠微电子封装结构
CN112053960B (zh) * 2020-09-10 2022-06-28 深圳市深濠精密科技有限公司 一种高堆叠封装结构及其形成方法
CN112820726B (zh) * 2021-04-15 2021-07-23 甬矽电子(宁波)股份有限公司 芯片封装结构和芯片封装结构的制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101312172A (zh) * 2007-05-22 2008-11-26 三星电子株式会社 具有增强的接点可靠性的半导体封装及其制造方法
US20080308950A1 (en) * 2007-06-12 2008-12-18 Samsung Electro-Mechanics Co., Ltd. Semiconductor package and method for manufacturing thereof
CN103531550A (zh) * 2013-10-31 2014-01-22 华进半导体封装先导技术研发中心有限公司 改进的小间距塑封的封装结构及封装方法
CN106449590A (zh) * 2016-11-08 2017-02-22 华进半导体封装先导技术研发中心有限公司 一种半导体存储模块及其制作方法
CN106711053A (zh) * 2016-12-30 2017-05-24 清华大学 薄芯片柔性封装方法及所制备的封装结构

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6577013B1 (en) * 2000-09-05 2003-06-10 Amkor Technology, Inc. Chip size semiconductor packages with stacked dies
CN101459152B (zh) * 2007-12-11 2012-05-23 钰桥半导体股份有限公司 具金属接点导孔的堆栈式半导体封装结构

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101312172A (zh) * 2007-05-22 2008-11-26 三星电子株式会社 具有增强的接点可靠性的半导体封装及其制造方法
US20080308950A1 (en) * 2007-06-12 2008-12-18 Samsung Electro-Mechanics Co., Ltd. Semiconductor package and method for manufacturing thereof
CN103531550A (zh) * 2013-10-31 2014-01-22 华进半导体封装先导技术研发中心有限公司 改进的小间距塑封的封装结构及封装方法
CN106449590A (zh) * 2016-11-08 2017-02-22 华进半导体封装先导技术研发中心有限公司 一种半导体存储模块及其制作方法
CN106711053A (zh) * 2016-12-30 2017-05-24 清华大学 薄芯片柔性封装方法及所制备的封装结构

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