CN106711053A - 薄芯片柔性封装方法及所制备的封装结构 - Google Patents

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Abstract

本公开涉及一种薄芯片柔性封装方法及所制备的封装结构，所述方法包括：将第一柔性材料层键合在第一刚性载体上；在所述第一柔性材料层上形成能够容纳芯片的开口；将芯片放置在所述开口中并使所述芯片的非功能面键合在所述第一刚性载体上；在所述第一柔性材料层和所述芯片的功能面上制作布线介质层，得到第一布线后产物；将所得第一布线后产物去除第一刚性载体，将布线介质层键合在第二刚性载体上，并使所述第一柔性材料层位于所述布线介质层上方；在所述第一柔性材料层的上方形成第二柔性材料层；在所述第二柔性材料层上方制作金属布线层，得到第二布线后产物。采用本公开的封装方法所制备的封装结构抗弯曲性能好，寿命长。

Description

薄芯片柔性封装方法及所制备的封装结构
技术领域
本公开涉及半导体技术领域，具体地，涉及一种薄芯片柔性封装方法及所制备的封装结构。
背景技术
随着集成电路和无线通信技术的发展，柔性可穿戴电子发展迅速。产品包括人体健康数据采集、疾病监测和肢体动作意图识别的电子皮肤、人体内置植入式部分功能修复和替代作用的电子视网膜、人工耳蜗等。在柔性电子技术的发展中，最大的障碍并非电子技术本身，而是来自如何提高材料和结构的力学性能。在过去的几十年中柔性有机电子技术蓬勃发展，但有机半导体材料的迁移率比无机半导体低几个数量级，虽然有机电子器件能够承受弯曲、拉伸等变形，但是它们的电学等物理学性能仍不能与无机半导体器件相比。在柔性基板上集成硅芯片仍是无法避免的。
在柔性封装中通常采用减薄的芯片来提高封装的可靠性。测量显示，安装薄芯片的柔性PCB在重复弯折试验中主要的失效原因不是芯片碎裂，而是焊点和基板布线的失效。凸点焊接在热机械循环试验中具有脆弱、低寿命的缺点。
由于硅芯片材质较脆，在变形时易于发生脆裂，因此常采取应力隔离措施，将芯片包封在隔离岛中，使得施加于柔性基底上的应变不会使芯片产生超限形变。
此外，随着集成度的提高，扇出封装越来越成为封装技术的必经之路，柔性封装作为其中的一个分支，同样也面临着相同的问题，比如封装模塑料固化引起的翘曲以及芯片放置时的位置精度可能导致的光刻对准问题，以及由此引发的低生产效率和高成本。
发明内容
为了解决上述的至少一个问题，本公开的目的是提供一种薄芯片柔性封装方法及所制备的封装结构。
为了实现上述目的，本公开提供一种薄芯片柔性封装方法，所述方法包括：将第一柔性材料层键合在第一刚性载体上；在所述第一柔性材料层上形成能够容纳芯片的开口；其中，所述开口穿透所述第一柔性材料层；将芯片放置在所述开口中并使所述芯片的非功能面键合在所述第一刚性载体上；在所述第一柔性材料层和所述芯片的功能面上制作布线介质层，得到第一布线后产物；将所得第一布线后产物去除第一刚性载体，将布线介质层键合在第二刚性载体上，并使所述第一柔性材料层位于所述布线介质层上方；在所述第一柔性材料层的上方形成第二柔性材料层；在所述第二柔性材料层上方制作金属布线层，得到第二布线后产物，其中使得所述金属布线层与布线介质层电连接。
可选的，所述柔性材料为聚酰亚胺、聚对苯二甲酸乙二酯、有机硅或聚氨酯。
可选的，所述芯片为电源管理芯片、单片机、射频收发芯片、存储器或模拟信号调理芯片。
可选的，所述第一刚性载体和第二刚性载体的材料分别为硅或玻璃。
可选的，所述第一柔性材料层和第二柔性材料层的厚度各自独立地为50-200微米。
可选的，所述将所得第一布线后产物去除第一刚性载体，将布线介质层键合在第二刚性载体上，并使所述第一柔性材料层朝上的步骤包括：先将第一布线后产物的布线介质层键合在第二刚性载体上，然后去除第一刚性载体后倒转。
可选的，所述电连接通过溅射或电镀通孔的方式实现。
可选的，所述方法还包括：将第二布线后产物进行切割划片以及去除第二刚性载体，得到封装件；其中，所述封装件包括至少一个所述芯片。
可选的，所述将第二布线后产物进行切割划片以及去除第二刚性载体，得到封装件的步骤包括：先将所述第二布线后产物进行切割划片，再去除所述第二刚性载体。
本公开还提供一种本公开所提供的封装方法所制备的封装结构。
采用本公开的封装方法所制备的封装结构抗弯曲性能好，寿命长。
本公开的其他特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
附图是用来提供对本公开的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开，但并不构成对本公开的限制。在附图中：
图1-图6是本公开封装方法一种具体实施方式的流程示意图。
图7是本公开封装结构第一种具体实施方式的结构示意图。
图8是本公开封装结构第二种具体实施方式的结构示意图。
图9是本公开封装结构第三种具体实施方式的结构示意图。
附图标记说明
101第一刚性载体 102第一柔性材料层 103开口
104芯片 105第二柔性材料层 106第二刚性载体
107布线介质层 108金属布线层
具体实施方式
以下结合附图对本公开的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本公开，并不用于限制本公开。
在本公开中，在未作相反说明的情况下，使用的方位词如“上、下、左、右”通常是指封装结构在正常封装时定义的，具体位置参考附图中的上下左右；封装结构是指芯片封装过程中所得的半成品和成品，例如布线后产物和封装件。
现有柔性封装过程中，柔性线路板上布线及板与芯片封装的过渡连接，容易在热机械循环试验中出现脆弱和低寿命的问题，为了解决上述问题，本公开提供一种薄芯片柔性封装方法。图1-图6是本公开封装方法一种具体实施方式的流程示意图。
如图1-图6所示，薄芯片柔性扇出封装方法包括步骤S1-S6。
步骤S1；将第一柔性材料层102键合在第一刚性载体101上(图1)。键合是指将第一柔性材料层(102)通过范德华力与第一刚性载体(101)相连，二者能够被完整地分开。为了提高结合力，键合前可以将待键合的面进行清洗或擦拭，去除灰尘等颗粒，所述第一刚性载体可以为硅片或玻璃片，柔性材料是本领域技术人员所熟知的，一般具有可弯曲和可折叠的特点，例如，第一柔性材料层可以为聚酰亚胺、聚对苯二甲酸乙二酯、有机硅或聚氨酯，也可以为其它可塑性高分子材料。另外，根据使用场合可以考虑调整柔性材料的硬度，以便在将封装结构嵌入柔性线路板时，形成应力隔离岛，有利于薄芯片的保护。
步骤S2；在所述第一柔性材料层102上形成能够容纳芯片104的开口103；其中，所述开口103穿透所述第一柔性材料层102(图2)。第一柔性材料层102的厚度可以与芯片104的厚度基本相同，例如可以为50～200微米。所述开口的方式可以为激光开口。
步骤S3；将芯片104放置在所述开口103中并使所述芯片104的非功能面键合在所述第一刚性载体101上(图3)。所述芯片104的非功能面是指芯片存在焊盘一面的反面，可以同时将多个芯片104放入多个开口103中，也可以仅对一个芯片104进行操作。
步骤S4；在所述第一柔性材料层102和所述芯片104的功能面上制作布线介质层107，得到第一布线后产物(图4)。该布线介质层107可以采用光刻工艺产生。
步骤S5；将所得第一布线后产物去除第一刚性载体101，将布线介质层107键合在第二刚性载体106上，并使所述第一柔性材料层102位于所述布线介质层107上方(图5)。其中，为了防止去除第一刚性载体时第一柔性材料层由于应力的释放而出现形变，可以先将第一布线后产物的布线介质层107键合在第二刚性载体106上，然后去除第一刚性载体101后倒转。
步骤S6；在所述第一柔性材料层102的上方形成第二柔性材料层105；在所述第二柔性材料层105制作金属布线层108，得到第二布线后产物，其中使得所述金属布线层108与布线介质层107电连接(图6)。所述电连接可以通过溅射或电镀通孔的方式实现，第二柔性材料层也可以为聚酰亚胺、聚对苯二甲酸乙二酯、有机硅或聚氨酯中的至少一种，也可以为其它可塑性高分子材料。厚度也可以为50～200微米。
采用本公开的封装方法实现了柔性芯片封装的高度集成化、小型化，提高了系统在外部应力、热应变时的可靠性，同时考虑到了成本和效益。具体来说，本公开中芯片的焊盘均采用溅射或电镀等方法形成到芯片外进行电连接，避免使用可靠性欠佳的凸点，提高了使用寿命。与传统芯片级封装(CSP)封装直接安装于柔性线路板相比，采用本公开的封装方法有利于柔性材料层上布线及柔性材料层与芯片封装的过渡连接，避免布线易于失效的问题，同时也具有厚度薄，能够承受弯折的优点，并可以采用传统工艺进行制作，降低了成本。
如图7所示，所得布线后产物可以进行进一步处理，也可以直接进行步骤S7的处理。
步骤S7：将第二布线后产物进行切割划片以及去除第二刚性载体106，得到封装件；其中，所述封装件包括至少一个所述芯片104(如图7所示)。
具体地，为了防止第二柔性材料层翘曲，可以先将所述第二布线后产物进行切割划片，再去除所述第二刚性载体(106)。
本公开还提供本公开所提供的封装方法所制备的封装结构。
本公开提供的封装结构可以为如图7所示的含有一个芯片的封装件，也可以是如图8所示的多个相同芯片或不同芯片堆叠的封装件，可用于体内植入用途，以及射频芯片之间射频PAD的互联，或者多芯片并联且对驱动布线的功耗和延迟要求比较高的场合。由于堆叠封装件中，各层芯片的扇出均在同一次光刻中形成，然后再划片、堆叠，而不是各层依次堆叠再光刻扇出布线，降低了成本，提高了效率。
此外，考虑到电镀或溅射过孔(VIA)可靠性的问题，如图9所示，在堆叠层数较多时，两层之间可以稍微错开。
以上结合附图详细描述了本公开的优选实施方式，但是，本公开并不限于上述实施方式中的具体细节，在本公开的技术构思范围内，可以对本公开的技术方案进行多种简单变型，这些简单变型均属于本公开的保护范围。
另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合，为了避免不必要的重复，本公开对各种可能的组合方式不再另行说明。
此外，本公开的各种不同的实施方式之间也可以进行任意组合，只要其不违背本公开的思想，其同样应当视为本公开所公开的内容。

Claims (10)

1.一种薄芯片柔性封装方法，其特征在于，所述方法包括：
将第一柔性材料层(102)键合在第一刚性载体(101)上；
在所述第一柔性材料层(102)上形成能够容纳芯片(104)的开口(103)；其中，所述开口(103)穿透所述第一柔性材料层(102)；
将芯片(104)放置在所述开口(103)中并使所述芯片(104)的非功能面键合在所述第一刚性载体(101)上；
在所述第一柔性材料层(102)和所述芯片(104)的功能面上制作布线介质层(107)，得到第一布线后产物；
将所得第一布线后产物去除第一刚性载体(101)，将布线介质层(107)键合在第二刚性载体(106)上，并使所述第一柔性材料层(102)位于所述布线介质层(107)上方；
在所述第一柔性材料层(102)的上方形成第二柔性材料层(105)；在所述第二柔性材料层(105)制作金属布线层(108)，得到第二布线后产物，其中使得所述金属布线层(108)与布线介质层(107)电连接。
2.根据权利要求1所述的方法，其中，所述柔性材料为聚酰亚胺、聚对苯二甲酸乙二酯、有机硅或聚氨酯。
3.根据权利要求1所述的方法，其中，所述芯片为电源管理芯片、单片机、射频收发芯片、存储器或模拟信号调理芯片。
4.根据权利要求1所述的封装方法，其中，所述第一刚性载体和第二刚性载体的材料分别为硅或玻璃。
5.根据权利要求1所述的封装方法，其中，所述第一柔性材料层(102)和第二柔性材料层(105)的厚度各自独立地为50-200微米。
6.根据权利要求1所述的封装方法，其中，所述将所得第一布线后产物去除第一刚性载体(101)，将布线介质层(107)键合在第二刚性载体(106)上，并使所述第一柔性材料层(102)朝上的步骤包括：
先将第一布线后产物的布线介质层(107)键合在第二刚性载体(106)上，然后去除第一刚性载体(101)后倒转。
7.根据权利要求1所述的封装方法，其中，所述电连接通过溅射或电镀通孔的方式实现。
8.根据权利要求1所述的封装方法，其中，所述方法还包括：将第二布线后产物进行切割划片以及去除第二刚性载体(106)，得到封装件；其中，所述封装件包括至少一个所述芯片(104)。
9.根据权利要求8所述的封装方法，其中，所述将第二布线后产物进行切割划片以及去除第二刚性载体(106)，得到封装件的步骤包括：
先将所述第二布线后产物进行切割划片，再去除所述第二刚性载体(106)。
10.权利要求1-9中任意一项封装方法所制备的封装结构。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110010589A (zh) * 2018-01-04 2019-07-12 长鑫存储技术有限公司 堆叠型半导体封装方法及封装结构
CN110010479A (zh) * 2018-10-10 2019-07-12 浙江集迈科微电子有限公司 一种射频芯片的Fan-out封装工艺

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060043549A1 (en) * 2004-09-01 2006-03-02 Phoenix Precision Technology Corporation Micro-electronic package structure and method for fabricating the same
CN103367169A (zh) * 2012-03-27 2013-10-23 通用电气公司 超薄包埋模模块及其制造方法
CN105185717A (zh) * 2015-08-12 2015-12-23 中芯长电半导体（江阴）有限公司 晶圆级芯片封装方法
US20160133562A1 (en) * 2014-11-07 2016-05-12 Advanced Semiconductor Engineering, Inc. Semiconductor package including embedded components and method of making the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060043549A1 (en) * 2004-09-01 2006-03-02 Phoenix Precision Technology Corporation Micro-electronic package structure and method for fabricating the same
CN103367169A (zh) * 2012-03-27 2013-10-23 通用电气公司 超薄包埋模模块及其制造方法
US20160133562A1 (en) * 2014-11-07 2016-05-12 Advanced Semiconductor Engineering, Inc. Semiconductor package including embedded components and method of making the same
CN105185717A (zh) * 2015-08-12 2015-12-23 中芯长电半导体（江阴）有限公司 晶圆级芯片封装方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110010589A (zh) * 2018-01-04 2019-07-12 长鑫存储技术有限公司 堆叠型半导体封装方法及封装结构
CN110010589B (zh) * 2018-01-04 2022-03-08 长鑫存储技术有限公司 堆叠型半导体封装方法及封装结构
CN110010479A (zh) * 2018-10-10 2019-07-12 浙江集迈科微电子有限公司 一种射频芯片的Fan-out封装工艺
CN110010479B (zh) * 2018-10-10 2021-04-06 浙江集迈科微电子有限公司 一种射频芯片的Fan-out封装工艺

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